JPH08288762A - 差動・シングルエンド変換回路 - Google Patents
差動・シングルエンド変換回路Info
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- JPH08288762A JPH08288762A JP8952995A JP8952995A JPH08288762A JP H08288762 A JPH08288762 A JP H08288762A JP 8952995 A JP8952995 A JP 8952995A JP 8952995 A JP8952995 A JP 8952995A JP H08288762 A JPH08288762 A JP H08288762A
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Abstract
(57)【要約】
【目的】高速性を保ち、歪みの小さいシングルエンド信
号を効率よく得る。 【構成】入力ＦＥＴ１１のドレイン電流の変化分をカレ
ントミラー回路を形成するロードＦＥＴ１３及びＦＥＴ
１６によりＦＥＴ１６のドレイン電流として取り出し、
ＦＥＴ１６及びＦＥＴ１８のドレイン電流の総量が定電
流源１７により制限されることから、ＦＥＴ１８のドレ
イン電流はＦＥＴ１６のドレイン電流の変化分を反転し
た値となる。この反転信号をカレントミラー回路を形成
するＦＥＴ１９に伝達し、さらに、カレントミラー回路
を形成するＦＥＴ２０及びＦＥＴ２２を介して、入力Ｆ
ＥＴ１２のドレイン側負荷であるＦＥＴ１４と並列に接
続された、ＦＥＴ２１に伝達することにより、入力ＦＥ
Ｔ１２の出力信号の変化分に入力ＦＥＴ１１の出力信号
の変化分が加算されたシングルエンド信号を得ることが
できる。
号を効率よく得る。 【構成】入力ＦＥＴ１１のドレイン電流の変化分をカレ
ントミラー回路を形成するロードＦＥＴ１３及びＦＥＴ
１６によりＦＥＴ１６のドレイン電流として取り出し、
ＦＥＴ１６及びＦＥＴ１８のドレイン電流の総量が定電
流源１７により制限されることから、ＦＥＴ１８のドレ
イン電流はＦＥＴ１６のドレイン電流の変化分を反転し
た値となる。この反転信号をカレントミラー回路を形成
するＦＥＴ１９に伝達し、さらに、カレントミラー回路
を形成するＦＥＴ２０及びＦＥＴ２２を介して、入力Ｆ
ＥＴ１２のドレイン側負荷であるＦＥＴ１４と並列に接
続された、ＦＥＴ２１に伝達することにより、入力ＦＥ
Ｔ１２の出力信号の変化分に入力ＦＥＴ１１の出力信号
の変化分が加算されたシングルエンド信号を得ることが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、差動信号をシングルエ
ンド信号に変換する差動・シングルエンド変換回路に関
し、特に、高速性を維持し、歪みの小さいシングルエン
ド信号を得ることのできる差動・シングルエンド変換回
路に関する。
ンド信号に変換する差動・シングルエンド変換回路に関
し、特に、高速性を維持し、歪みの小さいシングルエン
ド信号を得ることのできる差動・シングルエンド変換回
路に関する。
【０００２】
【従来の技術】従来、差動・シングルエンド変換回路と
しては、例えば、図３に示すものが最も一般的に知られ
ている。これは、オペアンプＡＭＰにフィードバック系
を設け、オペアンプＡＭＰの二つの入力端子への入力電
圧の差に応じた信号を出力するようにした、いわゆる減
算回路である。ここで、各インピーダンス素子Ｚ１〜Ｚ
４のインピーダンスを全て等しく設定すれば、入力電圧
をＶIN + 及びＶIN - とすると、次式（１）で表される出
力信号ＶOUT をＧＮＤレベル中心に得ることができる。
しては、例えば、図３に示すものが最も一般的に知られ
ている。これは、オペアンプＡＭＰにフィードバック系
を設け、オペアンプＡＭＰの二つの入力端子への入力電
圧の差に応じた信号を出力するようにした、いわゆる減
算回路である。ここで、各インピーダンス素子Ｚ１〜Ｚ
４のインピーダンスを全て等しく設定すれば、入力電圧
をＶIN + 及びＶIN - とすると、次式（１）で表される出
力信号ＶOUT をＧＮＤレベル中心に得ることができる。
【０００３】 ＶOUT ＝−（ＶIN + −ＶIN - ） ……（１） この場合、オペアンプＡＭＰの利得が充分大きい場合に
は、歪みが小さく、且つ、効率のよいシングルエンド信
号を、図３に示すように簡単な回路で得ることが可能で
あるが、その反面、出力信号のフィードバック系が存在
するために、その安定性の確保から、高速の信号処理に
は不適であった。
は、歪みが小さく、且つ、効率のよいシングルエンド信
号を、図３に示すように簡単な回路で得ることが可能で
あるが、その反面、出力信号のフィードバック系が存在
するために、その安定性の確保から、高速の信号処理に
は不適であった。
【０００４】そのため、一般に、高速信号を差動・シン
グルエンド変換する場合には、フィードバック系を設け
ずに、オープンループのまま信号処理を行うことが多
く、例えば、図４及び図５に示すような差動・シングル
エンド変換回路が用いられている。図４の差動・シング
ルエンド変換回路は、差動信号が入力されるＮチャネル
形ＭＯＳトランジスタからなる一対の入力トランジスタ
１０１及び１０２のそれぞれと直列にインピーダンス素
子１０３及び１０４が接続された直列回路が電源供給側
と接地との間に並列に接続され、さらに入力トランジス
タ１０１及び１０２と接地との間に定電流源１０５が介
挿されて形成されている。そして、非反転入力側の出力
信号ＶOUT - は捨て、反転入力側の出力信号ＶOUT + の
みをシングルエンド信号として取り出すようになってい
る。
グルエンド変換する場合には、フィードバック系を設け
ずに、オープンループのまま信号処理を行うことが多
く、例えば、図４及び図５に示すような差動・シングル
エンド変換回路が用いられている。図４の差動・シング
ルエンド変換回路は、差動信号が入力されるＮチャネル
形ＭＯＳトランジスタからなる一対の入力トランジスタ
１０１及び１０２のそれぞれと直列にインピーダンス素
子１０３及び１０４が接続された直列回路が電源供給側
と接地との間に並列に接続され、さらに入力トランジス
タ１０１及び１０２と接地との間に定電流源１０５が介
挿されて形成されている。そして、非反転入力側の出力
信号ＶOUT - は捨て、反転入力側の出力信号ＶOUT + の
みをシングルエンド信号として取り出すようになってい
る。
【０００５】また、図５は、図４の構成において、入力
トランジスタ１０１及び１０２の負荷として、ドレイン
側にＰチャネル形のＭＯＳトランジスタである一対のロ
ード用トランジスタ１０６及び１０７を接続したもので
あり、このロード用トランジスタ１０６及び１０７はカ
レントミラーを形成しており、非反転入力側の入力トラ
ンジスタ１０１とロード用トランジスタ１０６との間の
電位がロード用トランジスタ１０６及び１０７のゲート
に印加されている。そして、反転入力側の入力トランジ
スタ１０２とロード用トランジスタ１０７との間の電位
がシングルエンド信号ＶOUT として取り出されるように
なっている。
トランジスタ１０１及び１０２の負荷として、ドレイン
側にＰチャネル形のＭＯＳトランジスタである一対のロ
ード用トランジスタ１０６及び１０７を接続したもので
あり、このロード用トランジスタ１０６及び１０７はカ
レントミラーを形成しており、非反転入力側の入力トラ
ンジスタ１０１とロード用トランジスタ１０６との間の
電位がロード用トランジスタ１０６及び１０７のゲート
に印加されている。そして、反転入力側の入力トランジ
スタ１０２とロード用トランジスタ１０７との間の電位
がシングルエンド信号ＶOUT として取り出されるように
なっている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の高速信号を変換する差動・シングルエンド変換回路
のうち、例えば、図４の差動・シングルエンド変換回路
では、入力トランジスタ１０１及び１０２への入力電圧
をＶIN + 及びＶIN - とすると、次式（２）で表すシング
ルエンド信号ＶOUT を得ることができるが、非反転入力
側の出力信号ＶOU T - を捨てているため、差動・シング
ルエンド変換回路で出力可能な全出力信号の半分を捨て
ていることになり、効率が非常に悪いという問題があ
る。
来の高速信号を変換する差動・シングルエンド変換回路
のうち、例えば、図４の差動・シングルエンド変換回路
では、入力トランジスタ１０１及び１０２への入力電圧
をＶIN + 及びＶIN - とすると、次式（２）で表すシング
ルエンド信号ＶOUT を得ることができるが、非反転入力
側の出力信号ＶOU T - を捨てているため、差動・シング
ルエンド変換回路で出力可能な全出力信号の半分を捨て
ていることになり、効率が非常に悪いという問題があ
る。
【０００７】 ＶOUT ＝ＶOUT + ＝Ｚ・Ｇｍ・（ＶIN + −ＶIN - ）／２ ……（２） ここで、Ｇｍは一対の入力トランジスタのトランスコン
ダクタンスである。また、図５の差動・シングルエンド
変換回路では、次式（３）で表すシングルエンド信号Ｖ
OUT を得ることができるが、この場合、この差動・シン
グルエンド変換回路のゲインは、入力トランジスタ１０
１及び１０２のトランスコンダクタンスＧｍと、入力ト
ランジスタ１０１及び１０２のドレインコンダクタンス
Ｇｄ N 及びロード用トランジスタ１０６及び１０７のド
レインコンダクタンスＧｄPとの比によって決まること
になり、この比は通常１０〜１００倍程度であるため
に、ゲイン量調整は難しく、また、出力インピーダンス
は入力トランジスタ１０１及び１０２のドレインコンダ
クタンスＧｄN 及びロード用トランジスタ１０６及び１
０７のドレインコンダクタンスＧｄP とで決まるために
高く、高速信号にはあまり有利ではないという未解決の
課題がある。
ダクタンスである。また、図５の差動・シングルエンド
変換回路では、次式（３）で表すシングルエンド信号Ｖ
OUT を得ることができるが、この場合、この差動・シン
グルエンド変換回路のゲインは、入力トランジスタ１０
１及び１０２のトランスコンダクタンスＧｍと、入力ト
ランジスタ１０１及び１０２のドレインコンダクタンス
Ｇｄ N 及びロード用トランジスタ１０６及び１０７のド
レインコンダクタンスＧｄPとの比によって決まること
になり、この比は通常１０〜１００倍程度であるため
に、ゲイン量調整は難しく、また、出力インピーダンス
は入力トランジスタ１０１及び１０２のドレインコンダ
クタンスＧｄN 及びロード用トランジスタ１０６及び１
０７のドレインコンダクタンスＧｄP とで決まるために
高く、高速信号にはあまり有利ではないという未解決の
課題がある。
【０００８】 ＶOUT ＝Ｇｍ・（ＶIN + −ＶIN - ）／（ＧｄP ＋ＧｄN ） ……（３） そこで、この発明は上記従来の未解決の課題に着目して
なされたものであり、高速信号の変換が可能であり、歪
みの小さいシングルエンド信号を効率よく得ることので
きる差動・シングルエンド変換回路を提供することを目
的としている。
なされたものであり、高速信号の変換が可能であり、歪
みの小さいシングルエンド信号を効率よく得ることので
きる差動・シングルエンド変換回路を提供することを目
的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る差動・シングルエンド変換回路は、一
対の入力信号に基づき逆相関係にある一対の出力信号を
生成する一対の入力トランジスタと、前記一対の出力信
号のうちの一方の反転信号を形成する反転信号形成回路
と、該反転信号形成回路で形成した反転信号を前記一対
の出力信号のうちの他方に加算する加算回路とを備える
ことを特徴としている。
に、本発明に係る差動・シングルエンド変換回路は、一
対の入力信号に基づき逆相関係にある一対の出力信号を
生成する一対の入力トランジスタと、前記一対の出力信
号のうちの一方の反転信号を形成する反転信号形成回路
と、該反転信号形成回路で形成した反転信号を前記一対
の出力信号のうちの他方に加算する加算回路とを備える
ことを特徴としている。
【００１０】
【作用】入力トランジスタで生成した一対の出力信号の
うち、一方の出力信号の反転信号を形成して他方の出力
信号に加算されることにより、入力トランジスタで生成
した一対の出力信号の両方を利用してシングルエンド信
号が形成されるから、効率よくシングルエンド信号への
変換が行われることになり、このとき、一方の出力信号
の反転信号を他方の出力信号に加算することにより他方
の出力信号には影響を与えないから、入力トランジスタ
の動作速度に影響が及ぼされることはない。
うち、一方の出力信号の反転信号を形成して他方の出力
信号に加算されることにより、入力トランジスタで生成
した一対の出力信号の両方を利用してシングルエンド信
号が形成されるから、効率よくシングルエンド信号への
変換が行われることになり、このとき、一方の出力信号
の反転信号を他方の出力信号に加算することにより他方
の出力信号には影響を与えないから、入力トランジスタ
の動作速度に影響が及ぼされることはない。
【００１１】
【実施例】以下に、本発明の実施例を説明する。図１
は、本発明における差動・シングルエンド変換回路の第
１実施例を示す回路図である。この差動・シングルエン
ド変換回路１は、差動増幅器２と、この差動増幅器２の
例えば非反転入力側の出力信号の反転信号を形成する反
転信号形成回路としての電流反転回路３と、電流反転回
路３で形成した反転信号を反転入力側の出力信号に加算
する加算回路としての電流加算回路４とから構成されて
いる。
は、本発明における差動・シングルエンド変換回路の第
１実施例を示す回路図である。この差動・シングルエン
ド変換回路１は、差動増幅器２と、この差動増幅器２の
例えば非反転入力側の出力信号の反転信号を形成する反
転信号形成回路としての電流反転回路３と、電流反転回
路３で形成した反転信号を反転入力側の出力信号に加算
する加算回路としての電流加算回路４とから構成されて
いる。
【００１２】差動増幅器２は、例えば、差動信号入力用
の一対の入力トランジスタであるＮチャネル形ＭＯＳト
ランジスタで構成される入力ＦＥＴ１１及び入力ＦＥＴ
１２と、入力ＦＥＴ１１及び入力ＦＥＴ１２の負荷であ
るＰチャネル形ＭＯＳトランジスタからなるロードＦＥ
Ｔ１３及びロードＦＥＴ１４とから構成される。そし
て、ロードＦＥＴ１３及び入力ＦＥＴ１１の直列回路
と、ロードＦＥＴ１４及び入力ＦＥＴ１２の直列回路と
が電源ライン間に並列に接続され、入力ＦＥＴ１１及び
入力ＦＥＴ１２のソースと接地側電源ラインとの間に電
流値２Ｉ0 の定電流源１５が介挿されている。そして、
入力ＦＥＴ１１のゲートには非反転信号ＶIN + が印加さ
れ、入力ＦＥＴ１２のゲートには非反転信号ＶIN + の反
転信号である反転信号ＶIN - が印加されようになってい
る。また、ロードＦＥＴ１３のゲートにはロードＦＥＴ
１３と入力ＦＥＴ１１との間の電位（一対の出力信号の
一方）が印加され、ロードＦＥＴ１４のゲートにはロー
ドＦＥＴ１４と入力ＦＥＴ１２との間の電位（一対の出
力信号の他方）が印加されるようになっている。
の一対の入力トランジスタであるＮチャネル形ＭＯＳト
ランジスタで構成される入力ＦＥＴ１１及び入力ＦＥＴ
１２と、入力ＦＥＴ１１及び入力ＦＥＴ１２の負荷であ
るＰチャネル形ＭＯＳトランジスタからなるロードＦＥ
Ｔ１３及びロードＦＥＴ１４とから構成される。そし
て、ロードＦＥＴ１３及び入力ＦＥＴ１１の直列回路
と、ロードＦＥＴ１４及び入力ＦＥＴ１２の直列回路と
が電源ライン間に並列に接続され、入力ＦＥＴ１１及び
入力ＦＥＴ１２のソースと接地側電源ラインとの間に電
流値２Ｉ0 の定電流源１５が介挿されている。そして、
入力ＦＥＴ１１のゲートには非反転信号ＶIN + が印加さ
れ、入力ＦＥＴ１２のゲートには非反転信号ＶIN + の反
転信号である反転信号ＶIN - が印加されようになってい
る。また、ロードＦＥＴ１３のゲートにはロードＦＥＴ
１３と入力ＦＥＴ１１との間の電位（一対の出力信号の
一方）が印加され、ロードＦＥＴ１４のゲートにはロー
ドＦＥＴ１４と入力ＦＥＴ１２との間の電位（一対の出
力信号の他方）が印加されるようになっている。
【００１３】前記電流反転回路３は、例えば、Ｐチャネ
ル形ＭＯＳトランジスタであるＦＥＴ１６と、このＦＥ
Ｔ１６と直列に接続される電流値２Ｉ0 の定電流源１７
と、ＦＥＴ１６と並列に接続されるＰチャネル形ＭＯＳ
トランジスタであるＦＥＴ１８とから構成される。そし
て、電源ライン間にＦＥＴ１６と定電流源１７との直列
回路が接続され、ＦＥＴ１６と差動増幅器２のロードＦ
ＥＴ１３とでカレントミラーを形成し、ＦＥＴ１６のゲ
ートにはロードＦＥＴ１３のゲート電圧が印加されるよ
うになっている。また、ＦＥＴ１８は、ＦＥＴ１６と定
電流源１７との間の電位と電源供給側電源ラインとの間
にＦＥＴ１６と並列に接続され、ＦＥＴ１８のゲートに
はＦＥＴ１６と定電流源１７との間の電位が印加される
ようになっている。
ル形ＭＯＳトランジスタであるＦＥＴ１６と、このＦＥ
Ｔ１６と直列に接続される電流値２Ｉ0 の定電流源１７
と、ＦＥＴ１６と並列に接続されるＰチャネル形ＭＯＳ
トランジスタであるＦＥＴ１８とから構成される。そし
て、電源ライン間にＦＥＴ１６と定電流源１７との直列
回路が接続され、ＦＥＴ１６と差動増幅器２のロードＦ
ＥＴ１３とでカレントミラーを形成し、ＦＥＴ１６のゲ
ートにはロードＦＥＴ１３のゲート電圧が印加されるよ
うになっている。また、ＦＥＴ１８は、ＦＥＴ１６と定
電流源１７との間の電位と電源供給側電源ラインとの間
にＦＥＴ１６と並列に接続され、ＦＥＴ１８のゲートに
はＦＥＴ１６と定電流源１７との間の電位が印加される
ようになっている。
【００１４】前記電流加算回路４は、電流反転回路３の
ＦＥＴ１８とカレントミラーを形成するＰチャネル形Ｍ
ＯＳトランジスタであるＦＥＴ１９と、このＦＥＴ１９
と直列に接続されたＮチャネル形ＭＯＳトランジスタで
あるＦＥＴ２０と、前記差動増幅器２のロードＦＥＴ１
４と並列に接続されたＰチャネル形ＭＯＳトランジスタ
であるＦＥＴ２１と、このＦＥＴ２１と直列に接続さ
れ、前記ＦＥＴ２０とカレントミラーを形成するＮチャ
ネル形ＭＯＳトランジスタであるＦＥＴ２２とから構成
され、これら直列回路が電源ライン間に接続されてい
る。そして、ＦＥＴ１９のゲートにはＦＥＴ１８のゲー
ト電圧が印加され、ＦＥＴ２０及びＦＥＴ２２のゲート
には、ＦＥＴ１９とＦＥＴ２０との間の電位が印加され
る。また、ＦＥＴ２１のゲート及びソースと、差動増幅
器２のロードＦＥＴ１４のゲート及びソースとが接続さ
れ、この電位がシングルエンド信号ＶOUT として取り出
されるようになっている。
ＦＥＴ１８とカレントミラーを形成するＰチャネル形Ｍ
ＯＳトランジスタであるＦＥＴ１９と、このＦＥＴ１９
と直列に接続されたＮチャネル形ＭＯＳトランジスタで
あるＦＥＴ２０と、前記差動増幅器２のロードＦＥＴ１
４と並列に接続されたＰチャネル形ＭＯＳトランジスタ
であるＦＥＴ２１と、このＦＥＴ２１と直列に接続さ
れ、前記ＦＥＴ２０とカレントミラーを形成するＮチャ
ネル形ＭＯＳトランジスタであるＦＥＴ２２とから構成
され、これら直列回路が電源ライン間に接続されてい
る。そして、ＦＥＴ１９のゲートにはＦＥＴ１８のゲー
ト電圧が印加され、ＦＥＴ２０及びＦＥＴ２２のゲート
には、ＦＥＴ１９とＦＥＴ２０との間の電位が印加され
る。また、ＦＥＴ２１のゲート及びソースと、差動増幅
器２のロードＦＥＴ１４のゲート及びソースとが接続さ
れ、この電位がシングルエンド信号ＶOUT として取り出
されるようになっている。
【００１５】次に、上記第１実施例の動作を説明する。
入力ＦＥＴ１１及び１２にそれぞれＶIN + ，ＶIN - の信
号を入力すると、これによって入力ＦＥＴ１１及び１２
のドレイン電流が変化する。このとき、入力ＦＥＴ１１
のドレイン電流ｉ11の変化量を＋Δｉとすると、ロード
ＦＥＴ１３とＦＥＴ１６とでカレントミラーが形成され
ているため、ＦＥＴ１６のドレイン電流も＋Δｉだけ変
化することになる。このとき、ＦＥＴ１６及びＦＥＴ１
８のドレイン電流の総量は、定電流源１７の電流値２Ｉ
0 で制限されるから、ＦＥＴ１６のドレイン電流が＋Δ
ｉ変化すると、ＦＥＴ１８のドレイン電流は−Δｉ変化
する。したがって、一方の出力信号である入力ＦＥＴ１
１のドレイン電流ｉ11の変化量＋Δｉの反転信号である
変化量−Δｉが形成されたことになる。
入力ＦＥＴ１１及び１２にそれぞれＶIN + ，ＶIN - の信
号を入力すると、これによって入力ＦＥＴ１１及び１２
のドレイン電流が変化する。このとき、入力ＦＥＴ１１
のドレイン電流ｉ11の変化量を＋Δｉとすると、ロード
ＦＥＴ１３とＦＥＴ１６とでカレントミラーが形成され
ているため、ＦＥＴ１６のドレイン電流も＋Δｉだけ変
化することになる。このとき、ＦＥＴ１６及びＦＥＴ１
８のドレイン電流の総量は、定電流源１７の電流値２Ｉ
0 で制限されるから、ＦＥＴ１６のドレイン電流が＋Δ
ｉ変化すると、ＦＥＴ１８のドレイン電流は−Δｉ変化
する。したがって、一方の出力信号である入力ＦＥＴ１
１のドレイン電流ｉ11の変化量＋Δｉの反転信号である
変化量−Δｉが形成されたことになる。
【００１６】そして、ＦＥＴ１８とＦＥＴ１９とはカレ
ントミラーを形成しているから、ＦＥＴ１９のドレイン
電流が−Δｉ変化し、これが、カレントミラーを形成す
るＦＥＴ２０及びＦＥＴ２２を介してＦＥＴ２１に伝達
されることにより、ＦＥＴ２１のドレイン電流も−Δｉ
だけ変化する。このとき、ＦＥＴ２１は差動増幅器２の
ロードＦＥＴ１４と並列に電源ラインとロードＦＥＴ１
４及び入力ＦＥＴ１２間電位との間に接続されているこ
とから、このＦＥＴ２１のドレイン電流の変化分−Δｉ
が、差動増幅器２の反転入力側の、反転入力信号に伴う
ドレイン電流変化分−Δｉに加算されることになる。よ
って、差動増幅器２の非反転入力側の出力信号の反転信
号が、反転入力側の出力信号に加算されたことになり、
シングルエンド信号ＶOUT は差動増幅器２の２つの出力
信号の差から形成されることになる。
ントミラーを形成しているから、ＦＥＴ１９のドレイン
電流が−Δｉ変化し、これが、カレントミラーを形成す
るＦＥＴ２０及びＦＥＴ２２を介してＦＥＴ２１に伝達
されることにより、ＦＥＴ２１のドレイン電流も−Δｉ
だけ変化する。このとき、ＦＥＴ２１は差動増幅器２の
ロードＦＥＴ１４と並列に電源ラインとロードＦＥＴ１
４及び入力ＦＥＴ１２間電位との間に接続されているこ
とから、このＦＥＴ２１のドレイン電流の変化分−Δｉ
が、差動増幅器２の反転入力側の、反転入力信号に伴う
ドレイン電流変化分−Δｉに加算されることになる。よ
って、差動増幅器２の非反転入力側の出力信号の反転信
号が、反転入力側の出力信号に加算されたことになり、
シングルエンド信号ＶOUT は差動増幅器２の２つの出力
信号の差から形成されることになる。
【００１７】このときの差動・シングルエンド変換回路
１のシングルエンド信号出力ＶOUTは次式（４）で表す
ことができる。 ＶOUT ＝（ＧｍN ／ＧｍP ）・（ＶIN + −ＶIN - ） ……（４） ここで、ＧｍN は入力ＦＥＴ１１及び１２のトランスコ
ンダクタンス、ＧｍPはロードＦＥＴ１３及び１４のト
ランスコンダクダンスである。
１のシングルエンド信号出力ＶOUTは次式（４）で表す
ことができる。 ＶOUT ＝（ＧｍN ／ＧｍP ）・（ＶIN + −ＶIN - ） ……（４） ここで、ＧｍN は入力ＦＥＴ１１及び１２のトランスコ
ンダクタンス、ＧｍPはロードＦＥＴ１３及び１４のト
ランスコンダクダンスである。
【００１８】よって、差動増幅器２に、入力信号ＶIN +
及びＶIN - を印加した場合の、差動増幅器２のシングル
エンド信号出力ＶOUT は次式（５）で表すとおりである
から、式（４）及び（５）から、シングルエンド信号出
力ＶOUT は２倍となり、図１の構成の差動・シングルエ
ンド変換回路１は、従来の差動増幅器２のみからなる差
動・シングルエンド変換回路よりも効率がよいことがわ
かる。
及びＶIN - を印加した場合の、差動増幅器２のシングル
エンド信号出力ＶOUT は次式（５）で表すとおりである
から、式（４）及び（５）から、シングルエンド信号出
力ＶOUT は２倍となり、図１の構成の差動・シングルエ
ンド変換回路１は、従来の差動増幅器２のみからなる差
動・シングルエンド変換回路よりも効率がよいことがわ
かる。
【００１９】 ＶOUT ＝（１／２）・（ＧｍN ／ＧｍP ）・（ＶIN + −ＶIN - ） ……（５） したがって、差動増幅器２は、入力ＦＥＴ１１及び１２
とロードＦＥＴ１３及び１４のトランスコンダクタンス
比を調整することによりゲイン調整が可能であり、ま
た、出力インピーダンスも低いために高速性を保つこと
が可能であり、従来のように、差動増幅器の一方の出力
信号のみではなく、両方の出力信号の差を取り出してい
るから、この差動増幅器２と、電流反転回路３と、電流
加算回路４とで差動・シングルエンド変換回路１を構成
することにより、効率のよい、高速性を保つことのでき
る低歪みの差動・シングルエンド変換回路を得ることが
できる。
とロードＦＥＴ１３及び１４のトランスコンダクタンス
比を調整することによりゲイン調整が可能であり、ま
た、出力インピーダンスも低いために高速性を保つこと
が可能であり、従来のように、差動増幅器の一方の出力
信号のみではなく、両方の出力信号の差を取り出してい
るから、この差動増幅器２と、電流反転回路３と、電流
加算回路４とで差動・シングルエンド変換回路１を構成
することにより、効率のよい、高速性を保つことのでき
る低歪みの差動・シングルエンド変換回路を得ることが
できる。
【００２０】特に、本実施例の差動・シングルエンド変
換回路１では、入力ＦＥＴ１１のドレイン電流変化分＋
Δｉを取り出した後、反転信号を形成して入力ＦＥＴ１
２のドレイン電流に加算するまでの信号の伝達は全て１
対１のカレントミラーで行っているから、高速性を維持
することができる。また、差動増幅器２に、電流反転回
路３及び電流加算回路４を追加するだけの簡単な回路で
実現することができるから、従来の差動増幅器２からな
る差動・シングルエンド変換回路に、電流反転回路３及
び電流加算回路４を追加するだけで、容易に変換効率の
よい差動・シングルエンド変換回路を得ることができ
る。
換回路１では、入力ＦＥＴ１１のドレイン電流変化分＋
Δｉを取り出した後、反転信号を形成して入力ＦＥＴ１
２のドレイン電流に加算するまでの信号の伝達は全て１
対１のカレントミラーで行っているから、高速性を維持
することができる。また、差動増幅器２に、電流反転回
路３及び電流加算回路４を追加するだけの簡単な回路で
実現することができるから、従来の差動増幅器２からな
る差動・シングルエンド変換回路に、電流反転回路３及
び電流加算回路４を追加するだけで、容易に変換効率の
よい差動・シングルエンド変換回路を得ることができ
る。
【００２１】次に、本発明の第２実施例を説明する。上
記第１実施例では、一対の入力ＦＥＴ１１及び１２と、
この負荷として一対のＭＯＳトランジスタと、定電流源
とから構成される差動増幅器２を使用した場合について
説明したが、この第２実施例では、フォールデッド・カ
スコード形の増幅器を用いた場合について説明する。図
２は、この第２実施例における差動・シングルエンド変
換回路１′の構成を示す回路図であり、フォールデッド
・カスコード形の差動増幅器２′と、差動増幅器２′の
一方の出力信号の反転信号を形成する電流反転回路３′
と、電流反転回路３′で形成した反転信号を差動増幅器
２′の他方の出力信号に加算する加算回路４′とから構
成される。
記第１実施例では、一対の入力ＦＥＴ１１及び１２と、
この負荷として一対のＭＯＳトランジスタと、定電流源
とから構成される差動増幅器２を使用した場合について
説明したが、この第２実施例では、フォールデッド・カ
スコード形の増幅器を用いた場合について説明する。図
２は、この第２実施例における差動・シングルエンド変
換回路１′の構成を示す回路図であり、フォールデッド
・カスコード形の差動増幅器２′と、差動増幅器２′の
一方の出力信号の反転信号を形成する電流反転回路３′
と、電流反転回路３′で形成した反転信号を差動増幅器
２′の他方の出力信号に加算する加算回路４′とから構
成される。
【００２２】差動増幅器２′は、例えば、電流値Ｉ0 の
定電流源３１及び３２と、これら定電流源３１及び３２
のそれぞれと直列接続されるバイアス用のＰチャネル形
ＭＯＳトランジスタからなるバイアスＦＥＴ３３及び３
４と、バイアスＦＥＴ３３及び３４のそれぞれと直列接
続されるＮチャネル形ＭＯＳトランジスタからなるＦＥ
Ｔ３５及びインピーダンスＺのインピーダンス素子３６
と、差動信号入力用の一対の入力トランジスタであるＮ
チャネル形ＭＯＳトランジスタからなる入力ＦＥＴ３７
及び３８と、電流値Ｉ0 の定電流源３９とから構成され
る。そして、定電流源３１とバイアスＦＥＴ３３とＦＥ
Ｔ３５とからなる直列回路と、定電流源３２とバイアス
ＦＥＴ３４とインピーダンス３６とからなる直列回路と
が電源ライン間に並列に接続され、定電流源３１及び３
２とバイアスＦＥＴ３３及び３４との間電位と接地側電
源ラインとの間に入力ＦＥＴ３７及び３８が接続され、
入力ＦＥＴ３７及び３８と接地側電源ラインとの間に定
電流源３９が介挿されている。そして、バイアスＦＥＴ
３４とインピーダンス素子３６との間の電位をシングル
エンド信号出力ＶOUT として取り出すようになってい
る。
定電流源３１及び３２と、これら定電流源３１及び３２
のそれぞれと直列接続されるバイアス用のＰチャネル形
ＭＯＳトランジスタからなるバイアスＦＥＴ３３及び３
４と、バイアスＦＥＴ３３及び３４のそれぞれと直列接
続されるＮチャネル形ＭＯＳトランジスタからなるＦＥ
Ｔ３５及びインピーダンスＺのインピーダンス素子３６
と、差動信号入力用の一対の入力トランジスタであるＮ
チャネル形ＭＯＳトランジスタからなる入力ＦＥＴ３７
及び３８と、電流値Ｉ0 の定電流源３９とから構成され
る。そして、定電流源３１とバイアスＦＥＴ３３とＦＥ
Ｔ３５とからなる直列回路と、定電流源３２とバイアス
ＦＥＴ３４とインピーダンス３６とからなる直列回路と
が電源ライン間に並列に接続され、定電流源３１及び３
２とバイアスＦＥＴ３３及び３４との間電位と接地側電
源ラインとの間に入力ＦＥＴ３７及び３８が接続され、
入力ＦＥＴ３７及び３８と接地側電源ラインとの間に定
電流源３９が介挿されている。そして、バイアスＦＥＴ
３４とインピーダンス素子３６との間の電位をシングル
エンド信号出力ＶOUT として取り出すようになってい
る。
【００２３】前記電流反転回路３′は、電源ライン間に
接続される、電流値Ｉ0 の定電流源４０とＮチャネル形
ＭＯＳトランジスタからなるＦＥＴ４１との直列回路
と、定電流源４０及びＦＥＴ４１間電位と接地側電源ラ
インとの間にＦＥＴ４１と並列に接続されるＮチャネル
形ＭＯＳトランジスタからなるＦＥＴ４２とから構成さ
れる。そして、差動増幅器２′のＦＥＴ３５とＦＥＴ４
１とがカレントミラーを形成し、差動増幅器２′の非反
転入力側のＦＥＴ３８のドレイン電流の変化分をＦＥＴ
３５で取り出し、これをもとに、定電流源４０とＦＥＴ
４１及びＦＥＴ４２とで、非反転入力側のドレイン電流
の変化分の反転信号を形成している。
接続される、電流値Ｉ0 の定電流源４０とＮチャネル形
ＭＯＳトランジスタからなるＦＥＴ４１との直列回路
と、定電流源４０及びＦＥＴ４１間電位と接地側電源ラ
インとの間にＦＥＴ４１と並列に接続されるＮチャネル
形ＭＯＳトランジスタからなるＦＥＴ４２とから構成さ
れる。そして、差動増幅器２′のＦＥＴ３５とＦＥＴ４
１とがカレントミラーを形成し、差動増幅器２′の非反
転入力側のＦＥＴ３８のドレイン電流の変化分をＦＥＴ
３５で取り出し、これをもとに、定電流源４０とＦＥＴ
４１及びＦＥＴ４２とで、非反転入力側のドレイン電流
の変化分の反転信号を形成している。
【００２４】前記電流加算回路４′は、Ｐチャネル形Ｍ
ＯＳトランジスタからなるＦＥＴ４３と、このＦＥＴ４
３と直列接続されて電源ライン間に接続され、電流反転
回路３′のＦＥＴ４２とカレントミラーを形成するＮチ
ャネル形ＭＯＳトランジスタからなるＦＥＴ４４と、Ｆ
ＥＴ４３とカレントミラーを形成するＰチャネル形ＭＯ
ＳトランジスタからなるＦＥＴ４５と、このＦＥＴ４５
と直列接続されたバイアス用のＰチャネル形ＭＯＳトラ
ンジスタからなるバイアスＦＥＴ４６とから構成され
る。このＦＥＴ４５及びバイアスＦＥＴ４６の直列回路
は、電源供給側電源ラインとバイアスＦＥＴ３４及びイ
ンピーダンス素子３６との間に介挿されている。
ＯＳトランジスタからなるＦＥＴ４３と、このＦＥＴ４
３と直列接続されて電源ライン間に接続され、電流反転
回路３′のＦＥＴ４２とカレントミラーを形成するＮチ
ャネル形ＭＯＳトランジスタからなるＦＥＴ４４と、Ｆ
ＥＴ４３とカレントミラーを形成するＰチャネル形ＭＯ
ＳトランジスタからなるＦＥＴ４５と、このＦＥＴ４５
と直列接続されたバイアス用のＰチャネル形ＭＯＳトラ
ンジスタからなるバイアスＦＥＴ４６とから構成され
る。このＦＥＴ４５及びバイアスＦＥＴ４６の直列回路
は、電源供給側電源ラインとバイアスＦＥＴ３４及びイ
ンピーダンス素子３６との間に介挿されている。
【００２５】そして、バイアスＦＥＴ３３，３４及び４
６のゲートには共通のバイアス電圧が印加されるように
なっている。次に、上記第２実施例の動作を説明する。
入力ＦＥＴ３７及び３８に入力電圧ＶIN + 及びＶIN - を
印加すると、入力ＦＥＴ３７及び３８のドレイン電流が
変化し、非反転入力側のドレイン電流とバイアスＦＥＴ
３３のドレイン電流との総和は定電流源３１の電流値Ｉ
0 であるから、非反転入力側の入力ＦＥＴ３７のドレイ
ン電流の変化分を＋Δｉとすると、バイアスＦＥＴ３３
のドレイン電流は−Δｉだけ変化する。そして、この変
化分−ΔｉがカレントミラーによりＦＥＴ４１に伝達さ
れ、ＦＥＴ４１及びＦＥＴ４２のドレイン電流の総量は
定電流源４０の電流値Ｉ0 により制限されるから、ＦＥ
Ｔ４２のドレイン電流が＋Δｉ変化し、これがＦＥＴ４
４及び４３を介してＦＥＴ４５に伝達される。同様に、
反転入力側の入力ＦＥＴ３８のドレイン電流の変化分を
−Δｉとすると、バイアスＦＥＴ３４のドレイン電流が
＋Δｉだけ変化する。よって、ＦＥＴ４５に伝達された
ＦＥＴ３７のドレイン電流の変化分−Δｉの反転信号
が、バイアス用ＦＥＴ４６を介して差動増幅器２′の反
転入力側の入力ＦＥＴ３８のドレイン電流の変化分＋Δ
ｉに加算され、これがインピーダンス素子３６により電
圧に変換されて、シングルエンド信号ＶOUT となる。
６のゲートには共通のバイアス電圧が印加されるように
なっている。次に、上記第２実施例の動作を説明する。
入力ＦＥＴ３７及び３８に入力電圧ＶIN + 及びＶIN - を
印加すると、入力ＦＥＴ３７及び３８のドレイン電流が
変化し、非反転入力側のドレイン電流とバイアスＦＥＴ
３３のドレイン電流との総和は定電流源３１の電流値Ｉ
0 であるから、非反転入力側の入力ＦＥＴ３７のドレイ
ン電流の変化分を＋Δｉとすると、バイアスＦＥＴ３３
のドレイン電流は−Δｉだけ変化する。そして、この変
化分−ΔｉがカレントミラーによりＦＥＴ４１に伝達さ
れ、ＦＥＴ４１及びＦＥＴ４２のドレイン電流の総量は
定電流源４０の電流値Ｉ0 により制限されるから、ＦＥ
Ｔ４２のドレイン電流が＋Δｉ変化し、これがＦＥＴ４
４及び４３を介してＦＥＴ４５に伝達される。同様に、
反転入力側の入力ＦＥＴ３８のドレイン電流の変化分を
−Δｉとすると、バイアスＦＥＴ３４のドレイン電流が
＋Δｉだけ変化する。よって、ＦＥＴ４５に伝達された
ＦＥＴ３７のドレイン電流の変化分−Δｉの反転信号
が、バイアス用ＦＥＴ４６を介して差動増幅器２′の反
転入力側の入力ＦＥＴ３８のドレイン電流の変化分＋Δ
ｉに加算され、これがインピーダンス素子３６により電
圧に変換されて、シングルエンド信号ＶOUT となる。
【００２６】したがって、上記第１実施例と同等の効果
を得ることができると共に、第２実施例の差動増幅器
２′はフォールデッド・カスコード形の増幅器であるか
ら、この第２実施例における差動・シングルエンド変換
回路１は、より大きな信号レンジで、且つ、より歪みの
小さいシングルエンド信号を得ることができる。なお、
上記第１及び第２実施例では、差動増幅器として、一対
の入力トランジスタ及び一対のロード用トランジスタと
からなる差動増幅器、或いは、フォールデッド・カスコ
ード形の増幅器を適用した場合について説明したが、こ
れに限らず、その出力信号が互いに他方の出力信号の影
響をうけないようなオープンループ形の差動増幅器であ
れば、適用することができる。また、ＭＯＳトランジス
タで構成される差動増幅器に限らず、バイポーラトラン
ジスタ等を使用した増幅器でも適用することができる。
を得ることができると共に、第２実施例の差動増幅器
２′はフォールデッド・カスコード形の増幅器であるか
ら、この第２実施例における差動・シングルエンド変換
回路１は、より大きな信号レンジで、且つ、より歪みの
小さいシングルエンド信号を得ることができる。なお、
上記第１及び第２実施例では、差動増幅器として、一対
の入力トランジスタ及び一対のロード用トランジスタと
からなる差動増幅器、或いは、フォールデッド・カスコ
ード形の増幅器を適用した場合について説明したが、こ
れに限らず、その出力信号が互いに他方の出力信号の影
響をうけないようなオープンループ形の差動増幅器であ
れば、適用することができる。また、ＭＯＳトランジス
タで構成される差動増幅器に限らず、バイポーラトラン
ジスタ等を使用した増幅器でも適用することができる。
【００２７】
【発明の効果】以上説明したように、本発明に係る差動
・シングルエンド変換回路によれば、一対の入力トラン
ジスタが生成した一対の出力信号の両方をもとにシング
ルエンド信号を形成するから効率よくシングルエンド信
号を得ることができ、また、一方の出力信号の反転信号
を他方の出力信号に加算することにより、他方の出力信
号に影響を与えないから、高速性を保ち、且つ、歪みの
小さいシングルエンド信号を得ることができる。
・シングルエンド変換回路によれば、一対の入力トラン
ジスタが生成した一対の出力信号の両方をもとにシング
ルエンド信号を形成するから効率よくシングルエンド信
号を得ることができ、また、一方の出力信号の反転信号
を他方の出力信号に加算することにより、他方の出力信
号に影響を与えないから、高速性を保ち、且つ、歪みの
小さいシングルエンド信号を得ることができる。
【図１】本発明における差動・シングルエンド変換回路
の一例を示す回路図である。
の一例を示す回路図である。
【図２】本発明における差動・シングルエンド変換回路
のその他の例を示す回路図である。
のその他の例を示す回路図である。
【図３】従来のフィードバック形の差動・シングルエン
ド変換回路の一例を示す回路図である。
ド変換回路の一例を示す回路図である。
【図４】従来のオープンループ形の差動・シングルエン
ド変換回路の一例を示す回路図である。
ド変換回路の一例を示す回路図である。
【図５】従来のオープンループ形の差動・シングルエン
ド変換回路の一例を示す回路図である。
ド変換回路の一例を示す回路図である。
１ 差動・シングルエンド変換回路 ２，２′ 差動増幅器 ３，３′ 電流反転回路 ４，４′ 電流加算回路
Claims (1)
- 【請求項１】 一対の入力信号に基づき逆相関係にある
一対の出力信号を生成する一対の入力トランジスタと、
前記一対の出力信号のうちの一方の反転信号を形成する
反転信号形成回路と、該反転信号形成回路で形成した反
転信号を前記一対の出力信号のうちの他方に加算する加
算回路とを備えることを特徴とする差動・シングルエン
ド変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8952995A JPH08288762A (ja) | 1995-04-14 | 1995-04-14 | 差動・シングルエンド変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8952995A JPH08288762A (ja) | 1995-04-14 | 1995-04-14 | 差動・シングルエンド変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288762A true JPH08288762A (ja) | 1996-11-01 |
Family
ID=13973345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8952995A Withdrawn JPH08288762A (ja) | 1995-04-14 | 1995-04-14 | 差動・シングルエンド変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288762A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181194B1 (en) | 1997-09-01 | 2001-01-30 | Nokia Mobile Phones Limited | Calibratable field effect transistors |
| US7724039B2 (en) | 2006-09-26 | 2010-05-25 | Fujitsu Limited | Conversion circuit for converting differential signal into signal-phase signal |
| US7868697B2 (en) | 2008-03-28 | 2011-01-11 | Fujitsu Limited | Converting circuit for converting differential signal to single-ended signal |
-
1995
- 1995-04-14 JP JP8952995A patent/JPH08288762A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181194B1 (en) | 1997-09-01 | 2001-01-30 | Nokia Mobile Phones Limited | Calibratable field effect transistors |
| US7724039B2 (en) | 2006-09-26 | 2010-05-25 | Fujitsu Limited | Conversion circuit for converting differential signal into signal-phase signal |
| US7868697B2 (en) | 2008-03-28 | 2011-01-11 | Fujitsu Limited | Converting circuit for converting differential signal to single-ended signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020702 |