JPH10510963A - 低電圧の線形出力バッファの演算増幅器 - Google Patents

Abstract

(57)【要約】 本発明は可変抵抗およびキャパシタ出力負荷を駆動する線形で低雑音、低電圧の演算増幅器とスレーブエミッタフォロアバッファ段を含んでいる。

Description

【発明の詳細な説明】 低電圧の線形出力バッファの演算増幅器 ［発明の技術的背景］ １．技術分野 本発明は低電圧の線形出力バッファの演算増幅器に関し、さらに可変抵抗およ びキャパシタ出力負荷を駆動することができる低電圧の線形出力バッファの演算 増幅器に関する。 ２．関連技術の説明 典型的に、クラスＡの演算増幅器は出力段に基準電流を含み、これはソースま たはシンクとして構成されている。クラスＡ増幅器は、典型的にＭＯＳＦＥＴト ランジスタのゲートまたはバイポーラトランジスタのベースを変調し、それによ って増幅器出力電圧を変調する。この構成は典型的に２段クラスのＡ演算増幅器 と呼ばれる。これらは先天的に広範囲の抵抗およびキャパシタ負荷にわたって安 定性を維持するのが困難である点で、クラスＡのＭＯＳＦＥＴ演算増幅器は問題 を有する。 この不安定性を補償する幾つかの既知の方法は、 （１）ポール分割／ミラー補償方法と、 （２）ポールゼロ補償と、 （３）フィードフォワードブロック技術によるポール分割である。 他の方法も技術で知られている。 ［発明の要約］ 本発明は可変抵抗およびキャパシタ負荷を駆動することができるクラスＡの線 形で低雑音の演算増幅器である。本発明の２段のクラスＡ構造は可変抵抗および キャパシタ負荷を駆動するエミッタフォロア出力段と、エミッタフォロアスレー ブ、またはエミッタフォロアフィードバック増幅器、出力路でフィードフォワー ドゼロを消去するための段を含んでいる。 本発明の目的は、高品質のオーディオ応用のための線形で低パワー動作を行う 演算増幅器を得ることである。 本発明の別の目的は、外部回路を駆動し、広範囲にわたって変化する抵抗およ びキャパシタ負荷にわたって安定性を維持することができる演算増幅器を得るこ とである。 本発明のさらに別の目的は、非常に線形で、モノリシック集積回路で多量のシ リコン領域を消費しない低雑音の演算増幅器に関する。 ［図面の簡単な説明］ 図１は演算増幅器を補償するために使用される簡単なポール分割方法の従来技 術の概略図である。 図２は演算増幅器を補償するためのフィードフォワードブロックを有する別の ポール分割構造を示した従来技術の概略図である。 図３はフィードフォワードブロック補償を有する別の従来技術のポール分割を 概略して示している。 図４乃至９は本発明のポール分割フィードフォワードブロック補償の構造の実 施例を概略して示している。 ［好ましい実施例の詳細な説明］ 図１は２段のクラスＡ演算増幅器を補償する従来技術の方法を示している。入 力段20、第２の段22、出力段24が示されている。この方法は示されている演算増 幅器21を補償するための簡単なポール分割技術を使用する。フィードフォワード ゼロは第２の段の出力ノード23で発生し、出力段24を経て出力ノード25へ伝播す る。出力段24を通るこの発生されたゼロの伝播は演算増幅器21の位相マージンを 劣化し、キャパシタ負荷を駆動するのに問題がある。 図２のブロック図により示されている別の補償方法では、演算増幅器28は第２ の段の出力ノード30と補償キャパシタ31との間に接続されているフィードバック 増幅器29を含んでいる。この方法はポール分割機能を行い、補償キャパシタ31と 図１の第２の段の出力ノード23で生成されるゼロとを横切るフィードフォワード 通路を除去する。図２の演算増幅器28は困難なく高いキャパシタ負荷を駆動する ことができるが、フィードバック増幅器29の構造は低電圧の実施形態で実現が困 難である。図２で示されている構造は本発明のように非常に線形の出力を達成す るため構造を詳細にしていない。 図３は従来技術の実施形態のブロック図を示している。この構造は演算増幅器 30を示し、これは差動増幅器10を含む差動利得段31と、増幅器12を含む第２の利 得段32と、スレーブバッファ段33と、出力段34を含んでいる。図３の具体的な形 態は図４で概略して示されている。演算増幅器40のフロントエンドの単一段の差 動入力の折り畳まれたカスコードの第１の利得段構造42は特に Brehmer氏による “Op Amp for Low Supply Voltage Applications”と題する米国特許出願第08/0 85,898号明細書に記載されている。図３で示され図４で実施された特別の構造を 有するアーキテクチャは第２の段の出力ノード35で発生されるゼロに対するフィ ードフォワード通路を除去するポール分割補償方法を使用する。スレーブバッフ ァ段33は第２の段の出力ノード35（図３）から出力ノード36までのゼロのフィー ドフォワードを除去する。したがって、演算増幅器30はより高いキャパシタ負荷 を駆動し、広範囲で変化する抵抗およびキャパシタ負荷にわたって安定した線形 出力を与えることができる。 図４は図３で示されているクラスＡの演算増幅器の好ましい実施形態を概略的 に示している。演算増幅器40の周波数補償は、第１の利得段出力48とエミッタフ ォロアスレーブ段出力74との間に接続されている補償キャパシタ68と、出力バッ ファトランジスタ44とＮ型チャンネル電流シンクＭＯＳＦＥＴトランジスタ43を 含むエミッタフォロアスレーブ段47により与えられる。エミッタフォロア出力駆 動段45はバッファトランジスタ60と電流シンクＮ型チャンネルＭＯＳＦＥＴトラ ンジスタ61を含んでいる。増幅器40のフロントエンドの２段の折り畳まれたカス コードは、単一段の折り畳まれたカスコードの第１の利得段回路42と演算増幅器 40の第２の利得段41を含んでおり、出力ノード46で出力負荷からバッファされる 。したがって利得は非常に高く非常に線形のままであり、キャパシタおよび抵抗 負荷は出力ノード46で変化する。本発明の演算増幅器40の高い出力線形に対して 、ここで示した各構造では、スレーブ段47と出力駆動段45の動作特性は同一であ ることが重要である。 図４で示されている演算増幅器40の実施形態は従来技術の構造と異なっており 、出力信号が振動し出力ノード46と第１の利得段出力48との間で簡単なポール分 割技術を使用するとき出力ノード46で出力信号を追跡するエミッタフォロアスレ ー ブ段47を設定する。第２の利得段41の第２の利得段出力50はエミッタフォロア出 力段45のトランジスタ60およびエミッタフォロアスレーブ段47のトランジスタ44 により出力ノード46からバッファされる。第２の利得段41は補償キャパシタ68と 、示されているように接続されたＰ型チャンネルＭＯＳＦＥＴ109 と、Ｎ型チャ ンネルＭＯＳＦＥＴ69を含んでいる。Ｐ型チャンネルＭＯＳＦＥＴトランジスタ 53,55,62は示されているようにしきい値バイアス信号ＰＢＩＡＳ２でバイアスさ れる。Ｐ型チャンネルＭＯＳＦＥＴ54は示されているようにしきい値のバイアス 信号ＰＢＩＡＳ１でバイアスされる。Ｎ型チャンネルＭＯＳＦＥＴ43,56,57,61, 69は示されているようにしきい値のバイアス信号ＮＢＩＡＳ１でバイアスされる 。Ｎ型チャンネルＭＯＳＦＥＴ58,59,63は示されているようにしきい値のバイア ス信号ＮＢＩＡＳ２でバイアスされる。 演算増幅器40の非反転入力ノード64はＰ型チャンネルＭＯＳＦＥＴ66に入力さ れる。演算増幅器40の非反転入力ノード65はＰ型チャンネルＭＯＳＦＥＴ67に入 力される。この明細書全体を通じて、各演算増幅器の実施形態では、しきい値バ イアス信号（ＰＢＩＡＳ１、２）は図面で示されているようにＰ型チャンネルＭ ＯＳＦＥＴトランジスタに与えられ、しきい値バイアス信号（ＮＢＩＡＳ１、２ ）は図面で示されているようにＮ型チャンネルＭＯＳＦＥＴに与えられる。 図５は本発明の演算増幅器40の別の実施形態を概略して示しており、ここで第 ２の利得段41は図４の演算増幅器40の実施形態のように電流シンクカスコード構 造を含んでいない。図５では、電流シンクのＮ型チャンネルＭＯＳＦＥＴ69,43, 61はそれぞれ第２の利得段41とエミッタフォロアスレーブ段47と、エミッタフォ ロア出力段45の電流シンク能力を提供する。 図６で示されている演算増幅器40の実施形態はＮ型チャンネルＭＯＳＦＥＴ63 ,69 の電流シンクカスコード構造を含んだ第２の利得段41と、Ｎ型チャンネルＭ ＯＳＦＥＴ43,71 の電流シンクカスコード構造を含んだエミッタフォロアスレー ブ段47と、Ｎ型チャンネルＭＯＳＦＥＴ61,73 の電流シンクカスコード構造を含 んだエミッタフォロア出力駆動段45を含んでいる。 図７は演算増幅器40の別の実施形態を示しており、これは第２の利得段出力50 を経てバッファトランジスタ44および60を駆動するための第２の利得段41におけ るＰ型チャンネルＭＯＳＦＥＴトランジスタ49,76 と、第１の利得段42の出力48 と第２の利得段41の出力50とに接続されたＮ型チャンネルＭＯＳＦＥＴ63を含ん でいる。エミッタフォロアスレーブ段47はＮ型チャンネルＭＯＳＦＥＴ43,71 の 電流シンクカスコード構造を含んでいる。またエミッタフォロア出力駆動段45は Ｎ型チャンネルＭＯＳＦＥＴ61,73 の電流シンクカスコード構造を含んでいる。 図８は演算増幅器40の別の実施形態を示している。第２の利得段41は、Ｎ型チ ャンネルＭＯＳＦＥＴ63,69 の電流シンクカスコード構造と、ＶＣＣと第２の利 得段出力50との間に接続されているＰ型チャンネルトランジスタ109 を含んでい る。ソースフォロアスレーブ段100 は、Ｎ型チャンネルＭＯＳＦＥＴ43,71 の電 流シンクカスコード構造と、ＶＣＣと出力74との間に接続されたＮ型チャンネル ＭＯＳＦＥＴ108 を含んでいる。Ｎ型チャンネルＭＯＳＦＥＴ61,73 の電流シン クカスコード構造と、ＶＣＣと出力46との間に接続されているＮ型チャンネルＭ ＯＳＦＥＴバッファトランジスタ78は出力駆動段105 中に示されている。本発明 の演算増幅器40の高い出力線形では、ソースフォロアスレーブ段100 と出力駆動 段105 は同一の動作特性を有することが重要である。 図９で示されている演算増幅器40の実施形態では、折り畳まれたカスコードの 単一段の第１の利得段42はＮ型チャンネルＭＯＳＦＥＴ81，83の電流シンク構造 を含んでいる。付加的に、第２の利得段41はＮ型チャンネルＭＯＳＦＥＴ63,69 の電流シンクカスコード構造を含み、エミッタフォロアスレーブ段47はＮ型チャ ンネルＭＯＳＦＥＴ43,71 の電流シンクカスコード構造を含み、エミッタフォロ ア出力駆動段45はＮ型チャンネルＭＯＳＦＥＴ61、73の電流シンクカスコード構 造を含んでいる。演算増幅器40の反転入力ノード64はＮ型チャンネルのＭＯＳＦ ＥＴ102 に入力される。演算増幅器40の非反転入力ノード65はＮ型チャンネルの ＭＯＳＦＥＴ104 に入力される。 本発明の前述の説明は好ましい実施形態の例示および説明であり、個々の部品 、素子、接続の変更は本発明の技術的範囲を逸脱することなく行われることがで きる。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９６年１１月６日 【補正内容】 明細書 低電圧の線形出力バッファの演算増幅器 ［発明の技術的背景］ １．技術分野 本発明は低電圧の線形出力バッファの演算増幅器に関し、さらに可変抵抗およ びキャパシタ出力負荷を駆動することができる低電圧の線形出力バッファの演算 増幅器に関する。 ２．関連技術の説明 典型的に、クラスＡの演算増幅器は出力段に基準電流を含み、これはソースま たはシンクとして構成されている。クラスＡ増幅器は、典型的にＭＯＳＦＥＴト ランジスタのゲートまたはバイポーラトランジスタのベースを変調し、それによ って増幅器出力電圧を変調する。この構成は典型的に２段クラスのＡ演算増幅器 と呼ばれる。これらは先天的に広範囲の抵抗およびキャパシタ負荷にわたって安 定性を維持するのが困難である点で、クラスＡのＭＯＳＦＥＴ演算増幅器は問題 を有する。 この不安定性を補償する幾つかの既知の方法は、 （１）ポール分割／ミラー補償方法と、 （２）ポールゼロ補償と、 （３）フィードフォワードブロック技術によるポール分割である。 他の方法も技術で知られている。 プッシュプル出力段アーキテクチャを使用する演算増幅器は1990年11月２日出 願で1992年7 月15日公表された英国特許出願第GB2 251 745A号明細書に開示され ている。ここで記載されている演算増幅器はエミッタフォロア構造の２つの出力 段を有するが、出力電流はエミッタフォロア出力段で変調され、一定に保持され ない。 演算増幅器においてトランジスタの折り畳まれたカスコード構造はHester氏に よる文献“Fully Differential ADC with Rail-to-Rail Common-Mode Range and Nonlinear Capacitor Compensation ”IEEE Journal of Solid State Circuits 、 1990年２月、173 〜182 頁に記載されている。この文献は非線形補償または負荷 キャパシタンスの効果を消去するための通常のアーキテクチャを記載している。 しかしながら、開示されたアーキテクチャは出力の線形を制御するために設計さ れていない。付加的に、アーキテクチャは比較的高い信号レベル（５−１０ボル ト）用に設計されている。ＰＣオーディオ応用では、より低い動作電流である程 、より厳密に制御された出力線形であることが所望される。 ［発明の要約］ 本発明は可変抵抗およびキャパシタ負荷を駆動することができるクラスＡの線 形で低雑音の演算増幅器である。本発明の２段のクラスＡ構造は可変抵抗および キャパシタ負荷を駆動するエミッタフォロア出力段と、エミッタフォロアスレー ブ、またはエミッタフォロアフィードバック増幅器、出力路でフィードフォワー ドゼロを消去するための段を含んでいる。 本発明の目的は、高品質のオーディオ応用のための線形で低パワー動作を行う 演算増幅器を得ることである。 請求の範囲 （１）複数の差動入力と出力とを有する第１の利得段と、ここでカスコード構造 の複数の電流源トランジスタは前記複数の演算入力に接続されており、 前記第１の利得段の前記出力に接続された入力と出力とを含んでいる第２の利 得段と、 補償キャパシタと第１のバッファトランジスタと第１の電流シンクトランジス タと出力とを含んでおり、前記第１のバッファトランジスタのエミッタはその前 記出力に接続され、前記第１の電流シンクトランジスタはその前記出力に接続さ れ、前記補償キャパシタは前記第１の利得段の前記出力とその前記出力との間に 接続されているエミッタフォロアスレーブ段と、 第２のバッファトランジスタと、第２の電流シンクトランジスタと出力を含ん でおり、前記第２のバッファトランジスタのエミッタと電流シンクトランジスタ はその前記出力に接続されているエミッタフォロア出力段とを具備している線形 で低雑音の演算増幅器。 （２）前記第１または第２の電流シンクトランジスタはＮ型チャンネルＭＯＳＦ ＥＴである請求項１記載の演算増幅器。 （３）前記第２の利得段（41）は前記第２の利得段（41）の前記出力（50）に接 続されている電流シンクカスコード構造中に配置されている複数のＮ型チャンネ ルＭＯＳＦＥＴ（63、69）を含んでいる請求項１記載の演算増幅器（40）。 （４）前記第１の利得段の前記複数の電流源トランジスタはＰ型チャンネルＭＯ ＳＦＥＴである請求項１記載の演算増幅器。 （５）複数の差動入力と出力を含み、カスコード構造の複数の電流源トランジス タは前記複数の差動入力に接続されている第１の利得段と、 前記第１の利得段の前記出力に接続されている入力と、出力とを備え、前記第 １および第２の利得段の前記出力に接続されているトランジスタと、 前記第２の利得段の前記出力に接続された入力と出力とを含み、その出力が補 償キャパシタと、第１のバッファトランジスタと、第１の電流シンクトランジス タとに接続されているエミッタフォロアスレーブ段と、 前記第２の利得段の出力に接続されている第２のバッファトランジスタと出力 とを含んでおり、前記第２のバッファトランジスタと第２の電流シンクトランジ スタがその前記出力に接続されているエミッタフォロア出力段とを具備している 線形で低雑音の演算増幅器。 （６）前記第２の利得段（41）は前記第２の利得段出力（50）と接地点との間に 接続されているＮ型チャンネルＭＯＳＦＥＴ（63）をさらに具備している請求項 １記載の演算増幅器（40）。 （７）前記第１の利得段（42）の前記複数の電流源トランジスタ（54、55）はＰ 型チャンネルＭＯＳＦＥＴである請求項２５記載の演算増幅器（40）。 （８）前記第１または第２のシンク定電流源（43、61）はＮ型チャンネルＭＯＳ ＦＥＴである請求項１記載の演算増幅器（40）。 （９）ＶＣＣと前記第２の利得段出力（50）との間に接続されている前記第２の 利得段（41）にＰ型チャンネルＭＯＳＦＥＴ（109 ）をさらに具備している請求 項１記載の演算増幅器（40）。 （１０）複数の差動入力と出力とを含み、カスコード構造の複数の電流源トラン ジスタは前記複数の差動入力に接続されている第１の利得段と、 前記第１の利得段の前記出力に接続される入力と、出力と、その出力に接続さ れているカスコード構造に構成された第１の複数の電流シンクトランジスタとを 含んでいる第２の利得段と、 前記第２の利得段の前記出力に接続する入力と、出力と、第１のバッファトラ ンジスタを含んでおり、前記第１のバッファトランジスタのエミッタはその前記 出力に接続され、第２の複数の電流シンクトランジスタはその前記出力に接続さ れているエミッタフォロアスレーブ段と、 前記第１のバッファトランジスタの入力に接続された第２のバッファトランジ スタと、出力を含んでおり、前記第２のバッファトランジスタのエミッタはその 前記出力に接続され、カスコード構造の第３の複数の電流シンクトランジスタは その前記出力に接続されているエミッタフォロア出力段とを具備している線形で 低雑音の演算増幅器。 （１１）前記第１（63、69）、第２（71、43）または第３（73、61）の複数の電 流シンクトランジスタはＮ型チャンネルＭＯＳＦＥＴである請求項２６記載の演 算増幅器（40）。 （１２）前記第１の利得段の前記出力と、前記第１のバッファトランジスタの前 記エミッタとの間に接続されている補償キャパシタをさらに具備している請求項 １０記載の演算増幅器。 （１３）複数の差動入力および出力を含んでいる第１の利得段と、 前記第１の利得段の前記出力に接続する入力と出力とを含んでおり、その出力 はカスコード構造の複数の電流源トランジスタに接続されている第２の利得段と 、 前記第２の利得段の前記出力に接続されている第１のバッファトランジスタと 出力を含み、その前記出力はカスコード構造の第１の複数の電流シンクトランジ スタに接続されているエミッタフォロアスレーブ段と、 前記第２の利得段の前記出力に接続されている第２のバッファトランジスタと 出力とを含んでおり、その前記出力は前記第２のバッファトランジスタのエミッ タに接続され、またＮ型チャンネルＭＯＳＦＥＴの第２の複数の電流シンクカス コード構造に接続されているエミッタフォロア出力段とを具備している線形で低 雑音の演算増幅器。 （１４）前記第１の利得段の前記出力と、前記第１のバッファトランジスタのエ ミッタとの間に接続されている補償キャパシタをさらに具備している請求項１３ 記載の線形で低雑音演算増幅器。 （１５）前記第２の利得段出力（50）と接地点の間に接続されている前記第２の 利得段（41）中の第２の段のＮ型チャンネルＭＯＳＦＥＴ（69）をさらに具備し 、この第２の段のＮ型チャンネルＭＯＳＦＥＴ（69）は前記第１の利得段（42） の前記出力（48）により駆動される請求項１記載の演算増幅器（40）。 （１６）前記第１および第２の複数の電流シンクトランジスタはＮ型チャンネル ＭＯＳＦＥＴである請求項１３記載の演算増幅器。 （１７）複数の差動入力および出力を含んでいる第１の利得段と、 前記第１の利得段の前記出力に接続された入力と出力とを含んでおり、その出 力が第２の段のＰ型チャンネルＭＯＳＦＥＴに接続され、およびカスコード構造 の第１の複数の電流シンクトランジスタに接続されている第２の利得段と、 前記第２の利得段の前記出力に接続する第１のバッファトランジスタと出力と を含んでおり、その前記出力が前記第１のバッファトランジスタと、カスコード 構造の第２の複数の電流シンクトランジスタに接続されているソースフォロアス レーブ段と、 前記第２の利得段の前記出力に接続される第２のバッファトランジスタと出力 とを含んでおり、その出力は前記第２のバッファトランジスタと、カスコード構 造の第３の複数の電流シンクトランジスタとに接続されているソースフォロア出 力段を具備している線形で低雑音の演算増幅器。 （１８）前記第１の利得段の前記出力と前記第１のバッファトランジスタとの間 に接続されている補償キャパシタをさらに具備している請求項１７記載の演算増 幅器。 （１９）前記第１または第２のバッファトランジスタ（44、60）がＮ型チャンネ ルＭＯＳＦＥＴである請求項１記載の演算増幅器（40）。 （２０）前記第１、第２、第３の複数の電流シンクトランジスタがＮ型チャンネ ルＭＯＳＦＥＴである請求項１７記載の演算増幅器。 （２１）複数の差動入力と、前記複数の差動入力に接続されているカスコード構 造の第１の複数の電流シンクトランジスタと、出力とを含んでいる第１の利得段 と、 前記第１の利得段の前記出力に接続する入力と出力とを含み、その出力はカス コード構造の第２の複数の電流シンクトランジスタに接続されている第２の利得 段と、 前記第２の利得段の前記出力に接続された入力と、前記第２の利得段の前記出 力に接続する第１のバッファトランジスタと、出力とを含んでおり、その前記出 力はカスコード構造の第３の複数の電流シンクトランジスタに接続されているエ ミッタフォロアスレーブ段と、 前記第２の利得段の前記出力に接続された第２のバッファトランジスタと出力 とを含んでおり、その出力は前記第２のバッファトランジスタのエミッタと、カ スコード構造の第４の複数の電流シンクトランジスタとに接続されるエミッタフ ォロア出力段とを具備している線形で低雑音演算増幅器。 （２２）前記第１の利得段の前記出力と前記第１のバッファトランジスタのエミ ッタとの間に接続された補償キャパシタをさらに具備している請求項２１記載の 演算増幅器。 （２３）前記第１（63、69）、第２（71、43）、第３（73、61）または第４（81 、83）の複数の電流シンクトランジスタがＮ型チャンネルＭＯＳＦＥＴである請 求項２７記載の演算増幅器（40）。 （２４）前記第２の利得段出力（50）に接続された第２の段のＰ型チャンネルＭ ＯＳＦＥＴ（109 ）をさらに具備している請求項１記載の演算増幅器（40）。 （２５）カスコード構造で構成されている複数の電流源トランジスタ（54、55） が前記第１の利得段差動入力（64、65）に接続されている請求項１記載の演算増 幅器（40）。 （２６）前記第２の利得段出力（50）がカスコード構造（63、69）で構成されて いる第１の複数の電流シンクトランジスタに接続されており、前記エミッタフォ ロアスレーブ段出力はカスコード構造（71、43）で構成されている第２の複数の 電流シンクトランジスタに接続され、前記エミッタフォロア出力段の出力はカス コード構造（73、61）で構成されている第３の複数の電流シンクトランジスタに 接続されている請求項１記載の演算増幅器（40）。 （２７）前記第１の利得段差動入力（64、65）に接続されているカスコード構造 （81、83）で構成される第４の複数の電流シンクトランジスタをさらに具備して いる請求項２６記載の演算増幅器（40）。 【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年２月７日 【補正内容】 図３は従来技術の実施形態のブロック図を示している。この構造は演算増幅器 30を示し、これは差動増幅器10を含む差動利得段31と、増幅器12を含む第２の利 得段32と、スレーブバッファ段33と、出力段34を含んでいる。図３の具体的な形 態は図４で概略して示されている。演算増幅器40のフロントエンドの単一段の差 動入力の折り畳まれたカスコードの第１の利得段構造42は特に Brehmer氏による “Op Amp for Low Supply Voltage Applications”と題する米国特許出願第5,45 7,426 号明細書に記載されている。図３で示され図４で実施された特別の構造を 有するアーキテクチャは第２の段の出力ノード35で発生されるゼロに対するフィ ードフォワード通路を除去するポール分割補償方法を使用する。スレーブバッフ ァ段33は第２の段の出力ノード35（図３）から出力ノード36までのゼロのフィー ドフォワードを除去する。したがって、演算増幅器30はより高いキャパシタ負荷 を駆動し、広範囲で変化する抵抗およびキャパシタ負荷にわたって安定した線形 出力を与えることができる。 図４は図３で示されているクラスＡの演算増幅器の好ましい実施形態を概略的 に示している。演算増幅器40の周波数補償は、第１の利得段出力48とエミッタフ ォロアスレーブ段出力74との間に接続されている補償キャパシタ68と、出力バッ ファトランジスタ44とＮ型チャンネル電流シンクＭＯＳＦＥＴトランジスタ43を 含むエミッタフォロアスレーブ段47により与えられる。エミッタフォロア出力駆 動段45はバッファトランジスタ60と電流シンクＮ型チャンネルＭＯＳＦＥＴトラ ンジスタ61を含んでいる。増幅器40のフロントエンドの２段の折り畳まれたカス コードは、単一段の折り畳まれたカスコードの第１の利得段回路42と演算増幅器 40の第２の利得段41を含んでおり、出力ノード46で出力負荷からバッファされる 。したがって利得は非常に高く非常に線形のままであり、キャパシタおよび抵抗 負荷は出力ノード46で変化する。本発明の演算増幅器40の高い出力線形に対して 、ここで示した各構造では、スレーブ段47と出力駆動段45の動作特性は同一であ ることが重要である。 図４で示されている演算増幅器40の実施形態は従来技術の構造と異なっており 、出力信号が振動し出力ノード46と第１の利得段出力48との間で簡単なポール分 割技術を使用するとき出力ノード46で出力信号を追跡するエミッタフォロアスレ ー 請求の範囲 （１）複数の差動入力（64、65）と出力（48）とを有する第１の利得段（42）と 、 前記第１の利得段（42）の前記出力（48）に接続された入力と出力（50）とを 含んでいる第２の利得段（41）と、 補償キャパシタ（68）と第１のバッファトランジスタ（44）と第１のシンク定 電流源（43）と出力（74）とを含んでおり、前記第１のバッファトランジスタ（ 44）のエミッタはその前記出力（74）に接続され、前記第１のシンク定電流源（ 43）はその前記出力（74）に接続され、前記補償キャパシタ（68）は前記第１の 利得段（42）の前記出力（48）とその前記出力（74）との間に接続されているエ ミッタフォロアスレーブ段（47）と、 前記第２の利得段（41）の前記出力（50）に接続された入力と、第２のバッフ ァトランジスタ（60）と、出力（46）に接続された第２のシンク定電流源（61） とを有するエミッタフォロア出力段（45）を具備している線形で低雑音の演算増 幅器。 （２）前記第１または第２のシンク定電流源（43、61）はＮ型チャンネルＭＯＳ ＦＥＴである請求項１記載の演算増幅器（40）。 （３）前記第２の利得段（41）は前記第２の利得段（41）の前記出力（50）に接 続されている電流シンクカスコード構造中に配置されている複数のＮ型チャンネ ルＭＯＳＦＥＴ（63、69）を含んでいる請求項１記載の演算増幅器（40）。 （４）前記第１の利得段の前記複数の電流源トランジスタはＰ型チャンネルＭＯ ＳＦＥＴである請求項１記載の演算増幅器。 （５）複数の差動入力と出力を含み、カスコード構造の複数の電流源トランジス タは前記複数の差動入力に接続されている第１の利得段と、 前記第１の利得段の前記出力に接続されている入力と、出力とを備え、前記第 １および第２の利得段の前記出力に接続されているトランジスタと、 前記第２の利得段の前記出力に接続された入力と出力とを含み、その出力が補 償キャパシタと、第１のバッファトランジスタと、第１の電流シンクトランジス タとに接続されているエミッタフォロアスレーブ段と、 前記第２の利得段の出力に接続されている第２のバッファトランジスタと出力 とを含んでおり、前記第２のバッファトランジスタと第２の電流シンクトランジ スタがその前記出力に接続されているエミッタフォロア出力段とを具備している 線形で低雑音の演算増幅器。 （６）前記第２の利得段（41）は前記第２の利得段出力（50）と接地点との間に 接続されているＮ型チャンネルＭＯＳＦＥＴ（63）をさらに具備している請求項 １記載の演算増幅器（40）。 （７）前記第１の利得段（42）の前記複数の電流源トランジスタ（54、55）はＰ 型チャンネルＭＯＳＦＥＴである請求項２５記載の演算増幅器（40）。 （８）前記第１または第２のシンク定電流源（43、61）はＮ型チャンネルＭＯＳ ＦＥＴである請求項１記載の演算増幅器（40）。 （９）ＶＣＣと前記第２の利得段出力（50）との間に接続されている前記第２の 利得段（41）にＰ型チャンネルＭＯＳＦＥＴ（109 ）をさらに具備している請求 項１記載の演算増幅器（40）。 （１０）複数の差動入力と出力とを含み、カスコード構造の複数の電流源トラン ジスタは前記複数の差動入力に接続されている第１の利得段と、 前記第１の利得段の前記出力に接続される入力と、出力と、その出力に接続さ れているカスコード構造に構成された第１の複数の電流シンクトランジスタとを 含んでいる第２の利得段と、 前記第２の利得段の前記出力に接続する入力と、出力と、第１のバッファトラ ンジスタを含んでおり、前記第１のバッファトランジスタのエミッタはその前記 出力に接続され、第２の複数の電流シンクトランジスタはその前記出力に接続さ れているエミッタフォロアスレーブ段と、 前記第１のバッファトランジスタの入力に接続された第２のバッファトランジ スタと、出力を含んでおり、前記第２のバッファトランジスタのエミッタはその 前記出力に接続され、カスコード構造の第３の複数の電流シンクトランジスタは その前記出力に接続されているエミッタフォロア出力段とを具備している線形で 低雑音の演算増幅器。 （１１）前記第１（63、69）、第２（71、43）または第３（73、61）の複数の電 流シンクトランジスタはＮ型チャンネルＭＯＳＦＥＴである請求項２６記載の演 算増幅器（40）。 （１２）前記第１の利得段の前記出力と、前記第１のバッファトランジスタの前 記エミッタとの間に接続されている補償キャパシタをさらに具備している請求項 １０記載の演算増幅器。 （１３）複数の差動入力および出力を含んでいる第１の利得段と、 前記第１の利得段の前記出力に接続する入力と出力とを含んでおり、その出力 はカスコード構造の複数の電流源トランジスタに接続されている第２の利得段と 、 前記第２の利得段の前記出力に接続されている第１のバッファトランジスタと 出力を含み、その前記出力はカスコード構造の第１の複数の電流シンクトランジ スタに接続されているエミッタフォロアスレーブ段と、 前記第２の利得段の前記出力に接続されている第２のバッファトランジスタと 出力とを含んでおり、その前記出力は前記第２のバッファトランジスタのエミッ タに接続され、またＮ型チャンネルＭＯＳＦＥＴの第２の複数の電流シンクカス コード構造に接続されているエミッタフォロア出力段とを具備している線形で低 雑音の演算増幅器。 （１４）前記第１の利得段の前記出力と、前記第１のバッファトランジスタのエ ミッタとの間に接続されている補償キャパシタをさらに具備している請求項１３ 記載の線形で低雑音演算増幅器。 （１５）前記第２の利得段出力（50）と接地点の間に接続されている前記第２の 利得段（41）中の第２の段のＮ型チャンネルＭＯＳＦＥＴ（69）をさらに具備し 、この第２の段のＮ型チャンネルＭＯＳＦＥＴ（69）は前記第１の利得段（42） の前記出力（48）により駆動される請求項１記載の演算増幅器（40）。 （１６）前記第１および第２の複数の電流シンクトランジスタはＮ型チャンネル ＭＯＳＦＥＴである請求項１３記載の演算増幅器。 （１７）複数の差動入力および出力を含んでいる第１の利得段と、 前記第１の利得段の前記出力に接続された入力と出力とを含んでおり、その出 力が第２の段のＰ型チャンネルＭＯＳＦＥＴに接続され、およびカスコード構造 の第１の複数の電流シンクトランジスタに接続されている第２の利得段と、 前記第２の利得段の前記出力に接続する第１のバッファトランジスタと出力と を含んでおり、その前記出力が前記第１のバッファトランジスタと、カスコード 構造の第２の複数の電流シンクトランジスタに接続されているソースフォロアス レーブ段と、 前記第２の利得段の前記出力に接続される第２のバッファトランジスタと出力 とを含んでおり、その出力は前記第２のバッファトランジスタと、カスコード構 造の第３の複数の電流シンクトランジスタとに接続されているソースフォロア出 力段を具備している線形で低雑音の演算増幅器。 （１８）前記第１の利得段の前記出力と前記第１のバッファトランジスタとの間 に接続されている補償キャパシタをさらに具備している請求項１７記載の演算増 幅器。 （１９）前記第１または第２のバッファトランジスタ（44、60）がＮ型チャンネ ルＭＯＳＦＥＴである請求項１記載の演算増幅器（40）。 （２０）前記第１、第２、第３の複数の電流シンクトランジスタがＮ型チャンネ ルＭＯＳＦＥＴである請求項１７記載の演算増幅器。 （２１）複数の差動入力と、前記複数の差動入力に接続されているカスコード構 造の第１の複数の電流シンクトランジスタと、出力とを含んでいる第１の利得段 と、 前記第１の利得段の前記出力に接続する入力と出力とを含み、その出力はカス コード構造の第２の複数の電流シンクトランジスタに接続されている第２の利得 段と、 前記第２の利得段の前記出力に接続された入力と、前記第２の利得段の前記出 力に接続する第１のバッファトランジスタと、出力とを含んでおり、その前記出 力はカスコード構造の第３の複数の電流シンクトランジスタに接続されているエ ミッタフォロアスレーブ段と、 前記第２の利得段の前記出力に接続された第２のバッファトランジスタと出力 とを含んでおり、その出力は前記第２のバッファトランジスタのエミッタと、カ スコード構造の第４の複数の電流シンクトランジスタとに接続されるエミッタフ ォロア出力段とを具備している線形で低雑音演算増幅器。 （２２）前記第１の利得段の前記出力と前記第１のバッファトランジスタのエミ ッタとの間に接続された補償キャパシタをさらに具備している請求項２１記載の 演算増幅器。 （２３）前記第１（63、69）、第２（71、43）、第３（73、61）または第４（81 、83）の複数の電流シンクトランジスタがＮ型チャンネルＭＯＳＦＥＴである請 求項２７記載の演算増幅器（40）。 （２４）前記第２の利得段出力（50）に接続された第２の段のＰ型チャンネルＭ ＯＳＦＥＴ（109 ）をさらに具備している請求項１記載の演算増幅器（40）。 （２５）カスコード構造で構成されている複数の電流源トランジスタ（54、55） が前記第１の利得段差動入力（64、65）に接続されている請求項１記載の演算増 幅器（40）。 （２６）前記第２の利得段出力（50）がカスコード構造（63、69）で構成されて いる第１の複数の電流シンクトランジスタに接続されており、前記エミッタフォ ロアスレーブ段出力はカスコード構造（71、43）で構成されている第２の複数の 電流シンクトランジスタに接続され、前記エミッタフォロア出力段の出力はカス コード構造（73、61）で構成されている第３の複数の電流シンクトランジスタに 接続されている請求項１記載の演算増幅器（40）。 （２７）前記第１の利得段差動入力（64、65）に接続されているカスコード構造 （81、83）で構成される第４の複数の電流シンクトランジスタをさらに具備して いる請求項２６記載の演算増幅器（40）。

Claims (1)

1. 【特許請求の範囲】 （１）複数の差動入力と出力とを有する第１の利得段と、ここでカスコード構造 の複数の電流源トランジスタは前記複数の演算入力に接続されており、 前記第１の利得段の前記出力に接続された入力と出力とを含んでいる第２の利 得段と、 補償キャパシタと第１のバッファトランジスタと第１の電流シンクトランジス タと出力とを含んでおり、前記第１のバッファトランジスタのエミッタはその前 記出力に接続され、前記第１の電流シンクトランジスタはその前記出力に接続さ れ、前記補償キャパシタは前記第１の利得段の前記出力とその前記出力との間に 接続されているエミッタフォロアスレーブ段と、 第２のバッファトランジスタと、第２の電流シンクトランジスタと出力を含ん でおり、前記第２のバッファトランジスタのエミッタと電流シンクトランジスタ はその前記出力に接続されているエミッタフォロア出力段とを具備している線形 で低雑音の演算増幅器。 （２）前記第１または第２の電流シンクトランジスタはＮ型チャンネルＭＯＳＦ ＥＴである請求項１記載の演算増幅器。 （３）前記第２の利得段は前記第２の利得段の前記出力に接続されている電流シ ンクカスコード構造中に配置されている複数のＮ型チャンネルＭＯＳＦＥＴを含 んでいる請求項１記載の演算増幅器。 （４）前記第１の利得段の前記複数の電流源トランジスタはＰ型チャンネルＭＯ ＳＦＥＴである請求項１記載の演算増幅器。 （５）複数の差動入力と出力を含み、カスコード構造の複数の電流源トランジス タは前記複数の差動入力に接続されている第１の利得段と、 前記第１の利得段の前記出力に接続されている入力と、出力とを備え、前記第 １および第２の利得段の前記出力に接続されているトランジスタと、 前記第２の利得段の前記出力に接続された入力と出力とを含み、その出力が補 償キャパシタと、第１のバッファトランジスタと、第１の電流シンクトランジス タとに接続されているエミッタフォロアスレーブ段と、 前記第２の利得段の出力に接続されている第２のバッファトランジスタと出力 とを含んでおり、前記第２のバッファトランジスタと第２の電流シンクトランジ スタがその前記出力に接続されているエミッタフォロア出力段とを具備している 線形で低雑音の演算増幅器。 （６）前記第２の利得段は前記第２の利得段出力と接地点との間に接続されてい るＮ型チャンネルＭＯＳＦＥＴをさらに具備している請求項５記載の演算増幅器 。 （７）前記第１の利得段の前記複数の電流源トランジスタはＰ型チャンネルＭＯ ＳＦＥＴである請求項５記載の演算増幅器。 （８）前記第１および／または第２の電流シンクトランジスタはＮ型チャンネル ＭＯＳＦＥＴである請求項１記載の演算増幅器。 （９）ＶＣＣと前記第２の利得段出力との間に接続されている前記第２の利得段 にＰ型チャンネルＭＯＳＦＥＴをさらに具備している請求項５記載の演算増幅器 。 （１０）複数の差動入力と出力とを含み、カスコード構造の複数の電流源トラン ジスタは前記複数の差動入力に接続されている第１の利得段と、 前記第１の利得段の前記出力に接続される入力と、出力と、その出力に接続さ れているカスコード構造に構成された第１の複数の電流シンクトランジスタとを 含んでいる第２の利得段と、 前記第２の利得段の前記出力に接続する入力と、出力と、第１のバッファトラ ンジスタを含んでおり、前記第１のバッファトランジスタのエミッタはその前記 出力に接続され、第２の複数の電流シンクトランジスタはその前記出力に接続さ れているエミッタフォロアスレーブ段と、 前記第１のバッファトランジスタの入力に接続された第２のバッファトランジ スタと、出力を含んでおり、前記第２のバッファトランジスタのエミッタはその 前記出力に接続され、カスコード構造の第３の複数の電流シンクトランジスタは その前記出力に接続されているエミッタフォロア出力段とを具備している線形で 低雑音の演算増幅器。 （１１）前記第１、第２または第３の複数の電流シンクトランジスタはＮ型チャ ンネルＭＯＳＦＥＴである請求項１０記載の演算増幅器。 （１２）前記第１の利得段の前記出力と、前記第１のバッファトランジスタの前 記エミッタとの間に接続されている補償キャパシタをさらに具備している請求項 １０記載の演算増幅器。 （１３）複数の差動入力および出力を含んでいる第１の利得段と、 前記第１の利得段の前記出力に接続する入力と出力とを含んでおり、その出力 はカスコード構造の複数の電流源トランジスタに接続されている第２の利得段と 、 前記第２の利得段の前記出力に接続されている第１のバッファトランジスタと 出力を含み、その前記出力はカスコード構造の第１の複数の電流シンクトランジ スタに接続されているエミッタフォロアスレーブ段と、 前記第２の利得段の前記出力に接続されている第２のバッファトランジスタと 出力とを含んでおり、その前記出力は前記第２のバッファトランジスタのエミッ タに接続され、またＮ型チャンネルＭＯＳＦＥＴの第２の複数の電流シンクカス コード構造に接続されているエミッタフォロア出力段とを具備している線形で低 雑音の演算増幅器。 （１４）前記第１の利得段の前記出力と、前記第１のバッファトランジスタのエ ミッタとの間に接続されている補償キャパシタをさらに具備している請求項１３ 記載の線形で低雑音演算増幅器。 （１５）前記第２の利得段出力と接地点の間に接続されている前記第２の利得段 中の第２の段のＮ型チャンネルＭＯＳＦＥＴをさらに具備し、この第２の段のＮ 型チャンネルＭＯＳＦＥＴは前記第１の利得段の前記出力により駆動される請求 項１３記載の演算増幅器。 （１６）前記第１および第２の複数の電流シンクトランジスタはＮ型チャンネル ＭＯＳＦＥＴである請求項１３記載の演算増幅器。 （１７）複数の差動入力および出力を含んでいる第１の利得段と、 前記第１の利得段の前記出力に接続された入力と出力とを含んでおり、その出 力が第２の段のＰ型チャンネルＭＯＳＦＥＴに接続され、およびカスコード構造 の第１の複数の電流シンクトランジスタに接続されている第２の利得段と、 前記第２の利得段の前記出力に接続する第１のバッファトランジスタと出力と を含んでおり、その前記出力が前記第１のバッファトランジスタと、カスコード 構造の第２の複数の電流シンクトランジスタに接続されているソースフォロアス レーブ段と、 前記第２の利得段の前記出力に接続される第２のバッファトランジスタと出力 とを含んでおり、その出力は前記第２のバッファトランジスタと、カスコード構 造の第３の複数の電流シンクトランジスタとに接続されているソースフォロア出 力段を具備している線形で低雑音の演算増幅器。 （１８）前記第１の利得段の前記出力と前記第１のバッファトランジスタとの間 に接続されている補償キャパシタをさらに具備している請求項１７記載の演算増 幅器。 （１９）前記第１または第２のバッファトランジスタがＮ型チャンネルＭＯＳＦ ＥＴである請求項１７記載の演算増幅器。 （２０）前記第１、第２、第３の複数の電流シンクトランジスタがＮ型チャンネ ルＭＯＳＦＥＴである請求項１７記載の演算増幅器。 （２１）複数の差動入力と、前記複数の差動入力に接続されているカスコード構 造の第１の複数の電流シンクトランジスタと、出力とを含んでいる第１の利得段 と、 前記第１の利得段の前記出力に接続する入力と出力とを含み、その出力はカス コード構造の第２の複数の電流シンクトランジスタに接続されている第２の利得 段と、 前記第２の利得段の前記出力に接続された入力と、前記第２の利得段の前記出 力に接続する第１のバッファトランジスタと、出力とを含んでおり、その前記出 力はカスコード構造の第３の複数の電流シンクトランジスタに接続されているエ ミッタフォロアスレーブ段と、 前記第２の利得段の前記出力に接続された第２のバッファトランジスタと出力 とを含んでおり、その出力は前記第２のバッファトランジスタのエミッタと、カ スコード構造の第４の複数の電流シンクトランジスタとに接続されるエミッタフ ォロア出力段とを具備している線形で低雑音演算増幅器。 （２２）前記第１の利得段の前記出力と前記第１のバッファトランジスタのエミ ッタとの間に接続された補償キャパシタをさらに具備している請求項２１記載の 演算増幅器。 （２３）前記第１、第２、第３または第４の複数の電流シンクトランジスタがＮ 型チャンネルＭＯＳＦＥＴである請求項２１記載の演算増幅器。 （２４）前記第２の利得段出力に接続された第２の段のＰ型チャンネルＭＯＳＦ ＥＴをさらに具備している請求項２１記載の演算増幅器。