JP3113024B2 - 演算増幅器 - Google Patents
演算増幅器Info
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- JP3113024B2 JP3113024B2 JP03340558A JP34055891A JP3113024B2 JP 3113024 B2 JP3113024 B2 JP 3113024B2 JP 03340558 A JP03340558 A JP 03340558A JP 34055891 A JP34055891 A JP 34055891A JP 3113024 B2 JP3113024 B2 JP 3113024B2
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- Japan
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- input terminal
- inverting input
- operational amplifier
- amplifier circuit
- terminal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/42—Modifications of amplifiers to extend the bandwidth
- H03F1/48—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers
- H03F1/483—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers with field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えばスイッチド・
キャパシタ・フィルタ等に使用される演算増幅器に関す
る。
キャパシタ・フィルタ等に使用される演算増幅器に関す
る。
【０００２】
【従来の技術】図１は、スイッチド・キャパシタ・フィ
ルタに使用される従来の演算増幅器の一例を示すもので
ある。この演算増幅器は、差動回路１１と、この差動回
路１１に接続されたソース接地回路１２によって構成さ
れている。前記差動回路１１は、入力トランジスタ対と
してのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳ
トランジスタと称す）１３、１４、定電流源としてのＰ
ＭＯＳトランジスタ１５、およびカレントミラーとして
のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトラ
ンジスタと称す）１６、１７によって構成されている。
また、前記ソース接地回路１２は位相補償用のコンデン
サ１８、抵抗１９、定電流源としてのＰＭＯＳトランジ
スタ２０、およびＮＭＯＳトランジスタ２１によって構
成されている。上記演算増幅器は入力インピーダンスが
高い。しかし、次のような問題を有している。 （１）ＭＯＳトランジスタは１／ｆノイズ等を有するた
め、入力換算雑音が大きい。 （２）ＭＯＳトランジスタは遮断周波数ｆT が低いた
め、広帯域化することが困難である。
ルタに使用される従来の演算増幅器の一例を示すもので
ある。この演算増幅器は、差動回路１１と、この差動回
路１１に接続されたソース接地回路１２によって構成さ
れている。前記差動回路１１は、入力トランジスタ対と
してのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳ
トランジスタと称す）１３、１４、定電流源としてのＰ
ＭＯＳトランジスタ１５、およびカレントミラーとして
のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトラ
ンジスタと称す）１６、１７によって構成されている。
また、前記ソース接地回路１２は位相補償用のコンデン
サ１８、抵抗１９、定電流源としてのＰＭＯＳトランジ
スタ２０、およびＮＭＯＳトランジスタ２１によって構
成されている。上記演算増幅器は入力インピーダンスが
高い。しかし、次のような問題を有している。 （１）ＭＯＳトランジスタは１／ｆノイズ等を有するた
め、入力換算雑音が大きい。 （２）ＭＯＳトランジスタは遮断周波数ｆT が低いた
め、広帯域化することが困難である。
【０００３】一方、バイポーラトランジスタを用いた演
算増幅器は、低雑音で広帯域化することが可能である。
しかし、入力インピーダンスが低くいため、スイッチド
・キャパシタ・フィルタ(SCF) 等の回路に適用するには
不向きである。
算増幅器は、低雑音で広帯域化することが可能である。
しかし、入力インピーダンスが低くいため、スイッチド
・キャパシタ・フィルタ(SCF) 等の回路に適用するには
不向きである。
【０００４】
【発明が解決しようとする課題】これらの問題を解決す
るため、低雑音で入力インピーダンスが高い、ジャンク
ションＦＥＴ（以下、ＪＦＥＴと称す）を入力トランジ
スタに使用することがある。
るため、低雑音で入力インピーダンスが高い、ジャンク
ションＦＥＴ（以下、ＪＦＥＴと称す）を入力トランジ
スタに使用することがある。
【０００５】図２は、入力トランジスタ対としてＰチャ
ネルＪＦＥＴ２２、２３を用いた従来の演算増幅器を示
すものであり、図１と同一部分には、同一符号を付す。
しかし、この演算増幅器は次のような問題を有してい
る。
ネルＪＦＥＴ２２、２３を用いた従来の演算増幅器を示
すものであり、図１と同一部分には、同一符号を付す。
しかし、この演算増幅器は次のような問題を有してい
る。
【０００６】（１）ＪＦＥＴは一般にデプレッション・
タイプであるため、通常のように、電源電圧の半分の電
位を入力動作点とした場合、各トランジスタを正常にバ
イアスすることが困難となる。
タイプであるため、通常のように、電源電圧の半分の電
位を入力動作点とした場合、各トランジスタを正常にバ
イアスすることが困難となる。
【０００７】（２）入力トランジスタ対にＪＦＥＴを使
用することにより、雑音を低減することができる。しか
し、演算増幅器を構成する他のトランジスタはＭＯＳ型
であるため、演算増幅器を広帯域化することが困難であ
る。
用することにより、雑音を低減することができる。しか
し、演算増幅器を構成する他のトランジスタはＭＯＳ型
であるため、演算増幅器を広帯域化することが困難であ
る。
【０００８】このため、入力トランジスタ対としてＪＦ
ＥＴを使用した演算増幅器は、実現が困難であり、コン
パレータにＪＦＥＴの入力トランジスタ対を使用した例
が僅かにあるのみである。
ＥＴを使用した演算増幅器は、実現が困難であり、コン
パレータにＪＦＥＴの入力トランジスタ対を使用した例
が僅かにあるのみである。
【０００９】図３は、文献（Ulrich Roettcher et al.
"A Compatible CMOS-JFET Pulse Density Modulator f
or Interpolative High-Resolution A/D Conversion",I
EEE J. of solid-state circuits, Vol.sc-21,No.3,Jun
e 1986,p.446-452 ）に開示されたコンパレータを示す
ものである。このコンパレータにおいて、入力トランジ
スタ対としてＪＦＥＴ３１、３２が使用されている。コ
ンパレータは、演算増幅器と次の点で異なっている。 （１）出力信号を入力側に帰還して使用する必要がない
ため、バイアスが容易である。 （２）位相補償の必要がないため、広帯域化が容易であ
る。
"A Compatible CMOS-JFET Pulse Density Modulator f
or Interpolative High-Resolution A/D Conversion",I
EEE J. of solid-state circuits, Vol.sc-21,No.3,Jun
e 1986,p.446-452 ）に開示されたコンパレータを示す
ものである。このコンパレータにおいて、入力トランジ
スタ対としてＪＦＥＴ３１、３２が使用されている。コ
ンパレータは、演算増幅器と次の点で異なっている。 （１）出力信号を入力側に帰還して使用する必要がない
ため、バイアスが容易である。 （２）位相補償の必要がないため、広帯域化が容易であ
る。
【００１０】このように、コンパレータは、ＪＦＥＴを
入力トランジスタとして使用し易いものである。しか
し、このコンパレータの技術により、演算増幅器を作る
ことは困難である。
入力トランジスタとして使用し易いものである。しか
し、このコンパレータの技術により、演算増幅器を作る
ことは困難である。
【００１１】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、入力トラ
ンジスタ対としてＪＦＥＴを使用し、且つ、適正なバイ
アスを設定できるとともに、広帯域化が可能な演算増幅
器を提供しようとするものである。
されたものであり、その目的とするところは、入力トラ
ンジスタ対としてＪＦＥＴを使用し、且つ、適正なバイ
アスを設定できるとともに、広帯域化が可能な演算増幅
器を提供しようとするものである。
【００１２】
【課題を解決するための手段】この発明は、上記課題を
解決するため、反転入力端子と、非反転入力端子と、出
力端子と、ゲートがそれぞれ前記反転入力端子と前記非
反転入力端子に接続され、ジャンクションＦＥＴによっ
て構成された入力トランジスタ対と、ＭＯＳトランジス
タによって構成され前記入力トランジスタ対に定電流を
供給する定電流源と、バイポーラトランジスタによって
構成されたそれ以外の回路とを有する演算増幅回路と、
前記演算増幅回路の出力端子と反転入力端子の相互間に
設けられ、出力信号電位を前記反転入力端子にフィード
バックし、入力動作点と出力動作点を異なる電位に設定
する容量素子とを具備し、前記演算増幅回路の反転入力
端子には入力信号が供給され、前記非反転入力端子のバ
イアス電圧と前記出力端子のバイアス電圧とが異なって
いる。
解決するため、反転入力端子と、非反転入力端子と、出
力端子と、ゲートがそれぞれ前記反転入力端子と前記非
反転入力端子に接続され、ジャンクションＦＥＴによっ
て構成された入力トランジスタ対と、ＭＯＳトランジス
タによって構成され前記入力トランジスタ対に定電流を
供給する定電流源と、バイポーラトランジスタによって
構成されたそれ以外の回路とを有する演算増幅回路と、
前記演算増幅回路の出力端子と反転入力端子の相互間に
設けられ、出力信号電位を前記反転入力端子にフィード
バックし、入力動作点と出力動作点を異なる電位に設定
する容量素子とを具備し、前記演算増幅回路の反転入力
端子には入力信号が供給され、前記非反転入力端子のバ
イアス電圧と前記出力端子のバイアス電圧とが異なって
いる。
【００１３】また、本発明は、反転入力端子と、非反転
入力端子と、出力端子と、ゲートがそれぞれ前記反転入
力端子と前記非反転入力端子に接続され、ジャンクショ
ンＦＥＴによって構成された入力トランジスタ対とを有
する演算増幅回路と、前記演算増幅回路の出力端子と反
転入力端子間に設けられ、出力信号電位を前記反転入力
端子にフィードバックし、入力動作点と出力動作点を異
なる電位に設定する容量素子と、前記演算増幅回路の反
転入力端子と非反転入力端子間に設けられたスイッチド
・キャパシタ回路とを具備し、前記演算増幅回路の反転
入力端子には入力信号が供給され、前記非反転入力端子
のバイアス電圧と前記出力端子のバイアス電圧とが異な
っている。さらに、本発明は、反転入力端子と、非反転
入力端子と、出力端子と、ゲートがそれぞれ前記反転入
力端子と前記非反転入力端子に接続され、ジャンクショ
ンＦＥＴによって構成された入力トランジスタ対と、Ｍ
ＯＳトランジスタによって構成され前記入力トランジス
タ対に定電流を供給する定電流源と、バイポーラトラン
ジスタによって構成されたそれ以外の回路とを有する演
算増幅回路と、前記演算増幅回路の出力端子と反転入力
端子間に設けられ、出力信号電位を前記反転入力端子に
フィードバックし、入力動作点と出力動作点を異なる電
位に設定する容量素子と、前記反転入力端子と前記非反
転入力端子間に設けられたスイッチド・キャパシタ回路
とを具備し、前記演算増幅回路の反転入力端子には入力
信号が供給され、前記非反転入力端子のバイアス電圧と
前記出力端子のバイアス電圧とが異なっている。
入力端子と、出力端子と、ゲートがそれぞれ前記反転入
力端子と前記非反転入力端子に接続され、ジャンクショ
ンＦＥＴによって構成された入力トランジスタ対とを有
する演算増幅回路と、前記演算増幅回路の出力端子と反
転入力端子間に設けられ、出力信号電位を前記反転入力
端子にフィードバックし、入力動作点と出力動作点を異
なる電位に設定する容量素子と、前記演算増幅回路の反
転入力端子と非反転入力端子間に設けられたスイッチド
・キャパシタ回路とを具備し、前記演算増幅回路の反転
入力端子には入力信号が供給され、前記非反転入力端子
のバイアス電圧と前記出力端子のバイアス電圧とが異な
っている。さらに、本発明は、反転入力端子と、非反転
入力端子と、出力端子と、ゲートがそれぞれ前記反転入
力端子と前記非反転入力端子に接続され、ジャンクショ
ンＦＥＴによって構成された入力トランジスタ対と、Ｍ
ＯＳトランジスタによって構成され前記入力トランジス
タ対に定電流を供給する定電流源と、バイポーラトラン
ジスタによって構成されたそれ以外の回路とを有する演
算増幅回路と、前記演算増幅回路の出力端子と反転入力
端子間に設けられ、出力信号電位を前記反転入力端子に
フィードバックし、入力動作点と出力動作点を異なる電
位に設定する容量素子と、前記反転入力端子と前記非反
転入力端子間に設けられたスイッチド・キャパシタ回路
とを具備し、前記演算増幅回路の反転入力端子には入力
信号が供給され、前記非反転入力端子のバイアス電圧と
前記出力端子のバイアス電圧とが異なっている。
【００１４】
【作用】すなわち、この発明は、入力トランジスタ対と
してジャンクションＦＥＴを使用した演算増幅回路にお
いて、演算増幅回路の出力端子と反転入力端子の相互間
に容量素子を接続しているため、入力動作点と出力動作
点を異なる電位に設定することができ、演算増幅回路を
適正にバイアスできる。また、定電流源を除くトランジ
スタを、バイポーラトランジスタによって構成している
ため、広帯域化が可能である。
してジャンクションＦＥＴを使用した演算増幅回路にお
いて、演算増幅回路の出力端子と反転入力端子の相互間
に容量素子を接続しているため、入力動作点と出力動作
点を異なる電位に設定することができ、演算増幅回路を
適正にバイアスできる。また、定電流源を除くトランジ
スタを、バイポーラトランジスタによって構成している
ため、広帯域化が可能である。
【００１５】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図４はこの発明の一実施例を概略的に
示すものであり、図５は図４を具体的に示す回路図であ
る。
照して説明する。図４はこの発明の一実施例を概略的に
示すものであり、図５は図４を具体的に示す回路図であ
る。
【００１６】図４、図５において、演算増幅回路４１の
反転入力端は入力端子４２に接続され、非反転入力端は
入力端子４３に接続されている。演算増幅回路４１の出
力端OUT は、出力端子４４に接続されている。演算増幅
回路４１の出力端OUT と反転入力端の相互間には、キャ
パシタＣが接続されている。前記演算増幅回路４１は、
図５に示すように、差動回路４５と、この差動回路４５
に接続されたエミッタ接地回路４６によって構成されて
いる。
反転入力端は入力端子４２に接続され、非反転入力端は
入力端子４３に接続されている。演算増幅回路４１の出
力端OUT は、出力端子４４に接続されている。演算増幅
回路４１の出力端OUT と反転入力端の相互間には、キャ
パシタＣが接続されている。前記演算増幅回路４１は、
図５に示すように、差動回路４５と、この差動回路４５
に接続されたエミッタ接地回路４６によって構成されて
いる。
【００１７】前記差動回路４５において、入力トランジ
スタ対を構成するＰチャネルＪＦＥＴ４６、４７のゲー
トは反転入力端としての入力端子４２、非反転入力端と
しての入力端子４３にそれぞれ接続されている。これら
ＪＦＥＴ４６、４７のソースは定電流源としてのＰチャ
ネルＭＯＳトランジスタ４８を介して電源ＶDDに接続さ
れている。このＭＯＳトランジスタ４８のゲートは電源
ＶB1に接続されている。前記ＪＦＥＴ４６、４７の各ド
レインは、ＮＰＮトランジスタ４９、５０のコレクタに
それぞれ接続されている。これらトランジスタ４９、５
０の各エミッタは電源ＶSSに接続され、各ベースはイン
ピーダンス変換用のＮＰＮトランジスタ５１のエミッタ
に接続されている。このトランジスタ５１のエミッタ
は、抵抗５２を介して電源ＶSSに接続され、ベースは前
記ＪＦＥＴ４６のドレインに接続され、コレクタは電源
ＶDDに接続されている。
スタ対を構成するＰチャネルＪＦＥＴ４６、４７のゲー
トは反転入力端としての入力端子４２、非反転入力端と
しての入力端子４３にそれぞれ接続されている。これら
ＪＦＥＴ４６、４７のソースは定電流源としてのＰチャ
ネルＭＯＳトランジスタ４８を介して電源ＶDDに接続さ
れている。このＭＯＳトランジスタ４８のゲートは電源
ＶB1に接続されている。前記ＪＦＥＴ４６、４７の各ド
レインは、ＮＰＮトランジスタ４９、５０のコレクタに
それぞれ接続されている。これらトランジスタ４９、５
０の各エミッタは電源ＶSSに接続され、各ベースはイン
ピーダンス変換用のＮＰＮトランジスタ５１のエミッタ
に接続されている。このトランジスタ５１のエミッタ
は、抵抗５２を介して電源ＶSSに接続され、ベースは前
記ＪＦＥＴ４６のドレインに接続され、コレクタは電源
ＶDDに接続されている。
【００１８】一方、前記エミッタ接地回路４６におい
て、ＮＰＮトランジスタ５３のベースは前記ＪＦＥＴ４
７のドレインに接続されるとともに、位相補償用のキャ
パシタ５４の一端に接続されている。また、トランジス
タ５３のコレクタは電源ＶDDに接続され、エミッタは抵
抗５５を介して電源ＶSSに接続されるとともに、ＮＰＮ
トランジスタ５６のベースに接続されている。このトラ
ンジスタ５６のエミッタは電源ＶSSに接続され、コレク
タは前記キャパシタ５４の他端に接続されるとともに、
定電流源を構成するＰＭＯＳトランジスタ５７のドレイ
ンに接続されるとともに、ＮＰＮトランジスタ５８のベ
ースに接続されている。前記ＰＭＯＳトランジスタ５７
のゲートは電源ＶB1に接続され、ソースは電源ＶDDに接
続されている。前記トランジスタ５８のコレクタは電源
ＶDDに接続され、エミッタは出力端子４４に接続される
とともに、ＮＰＮトランジスタ５９のコレクタに接続さ
れている。このトランジスタ５９のベースは電源ＶB2に
接続され、エミッタは抵抗６０を介して電源ＶSSに接続
されている。前記トランジスタ５８、５９はエミッタフ
ォロワのインピーダンス変換回路を構成している。さら
に、前記出力端子４４と入力端子４２の相互間には前記
キャパシタＣが接続されている。前記電源ＶDDは例えば
５Ｖ、電源ＶB1は例えば３．５Ｖ、電源ＶB2は例えば
１．５Ｖである。上記構成において、動作について説明
する。
て、ＮＰＮトランジスタ５３のベースは前記ＪＦＥＴ４
７のドレインに接続されるとともに、位相補償用のキャ
パシタ５４の一端に接続されている。また、トランジス
タ５３のコレクタは電源ＶDDに接続され、エミッタは抵
抗５５を介して電源ＶSSに接続されるとともに、ＮＰＮ
トランジスタ５６のベースに接続されている。このトラ
ンジスタ５６のエミッタは電源ＶSSに接続され、コレク
タは前記キャパシタ５４の他端に接続されるとともに、
定電流源を構成するＰＭＯＳトランジスタ５７のドレイ
ンに接続されるとともに、ＮＰＮトランジスタ５８のベ
ースに接続されている。前記ＰＭＯＳトランジスタ５７
のゲートは電源ＶB1に接続され、ソースは電源ＶDDに接
続されている。前記トランジスタ５８のコレクタは電源
ＶDDに接続され、エミッタは出力端子４４に接続される
とともに、ＮＰＮトランジスタ５９のコレクタに接続さ
れている。このトランジスタ５９のベースは電源ＶB2に
接続され、エミッタは抵抗６０を介して電源ＶSSに接続
されている。前記トランジスタ５８、５９はエミッタフ
ォロワのインピーダンス変換回路を構成している。さら
に、前記出力端子４４と入力端子４２の相互間には前記
キャパシタＣが接続されている。前記電源ＶDDは例えば
５Ｖ、電源ＶB1は例えば３．５Ｖ、電源ＶB2は例えば
１．５Ｖである。上記構成において、動作について説明
する。
【００１９】図４に示すように、入力端子４３（非反転
入力端）に供給されるバイアス電位をＶ１、入力端子４
２（反転入力端）に供給されるバイアス電位をＶ２、出
力端子４４のバイアス電位をＶ３とし、演算増幅回路４
１の利得をＡ（Ａ＞０）、キャパシタＣの電荷をＱ、出
力の動作点をＶopとすると、次式が成立する。 Ｖ３＝Ａ（Ｖ１−Ｖ２）＋Ｖop Ｖ３−Ｖ２＝Ｑ／Ｃ したがって、 Ｖ３＝ＡＶ１／（Ａ＋１）＋ＡＱ／（Ａ＋１）Ｃ＋Ｖop／（Ａ＋１） このＶ３はほぼ、Ｖ１＋Ｑ／Ｃである。また、 Ｖ２＝ＡＶ１／（Ａ＋１）−Ｑ／（Ａ＋１）Ｃ＋Ｖop／（Ａ＋１） このＶ２はほぼ、Ｖ１である。
入力端）に供給されるバイアス電位をＶ１、入力端子４
２（反転入力端）に供給されるバイアス電位をＶ２、出
力端子４４のバイアス電位をＶ３とし、演算増幅回路４
１の利得をＡ（Ａ＞０）、キャパシタＣの電荷をＱ、出
力の動作点をＶopとすると、次式が成立する。 Ｖ３＝Ａ（Ｖ１−Ｖ２）＋Ｖop Ｖ３−Ｖ２＝Ｑ／Ｃ したがって、 Ｖ３＝ＡＶ１／（Ａ＋１）＋ＡＱ／（Ａ＋１）Ｃ＋Ｖop／（Ａ＋１） このＶ３はほぼ、Ｖ１＋Ｑ／Ｃである。また、 Ｖ２＝ＡＶ１／（Ａ＋１）−Ｑ／（Ａ＋１）Ｃ＋Ｖop／（Ａ＋１） このＶ２はほぼ、Ｖ１である。
【００２０】よって、演算増幅回路４１の利得Ａが十分
大きい場合、入力電位はＶ２＝Ｖ１となり、出力電位Ｖ
３はキャパシタＣの電位差分シフトする。したがって、
非反転入力端のバイアス電位Ｖ１＝ＶDDとし、Ｑ＝−１
／２ＣＶDDとすると、反転入力端のバイアス電位Ｖ２＝
ＶDDとなり、出力端のバイアス電位Ｖ３＝１／２ＶDDと
なる。
大きい場合、入力電位はＶ２＝Ｖ１となり、出力電位Ｖ
３はキャパシタＣの電位差分シフトする。したがって、
非反転入力端のバイアス電位Ｖ１＝ＶDDとし、Ｑ＝−１
／２ＣＶDDとすると、反転入力端のバイアス電位Ｖ２＝
ＶDDとなり、出力端のバイアス電位Ｖ３＝１／２ＶDDと
なる。
【００２１】図６は、ＰチャネルＭＯＳトランジスタと
ＰチャネルＪＦＥＴの一般的なＶGS−ＩDS特性を示すも
のである。同図に示すように、ＭＯＳトランジスタとＪ
ＦＥＴの閾値電圧Ｖthは数Ｖの差がある。このため、Ｍ
ＯＳトランジスタをＪＦＥＴに単純に置換えた場合、正
常に動作しない。しかし、上記実施例のように、演算増
幅回路４１の出力端と反転入力端子の相互間にキャパシ
タＣを接続するとともに、入力の動作点を電源電圧ＶDD
とすることにより、ＪＦＥＴ４６、４７を適正にバイア
スすることができる。
ＰチャネルＪＦＥＴの一般的なＶGS−ＩDS特性を示すも
のである。同図に示すように、ＭＯＳトランジスタとＪ
ＦＥＴの閾値電圧Ｖthは数Ｖの差がある。このため、Ｍ
ＯＳトランジスタをＪＦＥＴに単純に置換えた場合、正
常に動作しない。しかし、上記実施例のように、演算増
幅回路４１の出力端と反転入力端子の相互間にキャパシ
タＣを接続するとともに、入力の動作点を電源電圧ＶDD
とすることにより、ＪＦＥＴ４６、４７を適正にバイア
スすることができる。
【００２２】また、図７に示すように、ＰチャネルＪＦ
ＥＴとＮＰＮトランジスタはほぼ同一構成であるため、
定電流源を構成するトランジスタ以外をバイポーラトラ
ンジスタによって構成している。したがって、回路動作
の高速化、および広帯域化が可能である。
ＥＴとＮＰＮトランジスタはほぼ同一構成であるため、
定電流源を構成するトランジスタ以外をバイポーラトラ
ンジスタによって構成している。したがって、回路動作
の高速化、および広帯域化が可能である。
【００２３】図８は、図４に示す演算増幅回路４１をボ
ルテージ・フォロアとした例を示すものである。入力端
子４３には、図９に示すような入力信号電圧Ｖinが供給
される。この入力信号電圧Ｖinは、電圧ＶDDを中心とし
て振れる信号である。この場合、演算増幅回路４１の出
力信号電圧Ｖout は、キャパシタＣの電位差を１／２Ｖ
DDとなるように設定しておけば、電圧１／２ＶDDを中心
として振れる。図１０は、図４、図５に示す演算増幅回
路４１をスイッチド・キャパシタ回路、例えば積分器に
適用した場合を示すものである。
ルテージ・フォロアとした例を示すものである。入力端
子４３には、図９に示すような入力信号電圧Ｖinが供給
される。この入力信号電圧Ｖinは、電圧ＶDDを中心とし
て振れる信号である。この場合、演算増幅回路４１の出
力信号電圧Ｖout は、キャパシタＣの電位差を１／２Ｖ
DDとなるように設定しておけば、電圧１／２ＶDDを中心
として振れる。図１０は、図４、図５に示す演算増幅回
路４１をスイッチド・キャパシタ回路、例えば積分器に
適用した場合を示すものである。
【００２４】入力信号Ｖinはスイッチド・キャパシタ回
路７０を構成するスイッチ７１を介してキャパシタ７２
の一端に接続されている。このキャパシタ７２の一端に
はスイッチ７３を介して電源１／２ＶDDが接続されてい
る。キャパシタ７２の他端はスイッチ７４を介して演算
増幅回路４１の反転入力端に接続されるとともに、スイ
ッチ７５を介して演算増幅回路４１の非反転入力端に接
続される。この非反転入力端には、電源ＶDDが接続され
ている。上記構成によれば、スイッチ７１、７２、７
４、７５を順次切換えることにより、所要のフィルタ特
性を得ることができる。
路７０を構成するスイッチ７１を介してキャパシタ７２
の一端に接続されている。このキャパシタ７２の一端に
はスイッチ７３を介して電源１／２ＶDDが接続されてい
る。キャパシタ７２の他端はスイッチ７４を介して演算
増幅回路４１の反転入力端に接続されるとともに、スイ
ッチ７５を介して演算増幅回路４１の非反転入力端に接
続される。この非反転入力端には、電源ＶDDが接続され
ている。上記構成によれば、スイッチ７１、７２、７
４、７５を順次切換えることにより、所要のフィルタ特
性を得ることができる。
【００２５】図１１は、別の実施例を示すものであり、
これは図１０の等価回路でもある。図１１において、図
１０のスイッチ７１、７２、７４、７５およびキャパシ
タ７２は抵抗７６によって等価的に表している。図１１
の場合、図１２に示すように入力信号電圧Ｖinは、電圧
ＶDDを中心として振れ、演算増幅回路４１の出力信号電
圧Ｖout は、キャパシタＣの電位差を１／２ＶDDとなる
ように設定することにより、電圧１／２ＶDDを中心とし
て振れる積分回路となる。但し、図１０の場合、スイッ
チド・キャパシタにより、直流成分がカットされるた
め、入力信号電圧は１／２ＶDDを中心とした信号とな
る。
これは図１０の等価回路でもある。図１１において、図
１０のスイッチ７１、７２、７４、７５およびキャパシ
タ７２は抵抗７６によって等価的に表している。図１１
の場合、図１２に示すように入力信号電圧Ｖinは、電圧
ＶDDを中心として振れ、演算増幅回路４１の出力信号電
圧Ｖout は、キャパシタＣの電位差を１／２ＶDDとなる
ように設定することにより、電圧１／２ＶDDを中心とし
て振れる積分回路となる。但し、図１０の場合、スイッ
チド・キャパシタにより、直流成分がカットされるた
め、入力信号電圧は１／２ＶDDを中心とした信号とな
る。
【００２６】なお、以上の上記実施例は、入力トランジ
スタ対として、ＰチャネルＪＦＥＴを使用したが、入力
トランジスタ対として、ＮチャネルＪＦＥＴを使用する
ことも可能である。図１３は、入力トランジスタ対がＮ
チャネルＪＦＥＴによって構成された演算増幅回路８０
を使用した積分器を示すものである。
スタ対として、ＰチャネルＪＦＥＴを使用したが、入力
トランジスタ対として、ＮチャネルＪＦＥＴを使用する
ことも可能である。図１３は、入力トランジスタ対がＮ
チャネルＪＦＥＴによって構成された演算増幅回路８０
を使用した積分器を示すものである。
【００２７】入力信号Ｖinはスイッチ８１を介してキャ
パシタ８２の一端に接続されている。このキャパシタ８
２の一端にはスイッチ８３を介して電源１／２ＶDDが接
続されている。キャパシタ８２の他端はスイッチ８４を
介して演算増幅回路８０の反転入力端に接続されるとと
もに、スイッチ８５を介して演算増幅回路８０の非反転
入力端に接続される。この非反転入力端には、電源ＶSS
が接続されている。演算増幅回路８０の反転入力端と出
力端の相互間には、キャパシタＣが接続されている。
パシタ８２の一端に接続されている。このキャパシタ８
２の一端にはスイッチ８３を介して電源１／２ＶDDが接
続されている。キャパシタ８２の他端はスイッチ８４を
介して演算増幅回路８０の反転入力端に接続されるとと
もに、スイッチ８５を介して演算増幅回路８０の非反転
入力端に接続される。この非反転入力端には、電源ＶSS
が接続されている。演算増幅回路８０の反転入力端と出
力端の相互間には、キャパシタＣが接続されている。
【００２８】図１４は、前記演算増幅回路８０を具体的
に示すものである。この演算増幅回路８０は、図５に示
す演算増幅回路４１において、ＰチャネルＪＦＥＴ４
６、４７をＮチャネルＪＦＥＴ９１、９２に置換え、Ｎ
ＰＮトランジスタ４９、５０、５１、５３、５６、５
８、５９をＰＮＰトランジスタ９３、９４、９５、９
６、９７、９８、９９に置換え、ＰＭＯＳトランジスタ
４８、５７をＮＭＯＳトランジスタ１００、１０１に置
換えたものであり、その他の構成は、図５と同一である
ため、同一部分には同一符号を付し、詳細な説明は省略
する。
に示すものである。この演算増幅回路８０は、図５に示
す演算増幅回路４１において、ＰチャネルＪＦＥＴ４
６、４７をＮチャネルＪＦＥＴ９１、９２に置換え、Ｎ
ＰＮトランジスタ４９、５０、５１、５３、５６、５
８、５９をＰＮＰトランジスタ９３、９４、９５、９
６、９７、９８、９９に置換え、ＰＭＯＳトランジスタ
４８、５７をＮＭＯＳトランジスタ１００、１０１に置
換えたものであり、その他の構成は、図５と同一である
ため、同一部分には同一符号を付し、詳細な説明は省略
する。
【００２９】図１５は、この発明を全差動演算増幅回路
に適用した場合を示すものである。この全差動演算増幅
回路１１０は、差動回路１１１と、この差動回路１１１
に接続されたエミッタ接地回路１１２、１１３によって
構成されている。
に適用した場合を示すものである。この全差動演算増幅
回路１１０は、差動回路１１１と、この差動回路１１１
に接続されたエミッタ接地回路１１２、１１３によって
構成されている。
【００３０】前記差動回路１１１において、入力トラン
ジスタ対を構成するＰチャネルＪＦＥＴ１１４、１１５
のゲートは反転入力端としての入力端子１１６、非反転
入力端としての１１７にそれぞれ接続されている。これ
らＪＦＥＴ１１４、１１５のソースは定電流源としての
ＰチャネルＭＯＳトランジスタ１１８を介して電源ＶDD
に接続されている。このＭＯＳトランジスタ１１８のゲ
ートは電源ＶB1に接続されている。前記ＪＦＥＴ１１４
のドレインは、ＮＰＮトランジスタ１１９、１２０のコ
レクタにそれぞれ接続され、前記ＪＦＥＴ１１５のドレ
インは、ＮＰＮトランジスタ１２１、１２２のコレクタ
にそれぞれ接続されている。これらトランジスタ１１９
〜１２２の各エミッタは電源ＶSSに接続されている。前
記トランジスタ１１９、１２１の各ベースはインピーダ
ンス変換用のＮＰＮトランジスタ１２３のエミッタに接
続され、前記トランジスタ１２０、１２２の各ベースは
ＮＰＮトランジスタ１２４のエミッタに接続されてい
る。これらトランジスタ１２３、１２４のエミッタは、
抵抗１２５、１２６をそれぞれ介して電源ＶSSに接続さ
れ、各ベースは前記ＪＦＥＴ１１４、１１５の各ドレイ
ンに接続され、各コレクタは電源ＶDDに接続されてい
る。
ジスタ対を構成するＰチャネルＪＦＥＴ１１４、１１５
のゲートは反転入力端としての入力端子１１６、非反転
入力端としての１１７にそれぞれ接続されている。これ
らＪＦＥＴ１１４、１１５のソースは定電流源としての
ＰチャネルＭＯＳトランジスタ１１８を介して電源ＶDD
に接続されている。このＭＯＳトランジスタ１１８のゲ
ートは電源ＶB1に接続されている。前記ＪＦＥＴ１１４
のドレインは、ＮＰＮトランジスタ１１９、１２０のコ
レクタにそれぞれ接続され、前記ＪＦＥＴ１１５のドレ
インは、ＮＰＮトランジスタ１２１、１２２のコレクタ
にそれぞれ接続されている。これらトランジスタ１１９
〜１２２の各エミッタは電源ＶSSに接続されている。前
記トランジスタ１１９、１２１の各ベースはインピーダ
ンス変換用のＮＰＮトランジスタ１２３のエミッタに接
続され、前記トランジスタ１２０、１２２の各ベースは
ＮＰＮトランジスタ１２４のエミッタに接続されてい
る。これらトランジスタ１２３、１２４のエミッタは、
抵抗１２５、１２６をそれぞれ介して電源ＶSSに接続さ
れ、各ベースは前記ＪＦＥＴ１１４、１１５の各ドレイ
ンに接続され、各コレクタは電源ＶDDに接続されてい
る。
【００３１】一方、前記エミッタ接地回路１１２、１１
３において、前記ＮＰＮトランジスタ１２３、１２４の
ベースは、位相補償用のキャパシタ１２７、１２８の一
端に接続されている。これらトランジスタ１２３、１２
４のエミッタは、ＮＰＮトランジスタ１２９、１３０の
ベースに接続されている。これらトランジスタ１２９、
１３０のエミッタは電源ＶSSに接続され、コレクタは前
記キャパシタ１２７、１２８の他端に接続されるととも
に、定電流源を構成するＰＭＯＳトランジスタ１３１、
１３２のドレインに接続されるとともに、ＮＰＮトラン
ジスタ１３３、１３４のベースに接続されている。ＰＭ
ＯＳトランジスタ１３１、１３２のゲートはそれぞれ電
源ＶB2に接続され、各ソースは電源ＶDDに接続されてい
る。前記トランジスタ１３３、１３４のコレクタは電源
ＶDDに接続され、各エミッタは出力端子１３５、１３６
に接続されるとともに、ＮＰＮトランジスタ１３７、１
３８のコレクタに接続されている。これらトランジスタ
１３７、１３８のベースは電源ＶB3に接続され、各エミ
ッタは抵抗１３９、１４０を介して電源ＶSSに接続され
ている。
３において、前記ＮＰＮトランジスタ１２３、１２４の
ベースは、位相補償用のキャパシタ１２７、１２８の一
端に接続されている。これらトランジスタ１２３、１２
４のエミッタは、ＮＰＮトランジスタ１２９、１３０の
ベースに接続されている。これらトランジスタ１２９、
１３０のエミッタは電源ＶSSに接続され、コレクタは前
記キャパシタ１２７、１２８の他端に接続されるととも
に、定電流源を構成するＰＭＯＳトランジスタ１３１、
１３２のドレインに接続されるとともに、ＮＰＮトラン
ジスタ１３３、１３４のベースに接続されている。ＰＭ
ＯＳトランジスタ１３１、１３２のゲートはそれぞれ電
源ＶB2に接続され、各ソースは電源ＶDDに接続されてい
る。前記トランジスタ１３３、１３４のコレクタは電源
ＶDDに接続され、各エミッタは出力端子１３５、１３６
に接続されるとともに、ＮＰＮトランジスタ１３７、１
３８のコレクタに接続されている。これらトランジスタ
１３７、１３８のベースは電源ＶB3に接続され、各エミ
ッタは抵抗１３９、１４０を介して電源ＶSSに接続され
ている。
【００３２】さらに、前記出力端子１３５と入力端子１
１７の相互間にはキャパシタＣ１が接続され、前記出力
端子１３６と入力端子１１６の相互間にはキャパシタＣ
２が接続されている。
１７の相互間にはキャパシタＣ１が接続され、前記出力
端子１３６と入力端子１１６の相互間にはキャパシタＣ
２が接続されている。
【００３３】図１６は、図１５に示す全差動演算増幅回
路１１０を用いた積分器を示すものであり、抵抗１４
１、１４２は、スイッチド・キャパシタ回路を等価的に
示すものである。この積分器に入力信号電圧Ｖ
in（＋）、Ｖin（−）を供給した場合、これら入力信号
電圧Ｖin（＋）、Ｖin（−）と、出力信号電圧Ｖ
out （＋）、Ｖout （−）の関係は、図１７に示すよう
になる。また、図１６は、図１１に示す回路を全差動化
したものであるが、図１０の回路を同様に全差動化する
ことも可能である。
路１１０を用いた積分器を示すものであり、抵抗１４
１、１４２は、スイッチド・キャパシタ回路を等価的に
示すものである。この積分器に入力信号電圧Ｖ
in（＋）、Ｖin（−）を供給した場合、これら入力信号
電圧Ｖin（＋）、Ｖin（−）と、出力信号電圧Ｖ
out （＋）、Ｖout （−）の関係は、図１７に示すよう
になる。また、図１６は、図１１に示す回路を全差動化
したものであるが、図１０の回路を同様に全差動化する
ことも可能である。
【００３４】尚、図１２、図９、図１７において、入力
信号は電圧ＶDDを中心とした信号としたが、これに限定
されるものではなく、１／２ＶDD以上の電圧であればよ
い。また、図２に示す回路の出力端子と反転入力端子の
相互間にキャパシタを接続することによっても、ＪＦＥ
Ｔに適正なバイアスを設定できる。その他、発明の要旨
を変えない範囲において種々変形実施可能なことは勿論
である。
信号は電圧ＶDDを中心とした信号としたが、これに限定
されるものではなく、１／２ＶDD以上の電圧であればよ
い。また、図２に示す回路の出力端子と反転入力端子の
相互間にキャパシタを接続することによっても、ＪＦＥ
Ｔに適正なバイアスを設定できる。その他、発明の要旨
を変えない範囲において種々変形実施可能なことは勿論
である。
【００３５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、入力トランジスタ対としてＪＦＥＴを使用し、且
つ、出力端子と反転入力端子の相互間に容量素子を接続
することにより、入力動作点と出力動作点を異なる電位
に設定できるため、ＪＦＥＴに適正なバイアスを設定で
きるとともに、所要の部分をバイポーラトランジスタに
よって構成しているため、広帯域化が可能な演算増幅器
を提供できる。
ば、入力トランジスタ対としてＪＦＥＴを使用し、且
つ、出力端子と反転入力端子の相互間に容量素子を接続
することにより、入力動作点と出力動作点を異なる電位
に設定できるため、ＪＦＥＴに適正なバイアスを設定で
きるとともに、所要の部分をバイポーラトランジスタに
よって構成しているため、広帯域化が可能な演算増幅器
を提供できる。
【図１】従来の演算増幅器を示す回路図。
【図２】入力トランジスタ対としてＪＦＥＴを用いた従
来の演算増幅器を示す図。
来の演算増幅器を示す図。
【図３】入力トランジスタ対としてＪＦＥＴを用いた従
来のコンパレータの例を示す回路図。
来のコンパレータの例を示す回路図。
【図４】この発明の一実施例を概略的に示す回路構成
図。
図。
【図５】図４に示す回路を具体的に示す回路図。
【図６】ＰチャネルＭＯＳトランジスタとＰチャネルＪ
ＦＥＴの特性図。
ＦＥＴの特性図。
【図７】ＰチャネルＭＯＳトランジスタとＰチャネルＪ
ＦＥＴの構成図。
ＦＥＴの構成図。
【図８】図４に示す演算増幅回路をボルテージ・フォロ
アとした例を示す回路図。
アとした例を示す回路図。
【図９】図８に示す回路の入出力信号を示す回路図。
【図１０】図４、図５に示す演算増幅回路を積分器に適
用した場合を示す回路図。
用した場合を示す回路図。
【図１１】図１０に示す回路の等価回路図。
【図１２】図１１に示す回路の入出力信号を示す回路
図。
図。
【図１３】入力トランジスタ対がＮチャネルＪＦＥＴに
よって構成された演算増幅回路を積分器に適用した場合
を示す回路図。
よって構成された演算増幅回路を積分器に適用した場合
を示す回路図。
【図１４】図１３に示す演算増幅回路を具体的に示す回
路図。
路図。
【図１５】この発明を全差動演算増幅回路に適用した場
合を示す回路図。
合を示す回路図。
【図１６】図１５に示す全差動演算増幅回路を用いた積
分器を示す回路図。
分器を示す回路図。
【図１７】図１５に示す回路の入出力信号を示す回路
図。
図。
４１…演算増幅回路、４２、４３…入力端子、４４…出
力端子、Ｃ…キャパシタ、４５…差動回路、４６…エミ
ッタ接地回路、４６、４７、９１、９２…ＪＦＥＴ、４
９、５０、５１、５３、５６、５８、５９、９３、９
４、９５、９６、９７、９８、９９…バイポーラトラン
ジスタ、７０…スイッチド・キャパシタ回路、１１０…
全差動演算増幅回路。
力端子、Ｃ…キャパシタ、４５…差動回路、４６…エミ
ッタ接地回路、４６、４７、９１、９２…ＪＦＥＴ、４
９、５０、５１、５３、５６、５８、５９、９３、９
４、９５、９６、９７、９８、９９…バイポーラトラン
ジスタ、７０…スイッチド・キャパシタ回路、１１０…
全差動演算増幅回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−233914（ＪＰ，Ａ) 特開 昭58−15309（ＪＰ，Ａ) 特開 昭61−224709（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72
Claims (8)
- 【請求項１】 反転入力端子と、非反転入力端子と、出
力端子と、ゲートがそれぞれ前記反転入力端子と前記非
反転入力端子に接続され、ジャンクションＦＥＴによっ
て構成された入力トランジスタ対と、ＭＯＳトランジス
タによって構成され前記入力トランジスタ対に定電流を
供給する定電流源と、バイポーラトランジスタによって
構成されたそれ以外の回路とを有する演算増幅回路と、 前記演算増幅回路の出力端子と反転入力端子の相互間に
設けられ、出力信号電位を前記反転入力端子にフィード
バックし、入力動作点と出力動作点を異なる電位に設定
する容量素子とを具備し、 前記演算増幅回路の反転入力端子には入力信号が供給さ
れ、前記非反転入力端子のバイアス電圧と前記出力端子
のバイアス電圧とが異なっている ことを特徴とする演算
増幅器。 - 【請求項２】 前記演算増幅器は、入力信号電位が前記
非反転入力端子に供給されることによりボルテージ・フ
ォロワとして動作することを特徴とする請求項１記載の
演算増幅器。 - 【請求項３】 反転入力端子と、非反転入力端子と、出
力端子と、ゲートがそれぞれ前記反転入力端子と前記非
反転入力端子に接続され、ジャンクションＦＥＴによっ
て構成された入力トランジスタ対とを有する演算増幅回
路と、 前記演算増幅回路の出力端子と反転入力端子間に設けら
れ、出力信号電位を前記反転入力端子にフィードバック
し、入力動作点と出力動作点を異なる電位に設定する容
量素子と、 前記演算増幅回路の反転入力端子と非反転入力端子間に
設けられたスイッチド・キャパシタ回路とを具備し、 前記演算増幅回路の反転入力端子には入力信号が供給さ
れ、前記非反転入力端子のバイアス電圧と前記出力端子
のバイアス電圧とが異なっている ことを特徴とする演算
増幅器。 - 【請求項４】 反転入力端子と、非反転入力端子と、出
力端子と、ゲートがそれぞれ前記反転入力端子と前記非
反転入力端子に接続され、ジャンクションＦＥＴによっ
て構成された入力トランジスタ対と、ＭＯＳトランジス
タによって構成され前記入力トランジスタ対に定電流を
供給する定電流源と、バイポーラトランジスタによって
構成されたそれ以外の回路とを有する演算増幅回路と、 前記演算増幅回路の出力端子と反転入力端子間に設けら
れ、出力信号電位を前記反転入力端子にフィードバック
し、入力動作点と出力動作点を異なる電位に設定する容
量素子と、 前記反転入力端子と前記非反転入力端子間に設けられた
スイッチド・キャパシタ回路とを具備し、 前記演算増幅回路の反転入力端子には入力信号が供給さ
れ、前記非反転入力端子のバイアス電圧と前記出力端子
のバイアス電圧とが異なっている ことを特徴とする演算
増幅器。 - 【請求項５】 前記非反転入力端子は、電源電位に接続
されていることを特徴とする請求項３又は４記載の演算
増幅器。 - 【請求項６】 前記演算増幅回路は、全差動演算増幅回
路により構成されていることを特徴とする請求項３又は
４記載の演算増幅器。 - 【請求項７】 前記ジャンクションＦＥＴは、Ｐチャネ
ルジャンクションＦＥＴにより構成されていることを特
徴とする請求項１、３、４のいずれかに記載の演算増幅
器。 - 【請求項８】 前記ジャンクションＦＥＴは、Ｎチャネ
ルジャンクションＦＥＴにより構成されていることを特
徴とする請求項１、３、４のいずれかに記載の演算増幅
器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03340558A JP3113024B2 (ja) | 1991-12-24 | 1991-12-24 | 演算増幅器 |
| US07/995,012 US5394111A (en) | 1991-12-24 | 1992-12-23 | Operational amplifier with junction field effect transistors as input transistor pair |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03340558A JP3113024B2 (ja) | 1991-12-24 | 1991-12-24 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175753A JPH05175753A (ja) | 1993-07-13 |
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Family
ID=18338147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03340558A Expired - Fee Related JP3113024B2 (ja) | 1991-12-24 | 1991-12-24 | 演算増幅器 |
Country Status (3)
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|---|---|
| US (1) | US5394111A (ja) |
| JP (1) | JP3113024B2 (ja) |
| KR (1) | KR970001309B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7746168B2 (en) | 2006-01-04 | 2010-06-29 | Fujitsu Semiconductor Limited | Bias circuit |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477190A (en) * | 1994-12-16 | 1995-12-19 | Advanced Micro Devices, Inc. | Low voltage linear output buffer operational amplifier |
| US6259316B1 (en) * | 1998-05-29 | 2001-07-10 | Texas Instruments Incorporated | Low voltage buffer amplifier for high speed sample and hold applications |
| JP3813939B2 (ja) * | 2003-03-31 | 2006-08-23 | 株式会社東芝 | 演算増幅回路並びにこれを用いたサンプルホールド回路およびフィルタ回路 |
| TWI275243B (en) * | 2005-09-14 | 2007-03-01 | Princeton Technology Corp | Voltage controlled amplifier for a signal processing system |
| US7471148B2 (en) * | 2007-05-21 | 2008-12-30 | Sekio Epson Corporation | Differential low noise amplifier (LNA) with common mode feedback and gain control |
| JP5332316B2 (ja) * | 2008-05-30 | 2013-11-06 | 富士通株式会社 | 差動増幅回路 |
| CN102654779A (zh) * | 2012-05-17 | 2012-09-05 | 中科芯集成电路股份有限公司 | 一种可提供宽范围工作电压的基准电流源 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5347256A (en) * | 1976-10-12 | 1978-04-27 | Sansui Electric Co | Amplifying circuit |
| US4783602A (en) * | 1987-06-26 | 1988-11-08 | American Telephone And Telegraph Company, At&T Bell Laboratories | Operational transconductance amplifier for use in sample-and-hold circuits and the like |
| US5068622A (en) * | 1988-12-09 | 1991-11-26 | Synaptics, Incorporated | CMOS amplifier with offset adaptation |
-
1991
- 1991-12-24 JP JP03340558A patent/JP3113024B2/ja not_active Expired - Fee Related
-
1992
- 1992-12-23 US US07/995,012 patent/US5394111A/en not_active Expired - Lifetime
- 1992-12-24 KR KR1019920025368A patent/KR970001309B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7746168B2 (en) | 2006-01-04 | 2010-06-29 | Fujitsu Semiconductor Limited | Bias circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5394111A (en) | 1995-02-28 |
| JPH05175753A (ja) | 1993-07-13 |
| KR970001309B1 (ko) | 1997-02-05 |
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