JP3272380B2 - 高性能演算増幅器と増幅方法 - Google Patents
高性能演算増幅器と増幅方法Info
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- H03F2203/45471—Indexing scheme relating to differential amplifiers the CSC comprising one or more extra current sources
Description
【０００１】
【産業上の利用分野】本発明は、一般的にアナログ回路
に関し、さらに詳しくは、演算増幅器および増幅方法に
関する。
に関し、さらに詳しくは、演算増幅器および増幅方法に
関する。
【０００２】
【従来の技術】オーバサンプリング変換法によって、デ
ィジタル処理機能の大部分をディジタル領域に移行する
ことによって、Ａ／Ｄ変換器およびＤ／Ａ変換器に必要
なアナログ回路の量を減少させることが可能になる。し
かし、オーバサンプリング変換法を使用しても、アナロ
グ回路の必要性は、完全には無くならない。演算増幅器
のようなオーバサンプリング変換の実行が依然として必
要なこれらのアナログ素子は、特に、必要とされる高い
サンプリング周波数を考慮すると、激しい性能上の要求
を満たさなければならない。オーバサンプリング変換に
必要な厳しい性能上の要求を満たす以外に、これらのア
ナログ素子は、アナログ機能とディジタル機能の両方を
１つの高密度のチップに集積することができるように、
関連するディジタル集積回路を製作するために使用する
技術と両立できなければならない。例えば、もし相補型
金属酸化膜半導体（ＣＭＯＳ）のディジタル回路が使用
されているなら、関連するアナログ回路素子は、ＣＭＯ
Ｓ技術またはＣＭＯＳと両立可能な技術を使用して組立
てられなければならない。
ィジタル処理機能の大部分をディジタル領域に移行する
ことによって、Ａ／Ｄ変換器およびＤ／Ａ変換器に必要
なアナログ回路の量を減少させることが可能になる。し
かし、オーバサンプリング変換法を使用しても、アナロ
グ回路の必要性は、完全には無くならない。演算増幅器
のようなオーバサンプリング変換の実行が依然として必
要なこれらのアナログ素子は、特に、必要とされる高い
サンプリング周波数を考慮すると、激しい性能上の要求
を満たさなければならない。オーバサンプリング変換に
必要な厳しい性能上の要求を満たす以外に、これらのア
ナログ素子は、アナログ機能とディジタル機能の両方を
１つの高密度のチップに集積することができるように、
関連するディジタル集積回路を製作するために使用する
技術と両立できなければならない。例えば、もし相補型
金属酸化膜半導体（ＣＭＯＳ）のディジタル回路が使用
されているなら、関連するアナログ回路素子は、ＣＭＯ
Ｓ技術またはＣＭＯＳと両立可能な技術を使用して組立
てられなければならない。
【０００３】相補型金属酸化膜半導体（ＣＭＯＳ）によ
ってオーバサンプリングされた変換器は、一般的に１な
いし１０ＭＨｚの範囲の高周波でサンプリングされって
いるスイッチド・キャバシタに直接接続されたＲＣ反エ
イリアス（anti-aliasing ）平滑フィルタのような連続
部品を有する。現在入手可能なＣＭＯＳ 変換器は、
一般的に段が１つの相互コンダクタンス増幅器の構造に
一般的に基づくスイッチド・キャパシタ・フィルター用
のＣＭＯＳ演算増幅器を実現している。段が１つの相互
コンダクタンス演算増幅器の構造はオーバサンプリング
された変換器に適した速度特性を有するが、これらの構
造によって出力インピーダンスが極めて高くなり、その
結果、これらの構造は抵抗性負荷を駆動する場合うまく
適合しない。さらに、現在入手可能なＣＭＯＳ増幅器の
出力段は一般的に数個の直列に接続されたトランジスタ
によって構成され、この構造によって、使用可能な出力
電圧の振幅が制限される。出力電圧の振幅が狭くなる結
果、出力の直線性と信号対雑音化の性能が劣化する。最
後に、一般的に連続したＲＣフィルタを使用する入手可
能な増幅器は、高周波でサンプリングされたスイッチド
・キャバシタの回路に使用することには適していない。
ってオーバサンプリングされた変換器は、一般的に１な
いし１０ＭＨｚの範囲の高周波でサンプリングされって
いるスイッチド・キャバシタに直接接続されたＲＣ反エ
イリアス（anti-aliasing ）平滑フィルタのような連続
部品を有する。現在入手可能なＣＭＯＳ 変換器は、
一般的に段が１つの相互コンダクタンス増幅器の構造に
一般的に基づくスイッチド・キャパシタ・フィルター用
のＣＭＯＳ演算増幅器を実現している。段が１つの相互
コンダクタンス演算増幅器の構造はオーバサンプリング
された変換器に適した速度特性を有するが、これらの構
造によって出力インピーダンスが極めて高くなり、その
結果、これらの構造は抵抗性負荷を駆動する場合うまく
適合しない。さらに、現在入手可能なＣＭＯＳ増幅器の
出力段は一般的に数個の直列に接続されたトランジスタ
によって構成され、この構造によって、使用可能な出力
電圧の振幅が制限される。出力電圧の振幅が狭くなる結
果、出力の直線性と信号対雑音化の性能が劣化する。最
後に、一般的に連続したＲＣフィルタを使用する入手可
能な増幅器は、高周波でサンプリングされたスイッチド
・キャバシタの回路に使用することには適していない。
【０００４】
【発明が解決しようとする課題】したがって、オーバサ
ンプリングされた変換器に要求される性能に適合ＣＭＯ
Ｓ演算増幅器に対する必要性が存在する。特に、高い出
力直線性、改良された出力の信号対雑音比性能および抵
抗性負荷を駆動することができる低い出力インピーダン
スを有する高速演算増幅器に対する必要性が存在する。
ンプリングされた変換器に要求される性能に適合ＣＭＯ
Ｓ演算増幅器に対する必要性が存在する。特に、高い出
力直線性、改良された出力の信号対雑音比性能および抵
抗性負荷を駆動することができる低い出力インピーダン
スを有する高速演算増幅器に対する必要性が存在する。
【０００５】
【課題を解決するための手段】本発明によれば、改良さ
れた演算増幅器が提供される。差動信号入力段は、差動
ループによって増幅された差動信号を受ける。増幅され
た差動信号は、複数の出力端子に与えられる。共通モー
ド・ループは、出力端子に於ける増幅された差動信号の
平均電圧を、予め選択された値に維持する。
れた演算増幅器が提供される。差動信号入力段は、差動
ループによって増幅された差動信号を受ける。増幅され
た差動信号は、複数の出力端子に与えられる。共通モー
ド・ループは、出力端子に於ける増幅された差動信号の
平均電圧を、予め選択された値に維持する。
【０００６】本発明の他の特徴によれば、差動ループ
は、入力段に接続された第１ゲイン段、第１ゲイン段に
接続された第２ゲイン段、および出力端子と第２ゲイン
段に接続され、第２ゲイン段からの出力バイアス電流を
動的に制御する回路によって構成される。本発明の他の
特徴によれば、共通モード・ループは、第１ゲイン段、
第２ゲイン段および出力端子と第１ゲイン段を接続する
共通モード入力段を有する。
は、入力段に接続された第１ゲイン段、第１ゲイン段に
接続された第２ゲイン段、および出力端子と第２ゲイン
段に接続され、第２ゲイン段からの出力バイアス電流を
動的に制御する回路によって構成される。本発明の他の
特徴によれば、共通モード・ループは、第１ゲイン段、
第２ゲイン段および出力端子と第１ゲイン段を接続する
共通モード入力段を有する。
【０００７】本発明は、ＣＭＯＳ演算増幅器の従来技術
に対して重要な利点を有する。本発明は、オーバサンプ
リングされたＡ／Ｄ変換器およびＤ／Ａ変換器に使用す
る場合に必要な速度を有する。さらに、出力インピーダ
ンスが低下することによって、本発明の演算増幅器は、
抵抗性負荷と容量性負荷の両方を駆動することが可能で
ある。さらに、本発明の演算増幅器は、切換時の過渡電
流（switching transients）の間、スルー・レート・モ
ードを回避する。最後に、本発明は、切換え可能なパワ
ー・ダウン・モードと、パワー・アップ時のロック不能
な共通モード制御ループの両方を提供する。
に対して重要な利点を有する。本発明は、オーバサンプ
リングされたＡ／Ｄ変換器およびＤ／Ａ変換器に使用す
る場合に必要な速度を有する。さらに、出力インピーダ
ンスが低下することによって、本発明の演算増幅器は、
抵抗性負荷と容量性負荷の両方を駆動することが可能で
ある。さらに、本発明の演算増幅器は、切換時の過渡電
流（switching transients）の間、スルー・レート・モ
ードを回避する。最後に、本発明は、切換え可能なパワ
ー・ダウン・モードと、パワー・アップ時のロック不能
な共通モード制御ループの両方を提供する。
【０００８】
【実施例】本発明の他の特徴およびそれらの利点は、図
と関連して行われる以下の詳細な説明を参照すれば、明
瞭に理解できる。図１は、本発明による高性能演算増幅
器１０のブロック図である。演算増幅器１０は、非反転
入力１２と反転入力１４を有する。非反転入力１２は、
第１（入力）段１８の非反転入力１６と、コンデンサ２
２の第１プレート２０に接続される。反転入力１４は、
第１（入力）段回路１８の反転入力２４と、コンデンサ
２８の第１プレート２６に接続される。
と関連して行われる以下の詳細な説明を参照すれば、明
瞭に理解できる。図１は、本発明による高性能演算増幅
器１０のブロック図である。演算増幅器１０は、非反転
入力１２と反転入力１４を有する。非反転入力１２は、
第１（入力）段１８の非反転入力１６と、コンデンサ２
２の第１プレート２０に接続される。反転入力１４は、
第１（入力）段回路１８の反転入力２４と、コンデンサ
２８の第１プレート２６に接続される。
【０００９】演算増幅器１０の第２段（第１増幅段）
は、カスコード増幅器であり、一般的に点線３０で示
す。第２段３０は、上部セクション３２と下部セクショ
ン３４を有する。上部セクション３２の非反転入力３６
は、入力段１８の反転出力３８に接続される。非反転入
力３６は、コンデンサ２８の第２プレート４０にもまた
接続される。セクション３２の反転入力４２は、下部セ
クション３４の反転入力４４に接続される。下部セクシ
ョン３４の非反転入力４６は、入力段１８の非反転出力
とコンデンサ２２の第２プレート５０に接続される。
は、カスコード増幅器であり、一般的に点線３０で示
す。第２段３０は、上部セクション３２と下部セクショ
ン３４を有する。上部セクション３２の非反転入力３６
は、入力段１８の反転出力３８に接続される。非反転入
力３６は、コンデンサ２８の第２プレート４０にもまた
接続される。セクション３２の反転入力４２は、下部セ
クション３４の反転入力４４に接続される。下部セクシ
ョン３４の非反転入力４６は、入力段１８の非反転出力
とコンデンサ２２の第２プレート５０に接続される。
【００１０】上部段３２の反転入力４２と下部段３４の
反転入力４４は、それぞれ第３段５４の出力５２に接続
される。第３段５４の非反転入力は、ノード５８で基準
電圧Ｖcmret に接続される。第３段５４の非反転入力
は、フィードバック・ノード６２に接続される。第３段
５４は共通モード・ループの入力段として動作し、この
共通モード・ループは、増幅器１０の平均出力電圧を予
め選択された共通モード電圧に保持することによって、
増幅器１０の動作点を設定する。
反転入力４４は、それぞれ第３段５４の出力５２に接続
される。第３段５４の非反転入力は、ノード５８で基準
電圧Ｖcmret に接続される。第３段５４の非反転入力
は、フィードバック・ノード６２に接続される。第３段
５４は共通モード・ループの入力段として動作し、この
共通モード・ループは、増幅器１０の平均出力電圧を予
め選択された共通モード電圧に保持することによって、
増幅器１０の動作点を設定する。
【００１１】第４段（第２増幅段）は、一般的に点線６
４で示され、上部セクション６６と下部セクション６８
を有する。第２段３０の上部セクション３２の出力７０
は、第４段６４の上部セクション６６の反転入力７２に
接続される。第２段３０の下部セクション３４の出力７
４は、第４セクション６４の下部セクション６８の反転
入力７６に接続される。上部セクション６６の出力７８
は、増幅器１０の非反転出力８０に接続され、一方下部
セクション６８の出力８２は、増幅器１０の反転出力８
４に接続される。
４で示され、上部セクション６６と下部セクション６８
を有する。第２段３０の上部セクション３２の出力７０
は、第４段６４の上部セクション６６の反転入力７２に
接続される。第２段３０の下部セクション３４の出力７
４は、第４セクション６４の下部セクション６８の反転
入力７６に接続される。上部セクション６６の出力７８
は、増幅器１０の非反転出力８０に接続され、一方下部
セクション６８の出力８２は、増幅器１０の反転出力８
４に接続される。
【００１２】出力電流は、第５段８６（補助段）を有す
るループによって動的に制御される。第２段３０の上部
セクション３２の出力７０は、第５段８６の非反転入力
８８に接続される。第２段３０の下部セクション３４の
出力７４は、第５段８９の反転入力９４に接続される。
出力端子８０および８４に発生する出力信号は、また第
５段８６にフィードバックされる。非反転出力端子８０
は、コンデンサ９０および抵抗器９２を介して、第５段
８６の非反転入力８８に接続される。同様に、反転出力
端子８４は、コンデンサ９６および抵抗器９８を介し
て、第５段８６の反転入力９４に接続される。
るループによって動的に制御される。第２段３０の上部
セクション３２の出力７０は、第５段８６の非反転入力
８８に接続される。第２段３０の下部セクション３４の
出力７４は、第５段８９の反転入力９４に接続される。
出力端子８０および８４に発生する出力信号は、また第
５段８６にフィードバックされる。非反転出力端子８０
は、コンデンサ９０および抵抗器９２を介して、第５段
８６の非反転入力８８に接続される。同様に、反転出力
端子８４は、コンデンサ９６および抵抗器９８を介し
て、第５段８６の反転入力９４に接続される。
【００１３】第５段８６は、非反転出力１００と反転出
力１０２を有する。非反転出力１００は、第４段６４の
上部セクション６６の入力１０４に接続される。コンデ
ンサ１０６によって、非反転出力１００が第５段８６の
非反転入力８８に接続される。非反転出力１０２は、第
４段６４の下部セクション６８の入力１０８に接続され
る。フィードバック・コンデンサ１１０によって、第５
段８６の反転出力１０２が反転入力９４に接続される。
力１０２を有する。非反転出力１００は、第４段６４の
上部セクション６６の入力１０４に接続される。コンデ
ンサ１０６によって、非反転出力１００が第５段８６の
非反転入力８８に接続される。非反転出力１０２は、第
４段６４の下部セクション６８の入力１０８に接続され
る。フィードバック・コンデンサ１１０によって、第５
段８６の反転出力１０２が反転入力９４に接続される。
【００１４】この好適な実施例では、増幅器１０の非反
転出力８０は、コンデンサ１２２と抵抗器１１４の並列
組合わせによって、ノード６２と第３段５４の入力６０
に接続される。同様に、非反転出力端子８４は、コンデ
ンサ１１６と抵抗器１１８の平行組合わせによって、ノ
ード６２と、第３段５４の入力６０を介して接続され
る。
転出力８０は、コンデンサ１２２と抵抗器１１４の並列
組合わせによって、ノード６２と第３段５４の入力６０
に接続される。同様に、非反転出力端子８４は、コンデ
ンサ１１６と抵抗器１１８の平行組合わせによって、ノ
ード６２と、第３段５４の入力６０を介して接続され
る。
【００１５】この好適な実施例では、入力段１８は入力
段１８の入力１６および２４の差動増幅器によって構成
され、その結果、アンバランスな差動信号を受けると、
同じようにアンバランスな出力信号が反転出力３８と非
反転出力４８に発生する。入力段１８の各出力からの増
幅された差動信号出力は、次に増幅器３２と３４のそれ
ぞれの非反転入力３６と４６に送る。この好適な実施例
では、増幅段３２と３４はカスコード増幅段によって構
成され、これらのカスコード増幅段の出力は、第１およ
び第２電圧レールから駆動される。次に、第２段の増幅
セクション６６と６８を介して、それぞれの差動信号を
更に増幅する。この好適な実施例では、増幅セクション
６６と６８は共通ソース増幅器によって構成され、この
共通ソース増幅器の出力は、また第１および第２電圧レ
ールから駆動される。
段１８の入力１６および２４の差動増幅器によって構成
され、その結果、アンバランスな差動信号を受けると、
同じようにアンバランスな出力信号が反転出力３８と非
反転出力４８に発生する。入力段１８の各出力からの増
幅された差動信号出力は、次に増幅器３２と３４のそれ
ぞれの非反転入力３６と４６に送る。この好適な実施例
では、増幅段３２と３４はカスコード増幅段によって構
成され、これらのカスコード増幅段の出力は、第１およ
び第２電圧レールから駆動される。次に、第２段の増幅
セクション６６と６８を介して、それぞれの差動信号を
更に増幅する。この好適な実施例では、増幅セクション
６６と６８は共通ソース増幅器によって構成され、この
共通ソース増幅器の出力は、また第１および第２電圧レ
ールから駆動される。
【００１６】以前は入力段１８の差動増幅器によって反
転されていた差動信号の極性を増幅器セクション６６と
６８によって反転し、その結果、８０と８４の出力の極
性は、入力端子１２と１４の入力に直接対応する。この
二重の増幅段によって、出力駆動が増加し、出力端子８
０と８４の間に接続された負荷の両端で電圧の振幅（sw
ing ）がより大きくなる。
転されていた差動信号の極性を増幅器セクション６６と
６８によって反転し、その結果、８０と８４の出力の極
性は、入力端子１２と１４の入力に直接対応する。この
二重の増幅段によって、出力駆動が増加し、出力端子８
０と８４の間に接続された負荷の両端で電圧の振幅（sw
ing ）がより大きくなる。
【００１７】補助セクション８６は、第２段の増幅セク
ション６６と６８の出力に於ける、バイアス電流を制御
する。この好適な実施例では、予備段８６は、それぞれ
の増幅セクション６６と６８の入力１０４と１０８に接
続されたカレント・ミラーを有する。機能的に、カレン
ト・ミラーは、共通ソース増幅器の出力トランジスタを
通る電流を反射する（mirror）。補助セクション８６
は、また差動増幅器を有し、この差動増幅器は、第１増
幅セクション３２と３４の出力７０と７４から受けたカ
レント・ミラーを駆動する。増幅セクションの出力７０
と７４がアンバランスである場合には、補助段８６の差
動増幅器の入力８８と９４に与えられる信号によって、
カレント・ミラーをアンバランスに駆動する。その結果
得られたカレント・ミラーを通るアンバランスな電流
が、今度は共通ソース増幅セクション６６と６８からの
アンバランスな電流出力に反射される。その結果得られ
た出力電流の変調によって、回路が出力ロードの必要と
する電流に適合することが可能になり、これによって、
増幅器がスルー・レート・モードに入る場合に越えるし
きい値が高くなる。
ション６６と６８の出力に於ける、バイアス電流を制御
する。この好適な実施例では、予備段８６は、それぞれ
の増幅セクション６６と６８の入力１０４と１０８に接
続されたカレント・ミラーを有する。機能的に、カレン
ト・ミラーは、共通ソース増幅器の出力トランジスタを
通る電流を反射する（mirror）。補助セクション８６
は、また差動増幅器を有し、この差動増幅器は、第１増
幅セクション３２と３４の出力７０と７４から受けたカ
レント・ミラーを駆動する。増幅セクションの出力７０
と７４がアンバランスである場合には、補助段８６の差
動増幅器の入力８８と９４に与えられる信号によって、
カレント・ミラーをアンバランスに駆動する。その結果
得られたカレント・ミラーを通るアンバランスな電流
が、今度は共通ソース増幅セクション６６と６８からの
アンバランスな電流出力に反射される。その結果得られ
た出力電流の変調によって、回路が出力ロードの必要と
する電流に適合することが可能になり、これによって、
増幅器がスルー・レート・モードに入る場合に越えるし
きい値が高くなる。
【００１８】増幅器１０の動作点は、出力端子８０と８
４の間の平均電圧値は、共通モード電圧に保持すること
によって設定される。この好適な実施例では、出力電圧
の平均値は、コンデンサ１１２と抵抗器１４によって構
成されたインピーダンスを介して非反転出力端子８０に
接続されると共にコンデンサ１１６と抵抗器１１８によ
って構成されたインピーダンスを介して反転出力８４に
接続されたノード６２に於いて計測される。ノード６２
に生ずる平均電圧は、次に共通モード段５４の反転入力
にフィードバックされ、共通モード段５４の非反転入力
５６は、基準電圧Ｖcmret に接続される。
４の間の平均電圧値は、共通モード電圧に保持すること
によって設定される。この好適な実施例では、出力電圧
の平均値は、コンデンサ１１２と抵抗器１４によって構
成されたインピーダンスを介して非反転出力端子８０に
接続されると共にコンデンサ１１６と抵抗器１１８によ
って構成されたインピーダンスを介して反転出力８４に
接続されたノード６２に於いて計測される。ノード６２
に生ずる平均電圧は、次に共通モード段５４の反転入力
にフィードバックされ、共通モード段５４の非反転入力
５６は、基準電圧Ｖcmret に接続される。
【００１９】この好適な実施例では、共通モード段５４
は、それぞれその差動入力である入力５６と６０を有す
る差動増幅器によって構成される。基準電圧は、平均出
力電圧と基準電圧を比較して、差動増幅器のバランスを
基本的に制御する。共通モードセクション５４の出力に
よって、次に第１段の増幅セクション３２と３４の反転
入力４２と４４にフィードバックが与えられ、その結
果、段３２と３４を構成するカスコード増幅器がバイア
スされ、出力８０と８４の共通モード電圧を設定する。
は、それぞれその差動入力である入力５６と６０を有す
る差動増幅器によって構成される。基準電圧は、平均出
力電圧と基準電圧を比較して、差動増幅器のバランスを
基本的に制御する。共通モードセクション５４の出力に
よって、次に第１段の増幅セクション３２と３４の反転
入力４２と４４にフィードバックが与えられ、その結
果、段３２と３４を構成するカスコード増幅器がバイア
スされ、出力８０と８４の共通モード電圧を設定する。
【００２０】次に図２は、演算増幅器１０の差動経路を
示す概略図である。差動経路は、第１段（入力段）１
８、第２段（第１ゲイン段）３０、第４段（第２ゲイン
段）６４および第４段６４のバイアス電流を動的に制御
する第５段８６を有する。第１段１８は、１対の差動ｐ
チャネル・トランジスタ１２０と１２２、およびトラン
ジスタ１２４と１２６によって構成される電流ソースか
ら構成される。増幅器１０の非反転入力端子１２はトラ
ンジスタ１２０のゲートに接続され、このトランジスタ
１２０は入力段１８の非反転入力１６である。反転端子
１４も、同様にトランジスタ１２２のゲートに接続さ
れ、このトランジスタ１２２は入力段１８の非反転入力
２４である。トランジスタ１２０の１つのソース／ドレ
インは、電流ｐチャネル・ソース・トランジスタ１２４
の第１ソース／ドレインに接続される。ｐチャネル・ト
ランジスタ１２４の第２ソース／ドレインは、第１電圧
レール１２８に接続され、一方トランジスタ１２４のゲ
ートは、バイアス電圧Ｖ bias1 に接続される。同様に、
トランジスタ１２２のソース／ドレインの第１のもの
は、トランジスタ１２６の第１ソース／ドレインに接続
される。トランジスタ１２６の第２ソース／ドレイン領
域は電圧レール１２８に接続され、一方トランジスタ１
２６のゲートは、バイアス電圧Ｖbias1 に接続される。
差動トランジスタ１２０と１２２の第１ソース／ドレイ
ンおよび電流ソース・トランジスタ１２４と１２６は、
ノード１２９で共に接続される。
示す概略図である。差動経路は、第１段（入力段）１
８、第２段（第１ゲイン段）３０、第４段（第２ゲイン
段）６４および第４段６４のバイアス電流を動的に制御
する第５段８６を有する。第１段１８は、１対の差動ｐ
チャネル・トランジスタ１２０と１２２、およびトラン
ジスタ１２４と１２６によって構成される電流ソースか
ら構成される。増幅器１０の非反転入力端子１２はトラ
ンジスタ１２０のゲートに接続され、このトランジスタ
１２０は入力段１８の非反転入力１６である。反転端子
１４も、同様にトランジスタ１２２のゲートに接続さ
れ、このトランジスタ１２２は入力段１８の非反転入力
２４である。トランジスタ１２０の１つのソース／ドレ
インは、電流ｐチャネル・ソース・トランジスタ１２４
の第１ソース／ドレインに接続される。ｐチャネル・ト
ランジスタ１２４の第２ソース／ドレインは、第１電圧
レール１２８に接続され、一方トランジスタ１２４のゲ
ートは、バイアス電圧Ｖ bias1 に接続される。同様に、
トランジスタ１２２のソース／ドレインの第１のもの
は、トランジスタ１２６の第１ソース／ドレインに接続
される。トランジスタ１２６の第２ソース／ドレイン領
域は電圧レール１２８に接続され、一方トランジスタ１
２６のゲートは、バイアス電圧Ｖbias1 に接続される。
差動トランジスタ１２０と１２２の第１ソース／ドレイ
ンおよび電流ソース・トランジスタ１２４と１２６は、
ノード１２９で共に接続される。
【００２１】第２段３０（第１ゲイン段）は、ｎチャネ
ル・トランジスタ１３０、１３２、１３４および１３６
と、ｐチャネル・トランジスタ１３８および１４０によ
って構成されるカスコード増幅器を有する。第１段１６
のｐチャネル・トランジスタ１２０から流れる電流は、
ｎチャネルトランジスタ１３０と１３４およびｐチャネ
ル・カスコード負荷トランジスタ１３８によって構成さ
れるカスコード段を流れ通る電流を変調する。ｐチャネ
ル・トランジスタ１２０の第２ソース／ドレインは、ノ
ード１３３で、ｎチャネル・トランジスタ１３０と１３
４のそれぞれの第１ソース／ドレインに接続される。ト
ランジスタ１３０の第２ソース／ドレインは、ｐチャネ
ル・トランジスタ１３８の第１ソース／ドレインに接続
される。トランジスタ１３０のゲートは、バイアス電圧
Ｖbias2 に接続される。ｎチャネル・トランジスタ１３
４の第２ソース／ドレインは、第２電圧レール１３１に
接続される。トランジスタ１３４のゲートは、バイアス
電圧Ｖbias3 に接続される。ｐチャネル・トランジスタ
１３８の第２ソース／ドレインは、第１電圧レール１２
８に接続され、一方トランジスタ１３８のゲートは、バ
イアス電圧Ｖbias4 に接続される。
ル・トランジスタ１３０、１３２、１３４および１３６
と、ｐチャネル・トランジスタ１３８および１４０によ
って構成されるカスコード増幅器を有する。第１段１６
のｐチャネル・トランジスタ１２０から流れる電流は、
ｎチャネルトランジスタ１３０と１３４およびｐチャネ
ル・カスコード負荷トランジスタ１３８によって構成さ
れるカスコード段を流れ通る電流を変調する。ｐチャネ
ル・トランジスタ１２０の第２ソース／ドレインは、ノ
ード１３３で、ｎチャネル・トランジスタ１３０と１３
４のそれぞれの第１ソース／ドレインに接続される。ト
ランジスタ１３０の第２ソース／ドレインは、ｐチャネ
ル・トランジスタ１３８の第１ソース／ドレインに接続
される。トランジスタ１３０のゲートは、バイアス電圧
Ｖbias2 に接続される。ｎチャネル・トランジスタ１３
４の第２ソース／ドレインは、第２電圧レール１３１に
接続される。トランジスタ１３４のゲートは、バイアス
電圧Ｖbias3 に接続される。ｐチャネル・トランジスタ
１３８の第２ソース／ドレインは、第１電圧レール１２
８に接続され、一方トランジスタ１３８のゲートは、バ
イアス電圧Ｖbias4 に接続される。
【００２２】ｐチャネル・トランジスタ１２２を通る電
流は、ｎチャネル・トランジスタ１３２と１３６および
ｐチャネル負荷トランジスタ１４０を有するカスコード
段を流れ通る電流を変調する。トランジスタ１２２の第
２ソース／ドレインは、それぞれノード１３５で、ｎチ
ャネル・トランジスタ１３２と１３６の第１ソース／ド
レインに接続される。トランジスタ１３２の第２ソース
／ドレインは、トランジスタ１４０の第１ソース／ドレ
インに接続され、一方トランジスタ１３２のゲートはバ
イアス電圧Ｖbias2 に接続される。ｎチャネル・トラン
ジスタ１３６の第２ソース／ドレインは、第２電圧レー
ル１３１に接続され、一方トランジスタ１３６のゲート
は、バイアス電圧Ｖbias3 に接続される。最後に、ｐチ
ャネル・トランジスタ１４０の第２ソース／ドレイン
は、第１電圧レール１２８に接続され、トランジスタ１
４０のゲートは、バイアス電圧bias4 に接続される。
流は、ｎチャネル・トランジスタ１３２と１３６および
ｐチャネル負荷トランジスタ１４０を有するカスコード
段を流れ通る電流を変調する。トランジスタ１２２の第
２ソース／ドレインは、それぞれノード１３５で、ｎチ
ャネル・トランジスタ１３２と１３６の第１ソース／ド
レインに接続される。トランジスタ１３２の第２ソース
／ドレインは、トランジスタ１４０の第１ソース／ドレ
インに接続され、一方トランジスタ１３２のゲートはバ
イアス電圧Ｖbias2 に接続される。ｎチャネル・トラン
ジスタ１３６の第２ソース／ドレインは、第２電圧レー
ル１３１に接続され、一方トランジスタ１３６のゲート
は、バイアス電圧Ｖbias3 に接続される。最後に、ｐチ
ャネル・トランジスタ１４０の第２ソース／ドレイン
は、第１電圧レール１２８に接続され、トランジスタ１
４０のゲートは、バイアス電圧bias4 に接続される。
【００２３】第２段３０の回路に使用した構造によっ
て、大型のトランジスタ１３４と１３６の選択が可能に
なり、これによって、増幅器の性能を低下することな
く、ノイズとオフセットに対する影響が削減されること
に留意することは重要である。第４段６４（第２ゲイン
・段）の上部セクション６６は、ｐチャネル・トランジ
スタ１４４とｎチャネル・トランジスタ１４６によって
構成される。トランジスタ１４４と１４６の第１ソース
／ドレイン領域は、共に接続され、また非反転出力８０
に接続される。ｐチャネル・トランジスタ１４４の第２
ソース／ドレインは、第１電圧レール１２８に接続され
る。トランジスタ１４４のゲートは、ノード７０で第２
段３０の一部を形成するトランジスタ１３０の第２ソー
ス／ドレインに接続される。ｎチャネル・トランジスタ
１４６の第２ソース／ドレインは、第２電圧レール１３
１に接続される。
て、大型のトランジスタ１３４と１３６の選択が可能に
なり、これによって、増幅器の性能を低下することな
く、ノイズとオフセットに対する影響が削減されること
に留意することは重要である。第４段６４（第２ゲイン
・段）の上部セクション６６は、ｐチャネル・トランジ
スタ１４４とｎチャネル・トランジスタ１４６によって
構成される。トランジスタ１４４と１４６の第１ソース
／ドレイン領域は、共に接続され、また非反転出力８０
に接続される。ｐチャネル・トランジスタ１４４の第２
ソース／ドレインは、第１電圧レール１２８に接続され
る。トランジスタ１４４のゲートは、ノード７０で第２
段３０の一部を形成するトランジスタ１３０の第２ソー
ス／ドレインに接続される。ｎチャネル・トランジスタ
１４６の第２ソース／ドレインは、第２電圧レール１３
１に接続される。
【００２４】第４段６４の下部セクション６８は、ｐチ
ャネル・トランジスタ１４８とｎチャネル・トランジス
タ１５０を有する。トランジスタ１４８と１５０の各第
１ソース／ドレインは、共に接続され、また増幅器１０
の反転出力８４に接続される。トランジスタ１４８の第
２ソース／ドレインは、第１電圧レール１２８に接続さ
れ、一方トランジスタ１４８のゲートは、ノード７２で
第２段３０の一部を形成するトランジスタ１３２の第２
ソース／ドレインに接続される。トランジスタ１５０の
第２ソース／ドレインは、第２電圧レール１３１に接続
される。
ャネル・トランジスタ１４８とｎチャネル・トランジス
タ１５０を有する。トランジスタ１４８と１５０の各第
１ソース／ドレインは、共に接続され、また増幅器１０
の反転出力８４に接続される。トランジスタ１４８の第
２ソース／ドレインは、第１電圧レール１２８に接続さ
れ、一方トランジスタ１４８のゲートは、ノード７２で
第２段３０の一部を形成するトランジスタ１３２の第２
ソース／ドレインに接続される。トランジスタ１５０の
第２ソース／ドレインは、第２電圧レール１３１に接続
される。
【００２５】第４段６４のバイアス電流は、第４（補
助）段８６によって制御され、第５段８６は、この電流
が端子８０と８４で差動信号出力に動的に適応すること
を可能にする。第１カレント・ミラーは、トランジスタ
１４６のゲートをｎチャネル・トランジスタ１５２のゲ
ートと第１ソース／ドレインに接続することによって形
成される。トランジスタ１５２の第２ソース／ドレイン
は、第２電圧レール１３１に接続される。第２カレント
・ミラーは、ｎチャネル・トランジスタ１５０のゲート
をｎチャネル・トランジスタ１５４のゲートと第１ソー
ス／ドレインに接続することによって形成される。ｎチ
ャネル・トランジスタの第２ソース／ドレインは、第２
電圧レール１３１に接続される。
助）段８６によって制御され、第５段８６は、この電流
が端子８０と８４で差動信号出力に動的に適応すること
を可能にする。第１カレント・ミラーは、トランジスタ
１４６のゲートをｎチャネル・トランジスタ１５２のゲ
ートと第１ソース／ドレインに接続することによって形
成される。トランジスタ１５２の第２ソース／ドレイン
は、第２電圧レール１３１に接続される。第２カレント
・ミラーは、ｎチャネル・トランジスタ１５０のゲート
をｎチャネル・トランジスタ１５４のゲートと第１ソー
ス／ドレインに接続することによって形成される。ｎチ
ャネル・トランジスタの第２ソース／ドレインは、第２
電圧レール１３１に接続される。
【００２６】第１および第２カレント・ミラーをバイア
スする電流は、ｐチャネル・トランジスタ１５６と１５
８によって与えられる。ｐチャネル・トランジスタ１５
６と１５８は、更にｐチャネル差動トランジスタ対１６
０と１６２に接続され、これらのトランジスタ１６０と
１６２は、トランジスタ１５２と１５４と共に、補助差
動増幅器を完成する。ｎチャネル・トランジスタ１５２
の第１ソース／ドレインは、トランジスタ１６２の第１
ソース／ドレインに接続される。トランジスタ１６２の
第２ソース／ドレインは、ｐチャネル・トランジスタ１
５６と１５８の第１ソース／ドレインに接続される。ｐ
チャネル・トランジスタ１５６と１５８の第２ソース／
ドレインは、第１電圧レール１２８に接続され、一方ト
ランジスタ１５６と１５８のゲートは、バイアス電圧Ｖ
ｂｉａｓ１ に接続される。同様にして、ｎチャネル・
トランジスタ１５４の第１ソース／ドレインは、ｐチャ
ネル・トランジスタ１６０の第１ソース／ドレインに接
続される。ｐチャネル・トランジスタ１６０の第２ソー
ス／ドレインはいずれも、またｐチャネル・トランジス
タ１５６と１５８の第１ソース／ドレインに接続され
る。
スする電流は、ｐチャネル・トランジスタ１５６と１５
８によって与えられる。ｐチャネル・トランジスタ１５
６と１５８は、更にｐチャネル差動トランジスタ対１６
０と１６２に接続され、これらのトランジスタ１６０と
１６２は、トランジスタ１５２と１５４と共に、補助差
動増幅器を完成する。ｎチャネル・トランジスタ１５２
の第１ソース／ドレインは、トランジスタ１６２の第１
ソース／ドレインに接続される。トランジスタ１６２の
第２ソース／ドレインは、ｐチャネル・トランジスタ１
５６と１５８の第１ソース／ドレインに接続される。ｐ
チャネル・トランジスタ１５６と１５８の第２ソース／
ドレインは、第１電圧レール１２８に接続され、一方ト
ランジスタ１５６と１５８のゲートは、バイアス電圧Ｖ
ｂｉａｓ１ に接続される。同様にして、ｎチャネル・
トランジスタ１５４の第１ソース／ドレインは、ｐチャ
ネル・トランジスタ１６０の第１ソース／ドレインに接
続される。ｐチャネル・トランジスタ１６０の第２ソー
ス／ドレインはいずれも、またｐチャネル・トランジス
タ１５６と１５８の第１ソース／ドレインに接続され
る。
【００２７】１対の電圧フォロアは、トランジスタ１６
４と１６６、１６８と１７０によって形成される。トラ
ンジスタ１６４と１６６の第１ソース／ドレインは、共
に接続され、またｐチャネル・トランジスタ１６０のゲ
ートに接続される。ｎチャネル・トランジスタ１６４の
第２ソース／ドレインは、第１電圧レール１２８に接続
され、一方トランジスタ１６６の第２ソース／ドレイン
は、第２電圧レール１３１に接続される。トランジスタ
１６４のゲートは、ノード７０に接続され、ｎチャネル
・トランジスタ１６６のゲートはバイアス電圧Ｖbias3
に接続される。同様に、ｎチャネル・トランジスタ１６
８と１７０の第１ソース／ドレインは共に接続され、ま
たｐチャネル・トランジスタ１６２のゲートに接続され
る。トランジスタ１６８の第２ソース／ドレインは、第
１電圧レール１２８に接続され，一方トランジスタ１７
０の第２ソース／ドレインは第２電圧レール１３１に接
続される。トランジスタ１６８のゲートはノード７２に
接続され、一方トランジスタ１７０のゲートはバイアス
電圧Ｖbias3 に接続される。
４と１６６、１６８と１７０によって形成される。トラ
ンジスタ１６４と１６６の第１ソース／ドレインは、共
に接続され、またｐチャネル・トランジスタ１６０のゲ
ートに接続される。ｎチャネル・トランジスタ１６４の
第２ソース／ドレインは、第１電圧レール１２８に接続
され、一方トランジスタ１６６の第２ソース／ドレイン
は、第２電圧レール１３１に接続される。トランジスタ
１６４のゲートは、ノード７０に接続され、ｎチャネル
・トランジスタ１６６のゲートはバイアス電圧Ｖbias3
に接続される。同様に、ｎチャネル・トランジスタ１６
８と１７０の第１ソース／ドレインは共に接続され、ま
たｐチャネル・トランジスタ１６２のゲートに接続され
る。トランジスタ１６８の第２ソース／ドレインは、第
１電圧レール１２８に接続され，一方トランジスタ１７
０の第２ソース／ドレインは第２電圧レール１３１に接
続される。トランジスタ１６８のゲートはノード７２に
接続され、一方トランジスタ１７０のゲートはバイアス
電圧Ｖbias3 に接続される。
【００２８】非反転出力端子８０は、コンデンサ９０と
抵抗器９２を介して、ノード７０に接続される。反転出
力８４は、コンデンサ９６の抵抗器９８を介して、ノー
ド７２に接続される。トランジスタ１６０と１６２のゲ
ートの間に差動信号が全く発生しない場合には、トラン
ジスタ１５２と１５４を流れる電流は等しい。トランジ
スタ１４６と１５０を流れる電流は、それぞれトランジ
スタ１５２と１５４に流入する電流のイメージであるの
で、出力端子８０と８４のバイアス電流は等しい。しか
し、差動信号がトランジスタ１６０と１６２のゲートの
間に加えられると、電圧差が第２段３０のノード７０と
７２と発生する。ノード７０と７２に発生した電圧差
は、トランジスタ１６４と１６６、１６８と１７０によ
ってそれぞれ形成された電圧フォロアを介して、差動ト
ランジスタ１６０と１６２のゲートを駆動する。トラン
ジスタ１６０と１６２はトランジスタ１５２と１５４を
差動的に（アンバランスに）駆動し、その結果、トラン
ジスタ１４６と１５０を通る出力電流が等しくならな
い。この出力電流の変調によって、出力端子８０と８４
の電流が関連する負荷に適合される。これによって、増
幅器がスルー・レート・モードに入る場合に越えるしき
い値が高くなり、その結果、過渡電流の間のスルー・レ
ート現象によって発生する非直線性が減少する。
抵抗器９２を介して、ノード７０に接続される。反転出
力８４は、コンデンサ９６の抵抗器９８を介して、ノー
ド７２に接続される。トランジスタ１６０と１６２のゲ
ートの間に差動信号が全く発生しない場合には、トラン
ジスタ１５２と１５４を流れる電流は等しい。トランジ
スタ１４６と１５０を流れる電流は、それぞれトランジ
スタ１５２と１５４に流入する電流のイメージであるの
で、出力端子８０と８４のバイアス電流は等しい。しか
し、差動信号がトランジスタ１６０と１６２のゲートの
間に加えられると、電圧差が第２段３０のノード７０と
７２と発生する。ノード７０と７２に発生した電圧差
は、トランジスタ１６４と１６６、１６８と１７０によ
ってそれぞれ形成された電圧フォロアを介して、差動ト
ランジスタ１６０と１６２のゲートを駆動する。トラン
ジスタ１６０と１６２はトランジスタ１５２と１５４を
差動的に（アンバランスに）駆動し、その結果、トラン
ジスタ１４６と１５０を通る出力電流が等しくならな
い。この出力電流の変調によって、出力端子８０と８４
の電流が関連する負荷に適合される。これによって、増
幅器がスルー・レート・モードに入る場合に越えるしき
い値が高くなり、その結果、過渡電流の間のスルー・レ
ート現象によって発生する非直線性が減少する。
【００２９】次に図３は、演算増幅器１０の共通モード
経路を示す。簡潔かつ明瞭にするため、図２に示した差
動経路に関連して前に説明した相互接続については、こ
こで繰返さない。共通モード経路用の入力段は、ｎチャ
ネル・トランジスタ１７２と１７４によって構成される
電流ソース、ｎチャネル・トランジスタ１７６と１７８
によって形成される差動対、およびｐチャネル・トラン
ジスタ１８０と１８２によって構成される負荷を有す
る。トランジスタ１７２と１７４の第１ソース／ドレイ
ンは、第２電圧レール１３１に接続され、一方トランジ
スタ１７２と１７４のゲートは、バイアス電圧Ｖbias3
に接続される。トランジスタ１７２の第２ソース／ドレ
インは、トランジスタ１７６の第１ソース／ドレインに
接続され、一方トランジスタ１７４の第２ソース／ドレ
インは、トランジスタ１７８の第１ソース／ドレインに
接続される。トランジスタ１７６のゲートは、基準共通
モード電圧cmre f に接続される。トランジスタ１７８の
ゲートは、信号Ｖcminに接続され、この信号は、出力端
子８０と８４に発生する２つの出力電圧の平均値に等し
い。図１に示したように、抵抗器１１４と１１８を使用
した時間的に連続した方式か、または抵抗器１１４と１
１８の代りにスイッチド・キャパシタを使用することに
よるサンプル法（sampled way ）のいずれかで、この平
均値を発生することができる。トランジスタ１７６の第
２ソース／ドレインは、ノード１７７でトランジスタ１
８０のゲートおよび第１ソース／ドレインに接続され
る。次にトランジスタ１８０の第２ソース／ドレイン
は、第１電圧レール１２８に接続される。トランジスタ
１７８の第２ソース／ドレインは、ノード１７９のｐチ
ャネル・トランジスタ１８２のゲートおよび第１ソース
／ドレインに接続され、その第２ソース／ドレインは、
電圧レール１２８に接続される。
経路を示す。簡潔かつ明瞭にするため、図２に示した差
動経路に関連して前に説明した相互接続については、こ
こで繰返さない。共通モード経路用の入力段は、ｎチャ
ネル・トランジスタ１７２と１７４によって構成される
電流ソース、ｎチャネル・トランジスタ１７６と１７８
によって形成される差動対、およびｐチャネル・トラン
ジスタ１８０と１８２によって構成される負荷を有す
る。トランジスタ１７２と１７４の第１ソース／ドレイ
ンは、第２電圧レール１３１に接続され、一方トランジ
スタ１７２と１７４のゲートは、バイアス電圧Ｖbias3
に接続される。トランジスタ１７２の第２ソース／ドレ
インは、トランジスタ１７６の第１ソース／ドレインに
接続され、一方トランジスタ１７４の第２ソース／ドレ
インは、トランジスタ１７８の第１ソース／ドレインに
接続される。トランジスタ１７６のゲートは、基準共通
モード電圧cmre f に接続される。トランジスタ１７８の
ゲートは、信号Ｖcminに接続され、この信号は、出力端
子８０と８４に発生する２つの出力電圧の平均値に等し
い。図１に示したように、抵抗器１１４と１１８を使用
した時間的に連続した方式か、または抵抗器１１４と１
１８の代りにスイッチド・キャパシタを使用することに
よるサンプル法（sampled way ）のいずれかで、この平
均値を発生することができる。トランジスタ１７６の第
２ソース／ドレインは、ノード１７７でトランジスタ１
８０のゲートおよび第１ソース／ドレインに接続され
る。次にトランジスタ１８０の第２ソース／ドレイン
は、第１電圧レール１２８に接続される。トランジスタ
１７８の第２ソース／ドレインは、ノード１７９のｐチ
ャネル・トランジスタ１８２のゲートおよび第１ソース
／ドレインに接続され、その第２ソース／ドレインは、
電圧レール１２８に接続される。
【００３０】他の１対のｎチャネル電流ソース・トラン
ジスタ１８６と１８８を設ける。ｐチャネル・トランジ
スタ１８６は、第１電圧レール１２８に接続された第１
ソース／ドレインと、ｎチャネル・トランジスタ１７６
の第２ソース／ドレインに接続された第２ソース／ドレ
インを有する。ｐチャネル・トランジスタ１８８は、第
１電圧レール１２８に接続された第１ソース／ドレイン
と、ｎチャネル・トランジスタ１７８の第２ソース／ド
レインに接続された第２ソース／ドレインを有する。ト
ランジスタ１８６と１８８のゲートは、各々バイアス電
圧Ｖbias1 に接続される。
ジスタ１８６と１８８を設ける。ｐチャネル・トランジ
スタ１８６は、第１電圧レール１２８に接続された第１
ソース／ドレインと、ｎチャネル・トランジスタ１７６
の第２ソース／ドレインに接続された第２ソース／ドレ
インを有する。ｐチャネル・トランジスタ１８８は、第
１電圧レール１２８に接続された第１ソース／ドレイン
と、ｎチャネル・トランジスタ１７８の第２ソース／ド
レインに接続された第２ソース／ドレインを有する。ト
ランジスタ１８６と１８８のゲートは、各々バイアス電
圧Ｖbias1 に接続される。
【００３１】前に論議したように、共通モード経路は、
共通モード電圧を設定し、これによって演算増幅器１０
の動作点を設定する。共通モード経路の構造も、またど
のようなロッキング状態も回避するように、また当初の
状態に関係なく、回路の始動時に適切なバイアスを保証
するように設計される。図４は、補償ループならびに図
２と図３に示した差動および共通モード経路を含む演算
増幅器１０の完全な回路の概略図である。ループ全体の
安定性は、補償ネットワークによって達成され、これら
のネットワークの１つが、差動および共通モード経路の
両方の補償に使用される主ネットワークである。主補償
ネットワークは、極分割法を使用し、コンデンサ９０と
抵抗器９２およびコンデンサ９６と抵抗器９８によって
それぞれ形成されるＲＣネットワークを含む。主極の位
置は、トランジスタ１３８と１４０の出力コンダクタン
ス、コンデンサ９０と９６の値、およびトランジスタ１
４４、１４６、１４８および１５０によって形成された
出力段のゲインによって決まる。主極の位置の設定に必
要な全ての素子を、差動および共通モード経路の両方が
共有するので、同じ補償ネットワークによって、２つの
ループの安定が保証される。
共通モード電圧を設定し、これによって演算増幅器１０
の動作点を設定する。共通モード経路の構造も、またど
のようなロッキング状態も回避するように、また当初の
状態に関係なく、回路の始動時に適切なバイアスを保証
するように設計される。図４は、補償ループならびに図
２と図３に示した差動および共通モード経路を含む演算
増幅器１０の完全な回路の概略図である。ループ全体の
安定性は、補償ネットワークによって達成され、これら
のネットワークの１つが、差動および共通モード経路の
両方の補償に使用される主ネットワークである。主補償
ネットワークは、極分割法を使用し、コンデンサ９０と
抵抗器９２およびコンデンサ９６と抵抗器９８によって
それぞれ形成されるＲＣネットワークを含む。主極の位
置は、トランジスタ１３８と１４０の出力コンダクタン
ス、コンデンサ９０と９６の値、およびトランジスタ１
４４、１４６、１４８および１５０によって形成された
出力段のゲインによって決まる。主極の位置の設定に必
要な全ての素子を、差動および共通モード経路の両方が
共有するので、同じ補償ネットワークによって、２つの
ループの安定が保証される。
【００３２】基本的に、差動ループと共通モード・ルー
プの間の唯一の相違はそれらの入力段にあるので、共通
モード・ループ用の入力段のゲインの調整を行い、その
結果、差動モード・ループと共通モード・ループの周波
数特性が同じになり、補償ネットワークの個別の素子に
対する同じ値によって、両方のループが補償される。ト
ランジスタ１８６と１８８のサイズを選択することによ
って、この調整を行い。このサイズによって、共通モー
ド増幅器の入力差動トランジスタ対１７６と１７８の相
互コンダクタンスが設定される。
プの間の唯一の相違はそれらの入力段にあるので、共通
モード・ループ用の入力段のゲインの調整を行い、その
結果、差動モード・ループと共通モード・ループの周波
数特性が同じになり、補償ネットワークの個別の素子に
対する同じ値によって、両方のループが補償される。ト
ランジスタ１８６と１８８のサイズを選択することによ
って、この調整を行い。このサイズによって、共通モー
ド増幅器の入力差動トランジスタ対１７６と１７８の相
互コンダクタンスが設定される。
【００３３】フィード・フォワード・タイプの第２次補
償もまた設けられる。トランジスタ１２０と１３０およ
び１２２と１３２の相互コンダクタンス率が適切に選択
されると、コンデンサ２２と２８は、カスコード・ノー
ド１３３と１３５の寄生容量に起因する極の補償を可能
にする。コンデンサ１０６と１１０は、第５段５４用の
フィード・フォワード素子として使用される。
償もまた設けられる。トランジスタ１２０と１３０およ
び１２２と１３２の相互コンダクタンス率が適切に選択
されると、コンデンサ２２と２８は、カスコード・ノー
ド１３３と１３５の寄生容量に起因する極の補償を可能
にする。コンデンサ１０６と１１０は、第５段５４用の
フィード・フォワード素子として使用される。
【００３４】全ての経路を開放し、電流が供給レール１
２８と１３０の間を流れることを可能にすることによっ
て、パワー・ダウン状態を設定する。大部分の活性素子
をオフに切り替え、内部ノードの値を既知の電圧に設定
することによって、これを達成する。この機能は、ｐチ
ャネル・トランジスタ１９０、１９２、１９４および１
９６と、ｎチャネル・トランジスタ１９８と２００を使
用して実行される。ｐチャネル・トランジスタ１９０、
１９２、１９４および１９６のゲートは、それぞれ信号
ＤＯＷＮＦに接続される。ｐチャネル・トランジスタ１
９０、１９２、１９４および１９６のソース／ドレイン
の第１のものは、それぞれ第１電圧レール１２８に接続
される。トランジスタ１９０の第２ソース／ドレイン
は、ノード７０に接続され、一方トランジスタ１９２の
第２ソース／ドレインは、ノード７２に接続される。同
様の方法で、ｐチャネル・トランジスタ１９４の第２ソ
ース／ドレインは、ノード１７７に接続され、一方トラ
ンジスタ１９６の第２ソース／ドレインは、ノード１７
９に接続される。ｎチャネル・トランジスタ１９８と２
００のゲートは、それぞれ信号ＤＯＷＮに接続される。
トランジスタ１９８と２００のソース／ドレインの第１
のものは、第２電圧レール１３１に接続される。トラン
ジスタ１９８のソース／ドレインの第２のものは、ｐチ
ャネル・トランジスタ１６０の第１ソース／ドレインに
接続され、一方ｎチャネル・トランジスタ２００の第２
ソース／ドレインは、トランジスタ１６２の第１ソース
／ドレインに接続される。
２８と１３０の間を流れることを可能にすることによっ
て、パワー・ダウン状態を設定する。大部分の活性素子
をオフに切り替え、内部ノードの値を既知の電圧に設定
することによって、これを達成する。この機能は、ｐチ
ャネル・トランジスタ１９０、１９２、１９４および１
９６と、ｎチャネル・トランジスタ１９８と２００を使
用して実行される。ｐチャネル・トランジスタ１９０、
１９２、１９４および１９６のゲートは、それぞれ信号
ＤＯＷＮＦに接続される。ｐチャネル・トランジスタ１
９０、１９２、１９４および１９６のソース／ドレイン
の第１のものは、それぞれ第１電圧レール１２８に接続
される。トランジスタ１９０の第２ソース／ドレイン
は、ノード７０に接続され、一方トランジスタ１９２の
第２ソース／ドレインは、ノード７２に接続される。同
様の方法で、ｐチャネル・トランジスタ１９４の第２ソ
ース／ドレインは、ノード１７７に接続され、一方トラ
ンジスタ１９６の第２ソース／ドレインは、ノード１７
９に接続される。ｎチャネル・トランジスタ１９８と２
００のゲートは、それぞれ信号ＤＯＷＮに接続される。
トランジスタ１９８と２００のソース／ドレインの第１
のものは、第２電圧レール１３１に接続される。トラン
ジスタ１９８のソース／ドレインの第２のものは、ｐチ
ャネル・トランジスタ１６０の第１ソース／ドレインに
接続され、一方ｎチャネル・トランジスタ２００の第２
ソース／ドレインは、トランジスタ１６２の第１ソース
／ドレインに接続される。
【００３５】パワー・ダウンの間、バイアス電圧Ｖ
bias1 は、高い供給電圧に設定され、バイアス電圧Ｖ
bias3 は、低い供給電圧に設計される。これによって、
ｐチャネル電流ソース・トランジスタ１２４、１２６、
１８６および１８８と、ｎチャネル電流ソース・トラン
ジスタ１３４、１３６、１７２、１７４、１６６および
１７０は、オフに切り替えられる。信号ＤＯＷＮＦは、
低い供給電圧に設定され、ｐチャネル・トランジスタ１
９０、１９２、１９４および１９６をオンに切り替え、
これによってノード７０、７２、１７７および１７９を
強制的に高い供給電圧に変え、ｐチャネル出力素子１４
８と１４４をオフに切り替える。同時に、信号ＤＯＷＮ
は、高い供給電圧に設定され、トランジスタ１９８と２
００をオンに切り替え、出力電流ソース・トランジスタ
１４６と１５０をオフに切り替える。
bias1 は、高い供給電圧に設定され、バイアス電圧Ｖ
bias3 は、低い供給電圧に設計される。これによって、
ｐチャネル電流ソース・トランジスタ１２４、１２６、
１８６および１８８と、ｎチャネル電流ソース・トラン
ジスタ１３４、１３６、１７２、１７４、１６６および
１７０は、オフに切り替えられる。信号ＤＯＷＮＦは、
低い供給電圧に設定され、ｐチャネル・トランジスタ１
９０、１９２、１９４および１９６をオンに切り替え、
これによってノード７０、７２、１７７および１７９を
強制的に高い供給電圧に変え、ｐチャネル出力素子１４
８と１４４をオフに切り替える。同時に、信号ＤＯＷＮ
は、高い供給電圧に設定され、トランジスタ１９８と２
００をオンに切り替え、出力電流ソース・トランジスタ
１４６と１５０をオフに切り替える。
【００３６】この好適な実施例では、レール１２８と１
３０に供給される電圧は、関連するディジタル回路と両
立するように、それぞれ＋５ボルトおよび−０ボルトの
オーダになるように選択される。これらに対応して、次
にバイアス電圧Ｖbiasおよび信号ＤＯＷＮＦとＤＯＷＮ
の電圧が選択される。本発明の演算増幅器によって、３
０ＭＨｚを超える単一（unity ）ゲート帯域幅、７０ｄ
Ｂを超える低周波ゲインおよび８０ｄＢを超え、直線性
を有するピークからピークまでが８Ｖの出力のダイナミ
ック・レンジが一般的に提供される。更に、本発明の演
算増幅器は、（一般的に２０ＫΩの）抵抗性負荷と（一
般的に５０ｐＦの）容量性負荷の両方を駆動する。更
に、切換時の過渡電流の間、スルー・レート・モードが
回避される。最後に、本発明によって、切換え可能なパ
ワー・ダウン・モードとパワー・アップ時のロック不能
の共通モード制御ループが提供される。
３０に供給される電圧は、関連するディジタル回路と両
立するように、それぞれ＋５ボルトおよび−０ボルトの
オーダになるように選択される。これらに対応して、次
にバイアス電圧Ｖbiasおよび信号ＤＯＷＮＦとＤＯＷＮ
の電圧が選択される。本発明の演算増幅器によって、３
０ＭＨｚを超える単一（unity ）ゲート帯域幅、７０ｄ
Ｂを超える低周波ゲインおよび８０ｄＢを超え、直線性
を有するピークからピークまでが８Ｖの出力のダイナミ
ック・レンジが一般的に提供される。更に、本発明の演
算増幅器は、（一般的に２０ＫΩの）抵抗性負荷と（一
般的に５０ｐＦの）容量性負荷の両方を駆動する。更
に、切換時の過渡電流の間、スルー・レート・モードが
回避される。最後に、本発明によって、切換え可能なパ
ワー・ダウン・モードとパワー・アップ時のロック不能
の共通モード制御ループが提供される。
【００３７】本発明の好適な実施例とそれらの利点を上
記で詳細に説明したが、本発明はこれに限定されるもの
ではなく、添付の請求項の範囲と精神によってのみ限定
されるものである。 以上の記載に関連して、以下の各項を開示する。 １．差動信号を受ける差動信号入力段；上記の差動信号
を増幅する差動ループ；および上記の増幅された差動信
号間の平均電圧の差を予め選択した値に保持する共通モ
ード・ループ；によって構成されることを特徴とする演
算増幅器。
記で詳細に説明したが、本発明はこれに限定されるもの
ではなく、添付の請求項の範囲と精神によってのみ限定
されるものである。 以上の記載に関連して、以下の各項を開示する。 １．差動信号を受ける差動信号入力段；上記の差動信号
を増幅する差動ループ；および上記の増幅された差動信
号間の平均電圧の差を予め選択した値に保持する共通モ
ード・ループ；によって構成されることを特徴とする演
算増幅器。
【００３８】２．上記の差動ループは；上記の入力段に
接続された第ゲイン段；上記の第１ゲイン段に接続され
た第２ゲイン段；増幅された上記の差動信号を出力する
出力端子；および上記の出力端子と上記の第２ゲイン段
を接続して上記の第２ゲイン段の出力バイアス電流を動
的に制御する回路；によって構成されることを特徴とす
る前記項１記載の演算増幅器。
接続された第ゲイン段；上記の第１ゲイン段に接続され
た第２ゲイン段；増幅された上記の差動信号を出力する
出力端子；および上記の出力端子と上記の第２ゲイン段
を接続して上記の第２ゲイン段の出力バイアス電流を動
的に制御する回路；によって構成されることを特徴とす
る前記項１記載の演算増幅器。
【００３９】３．上記の共通モード・ループは；上記の
第１ゲイン段；上記の第２ゲイン段；および上記の出力
端子と上記の第１ゲイン段を接続する共通モード入力
段；によって構成されることを特徴とする前記項２記載
の演算増幅器。
第１ゲイン段；上記の第２ゲイン段；および上記の出力
端子と上記の第１ゲイン段を接続する共通モード入力
段；によって構成されることを特徴とする前記項２記載
の演算増幅器。
【００４０】４．上記の出力端子と上記の第１および第
２ゲイン段を接続し、差動および共通モード補償を行う
極分割補償ネットワークによって更に構成されることを
特徴とする前記項２記載の演算増幅器。 ５．差動入力信号を受ける差動入力；第１および第２出
力；上記の第１および第２出力の間に発生する共通モー
ド電圧と基準電圧を比較し、これに応答して共通モード
制御信号を出力する共通モード状態；および上記の第１
および第２出力に発生する増幅された差動信号に応答し
て上記の第２ゲイン段に与えられたバイアス電流を動的
に制御する補助段；によって構成されることを特徴とす
るを演算増幅器。
２ゲイン段を接続し、差動および共通モード補償を行う
極分割補償ネットワークによって更に構成されることを
特徴とする前記項２記載の演算増幅器。 ５．差動入力信号を受ける差動入力；第１および第２出
力；上記の第１および第２出力の間に発生する共通モー
ド電圧と基準電圧を比較し、これに応答して共通モード
制御信号を出力する共通モード状態；および上記の第１
および第２出力に発生する増幅された差動信号に応答し
て上記の第２ゲイン段に与えられたバイアス電流を動的
に制御する補助段；によって構成されることを特徴とす
るを演算増幅器。
【００４１】６．上記の第１および第２ゲイン段は、各
々第１および第２増幅セクションによって構成されるこ
とを特徴とする前記項５記載の増幅器。 ７．上記の共通モード段は、差動増幅器を有することを
特徴とする前記項５記載の増幅器。 ８．上記の補助段は、差動増幅器を有することを特徴と
する前記項５記載の増幅器。
々第１および第２増幅セクションによって構成されるこ
とを特徴とする前記項５記載の増幅器。 ７．上記の共通モード段は、差動増幅器を有することを
特徴とする前記項５記載の増幅器。 ８．上記の補助段は、差動増幅器を有することを特徴と
する前記項５記載の増幅器。
【００４２】９．第１および第２差動信号を受ける差動
入力回路；上記の入力回路に接続され、上記の第１差動
信号を増幅する第１セクションと上記の第２差動信号を
増幅する第２セクションを有する第１ゲイン回路；上記
の第１ゲイン回路に接続され、上記の第１差動信号を更
に増幅する第１セクションと上記の第２差動信号を更に
増幅する第２セクションを有する第２ゲイン回路；上記
の第２ゲイン回路に接続され，増幅された第１差動信号
を出力する第１出力端子；上記の第２ゲイン回路に接続
され、増幅された第２差動信号を出力する第２出力端
子；上記の第１ゲイン回路を上記の第１および第２出力
端子と接続し、上記の演算増幅器の動作点を設定する共
通モード回路；および上記の第２ゲイン回路を上記の第
１および第２出力端子と接続し、上記の第１および第２
出力端子の出力電流バイアスを動的に制御する補助回
路；によって構成されることを特徴とする演算増幅器。
入力回路；上記の入力回路に接続され、上記の第１差動
信号を増幅する第１セクションと上記の第２差動信号を
増幅する第２セクションを有する第１ゲイン回路；上記
の第１ゲイン回路に接続され、上記の第１差動信号を更
に増幅する第１セクションと上記の第２差動信号を更に
増幅する第２セクションを有する第２ゲイン回路；上記
の第２ゲイン回路に接続され，増幅された第１差動信号
を出力する第１出力端子；上記の第２ゲイン回路に接続
され、増幅された第２差動信号を出力する第２出力端
子；上記の第１ゲイン回路を上記の第１および第２出力
端子と接続し、上記の演算増幅器の動作点を設定する共
通モード回路；および上記の第２ゲイン回路を上記の第
１および第２出力端子と接続し、上記の第１および第２
出力端子の出力電流バイアスを動的に制御する補助回
路；によって構成されることを特徴とする演算増幅器。
【００４３】１０．上記の差動入力回路は、差動増幅器
によって構成されることを特徴とする前記項９記載の演
算増幅器。 １１．上記の第１ゲイン回路は、カスコード増幅器によ
って構成されることを特徴とする前記項９記載の演算増
幅器。 １２．上記の第１ゲイン回路は、第１および第２共通源
増幅器によって構成されることを特徴とする前記項９記
載の演算増幅器。
によって構成されることを特徴とする前記項９記載の演
算増幅器。 １１．上記の第１ゲイン回路は、カスコード増幅器によ
って構成されることを特徴とする前記項９記載の演算増
幅器。 １２．上記の第１ゲイン回路は、第１および第２共通源
増幅器によって構成されることを特徴とする前記項９記
載の演算増幅器。
【００４４】１３．上記の共通モード回路は、上記の第
１および第２出力端子間に発生する差動電圧の平均値を
予め選択した共通モード電圧に保持することを特徴とす
る前記項９記載の演算増幅器。 １４．上記の共通モード回路は第１入力と第２入力を有
し、上記の第１入力は第１インピーダンスを介して上記
の第１出力端子に接続されると共に第２インピーダンス
を介して上記の第２出力端子に接続され、上記の第２入
力は基準電圧に接続されることを特徴とする前記項１３
記載の演算増幅器。
１および第２出力端子間に発生する差動電圧の平均値を
予め選択した共通モード電圧に保持することを特徴とす
る前記項９記載の演算増幅器。 １４．上記の共通モード回路は第１入力と第２入力を有
し、上記の第１入力は第１インピーダンスを介して上記
の第１出力端子に接続されると共に第２インピーダンス
を介して上記の第２出力端子に接続され、上記の第２入
力は基準電圧に接続されることを特徴とする前記項１３
記載の演算増幅器。
【００４５】１５．上記の補助回路は、上記の第１出力
端子に接続された第１カレント・ミラー、上記の第２出
力端子に接続された第２カレント・ミラー、および上記
の第１および第２カレント・ミラーに接続されて上記の
第１および第２カレント・ミラーを駆動する差動増幅器
によって構成されることを特徴とする前記項９記載の演
算増幅器。
端子に接続された第１カレント・ミラー、上記の第２出
力端子に接続された第２カレント・ミラー、および上記
の第１および第２カレント・ミラーに接続されて上記の
第１および第２カレント・ミラーを駆動する差動増幅器
によって構成されることを特徴とする前記項９記載の演
算増幅器。
【００４６】１６．非反転入力１２と反転入力１４を有
する入力段；第１および第２増幅セクションを有する第
１ゲイン段であって、上記の第１セクションの非反転入
力は上記の入力段の反転出力に接続され、上記の第２セ
クションの非反転入力は上記の入力段の反転出力に接続
される上記の第１ゲイン段；第１および第２増幅セクシ
ョンを有する第２ゲイン段であって、上記の第２ゲイン
段の上記の第１セクションの反転入力は上記の第１ゲイ
ン段の上記の第１セクションの出力に接続され、上記の
第２ゲイン段の上記の第２セクションの反転入力は上記
の第１ゲイン段の上記の第２セクションの出力に接続さ
れる上記の第２ゲイン段；基準電圧に接続された非反転
入力および第１インピーダンスを介して上記の第２ゲイ
ン段の上記の第１セクションの出力に接続されると共に
第２インピーダンスを介して上記の第２ゲイン段の上記
の第２セクションの出力に接続され、上記の第１ゲイン
段の上記の第１および第２セクションのそれぞれの反転
入力に接続された出力を更に有する共通モード入力段；
および上記の第１ゲイン段の上記の第１セクションの上
記の出力に接続された非反転入力および上記の第１ゲイ
ン段の上記の第２セクションの上記の出力に接続された
反転入力を有する補助段であって、上記の補助段の非反
転出力は上記の第２ゲイン段の上記の第１セクションの
第２入力に接続され、上記の補助段の反転出力は上記の
第２ゲイン段の上記の第２セクションの第２入力に接続
される上記の補助段；によって構成されることを特徴と
する高性能演算増幅器。
する入力段；第１および第２増幅セクションを有する第
１ゲイン段であって、上記の第１セクションの非反転入
力は上記の入力段の反転出力に接続され、上記の第２セ
クションの非反転入力は上記の入力段の反転出力に接続
される上記の第１ゲイン段；第１および第２増幅セクシ
ョンを有する第２ゲイン段であって、上記の第２ゲイン
段の上記の第１セクションの反転入力は上記の第１ゲイ
ン段の上記の第１セクションの出力に接続され、上記の
第２ゲイン段の上記の第２セクションの反転入力は上記
の第１ゲイン段の上記の第２セクションの出力に接続さ
れる上記の第２ゲイン段；基準電圧に接続された非反転
入力および第１インピーダンスを介して上記の第２ゲイ
ン段の上記の第１セクションの出力に接続されると共に
第２インピーダンスを介して上記の第２ゲイン段の上記
の第２セクションの出力に接続され、上記の第１ゲイン
段の上記の第１および第２セクションのそれぞれの反転
入力に接続された出力を更に有する共通モード入力段；
および上記の第１ゲイン段の上記の第１セクションの上
記の出力に接続された非反転入力および上記の第１ゲイ
ン段の上記の第２セクションの上記の出力に接続された
反転入力を有する補助段であって、上記の補助段の非反
転出力は上記の第２ゲイン段の上記の第１セクションの
第２入力に接続され、上記の補助段の反転出力は上記の
第２ゲイン段の上記の第２セクションの第２入力に接続
される上記の補助段；によって構成されることを特徴と
する高性能演算増幅器。
【００４７】１７．上記の第２ゲイン段の上記の第１セ
クションの上記の出力を上記の補助段の上記の非反転入
力に接続する第１抵抗器−コンデンサ・ネットワークお
よび上記の第２ゲイン段の上記の第２セクションの上記
の出力を上記の補助段の上記の反転入力に接続する第２
抵抗器−コンデンサ・ネットワークを有する分割極補償
ネットワークによって更に構成されることを特徴とする
前記項１６記載の演算増幅器。
クションの上記の出力を上記の補助段の上記の非反転入
力に接続する第１抵抗器−コンデンサ・ネットワークお
よび上記の第２ゲイン段の上記の第２セクションの上記
の出力を上記の補助段の上記の反転入力に接続する第２
抵抗器−コンデンサ・ネットワークを有する分割極補償
ネットワークによって更に構成されることを特徴とする
前記項１６記載の演算増幅器。
【００４８】１８．上記の入力段は、第１および第２差
動トランジスタと電流ソースを有する差動増幅器によっ
て構成されることを特徴とする前記項１６記載の演算増
幅器。 １９．上記の第１ゲイン段の上記の第１および第２セク
ションは、各々が負荷トランジスタを介して第１供給電
圧に接続されると共に電流ソース・トランジスタを介し
て第２供給電圧に接続されるカスコード・トランジスタ
を有する第１および第２カスコード増幅器セクションに
よって構成されることを特徴とする前記項１６記載の演
算増幅器。
動トランジスタと電流ソースを有する差動増幅器によっ
て構成されることを特徴とする前記項１６記載の演算増
幅器。 １９．上記の第１ゲイン段の上記の第１および第２セク
ションは、各々が負荷トランジスタを介して第１供給電
圧に接続されると共に電流ソース・トランジスタを介し
て第２供給電圧に接続されるカスコード・トランジスタ
を有する第１および第２カスコード増幅器セクションに
よって構成されることを特徴とする前記項１６記載の演
算増幅器。
【００４９】２０．上記の第２ゲイン段の上記の第１お
よび第２セクションは第１および第２共通ソース増幅器
セクションによって構成され、上記の第１共通ソース増
幅器セクションは上記の第１出力端子を第１供給電圧に
接続する共通ソース増幅トランジスタと上記の出力を第
２供給電圧に接続する負荷トランジスタを有し、上記の
第２共通ソース増幅器回路は上記の反転端子を上記の第
１供給電圧に接続する共通ソース増幅器トランジスタと
上記の反転出力端子を上記の第２供給電圧に接続する負
荷トランジスタを有することを特徴とする前記項１６記
載の演算増幅器。
よび第２セクションは第１および第２共通ソース増幅器
セクションによって構成され、上記の第１共通ソース増
幅器セクションは上記の第１出力端子を第１供給電圧に
接続する共通ソース増幅トランジスタと上記の出力を第
２供給電圧に接続する負荷トランジスタを有し、上記の
第２共通ソース増幅器回路は上記の反転端子を上記の第
１供給電圧に接続する共通ソース増幅器トランジスタと
上記の反転出力端子を上記の第２供給電圧に接続する負
荷トランジスタを有することを特徴とする前記項１６記
載の演算増幅器。
【００５０】２１．上記の非反転出力端子に接続された
第１カレント・ミラー；上記の反転出力端子に接続され
た第２カレント・ミラー；および上記の第１および第２
カレント・ミラーを駆動する差動増幅器。によって構成
されることを特徴とする前記項１６記載の演算増幅器。 ２２．上記の共通モード入力段は電流ソースと第１およ
び第２差動トランジスタを有する差動増幅器によって構
成され、上記の第１差動トランジスタは上記の出力端子
の両端に発生する電圧の平均値によって駆動され、上記
の第２差動トランジスタは基準電圧によって駆動される
ことを特徴とする前記項１６記載の演算増幅器。
第１カレント・ミラー；上記の反転出力端子に接続され
た第２カレント・ミラー；および上記の第１および第２
カレント・ミラーを駆動する差動増幅器。によって構成
されることを特徴とする前記項１６記載の演算増幅器。 ２２．上記の共通モード入力段は電流ソースと第１およ
び第２差動トランジスタを有する差動増幅器によって構
成され、上記の第１差動トランジスタは上記の出力端子
の両端に発生する電圧の平均値によって駆動され、上記
の第２差動トランジスタは基準電圧によって駆動される
ことを特徴とする前記項１６記載の演算増幅器。
【００５１】２３．差動信号を増幅する方法に於いて、
上記の方法は；入力差動増幅器の入力で第１および第２
差動信号を受けるステップ；上記の入力差動増幅器に接
続されたぞれぞれの第１および第２カスコード増幅器段
を使用して上記の第１および第２差動信号を増幅するス
テップ；上記の第１および第２カスコード増幅器段に接
続されたそれぞれの第１および第２共通ソース増幅器段
を使用して上記の第１および第２差動信号を更に増幅す
るステップ；上記の第１および第２共通ソース増幅器段
から供給される上記の増幅された第１および第２差動信
号を補助差増幅器の入力に供給するステップ；上記の補
助差動増幅器によって駆動される第１および第２カレン
ト・ミラーを使用して上記の第１および第２共通ソース
増幅器段の出力バイアス電流を制御するステップ；共通
モード入力差動増幅器を使用して上記の第１および第２
共通ソース増幅器段の出力の間に発生する電圧の平均値
を比較するステップ；および前記の共通モード入力差動
増幅器の出力を上記の第１および第２カスコード増幅器
段にフィードバックして上記の共通モード電圧を設定す
るステップ；によって構成されることを特徴とする方
法。
上記の方法は；入力差動増幅器の入力で第１および第２
差動信号を受けるステップ；上記の入力差動増幅器に接
続されたぞれぞれの第１および第２カスコード増幅器段
を使用して上記の第１および第２差動信号を増幅するス
テップ；上記の第１および第２カスコード増幅器段に接
続されたそれぞれの第１および第２共通ソース増幅器段
を使用して上記の第１および第２差動信号を更に増幅す
るステップ；上記の第１および第２共通ソース増幅器段
から供給される上記の増幅された第１および第２差動信
号を補助差増幅器の入力に供給するステップ；上記の補
助差動増幅器によって駆動される第１および第２カレン
ト・ミラーを使用して上記の第１および第２共通ソース
増幅器段の出力バイアス電流を制御するステップ；共通
モード入力差動増幅器を使用して上記の第１および第２
共通ソース増幅器段の出力の間に発生する電圧の平均値
を比較するステップ；および前記の共通モード入力差動
増幅器の出力を上記の第１および第２カスコード増幅器
段にフィードバックして上記の共通モード電圧を設定す
るステップ；によって構成されることを特徴とする方
法。
【００５２】２４．演算増幅器（１０）が設けられ、こ
の演算増幅器（１０）は差動信号を受ける差動入力段
（１８）を有する。上記の差動信号は差動ループ（３
０、６４）、（８６）によって増幅される。増幅された
差動信号は１対の差動出力端子（８０、８４）に出力さ
れる。増幅された差動信号の平均電圧は、共通モード・
ループ（５４）、（３０、６４）によって予め選択した
値に保持される。
の演算増幅器（１０）は差動信号を受ける差動入力段
（１８）を有する。上記の差動信号は差動ループ（３
０、６４）、（８６）によって増幅される。増幅された
差動信号は１対の差動出力端子（８０、８４）に出力さ
れる。増幅された差動信号の平均電圧は、共通モード・
ループ（５４）、（３０、６４）によって予め選択した
値に保持される。
【図１】本発明による演算増幅器の機能的ブロック図で
ある。
ある。
【図２】本発明による演算増幅器の差動経路部分の概略
電気図である。
電気図である。
【図３】本発明による演算増幅器の共通モード経路部分
の概略電気図である。
の概略電気図である。
【図４】本発明による演算増幅器の概略電気図である。
１０ 演算増幅器 １８ 差動入力段 ３０、６４、８６ 差動ループ ８０、８４ 差動出力端子 ５４、３０、６４ 共通モード・ループ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−188008（ＪＰ，Ａ) 特開 昭62−217707（ＪＰ，Ａ) ＭＡＲＣＯ ＦＥＲＲＯ，外２名, “Ａ Ｆｌｏａｔｉｎｇ ＣＭＯＳ Ｂ ａｎｄｇａｐ Ｖｏｌｔａｇｅ Ｒ (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45
Claims (4)
- 【請求項１】 第１及び第２の差動入力信号を受信する
差動入力と、前記差動入力に結合され、前記差動信号を
増幅する第１の利得段と、前記第１の利得段に結合さ
れ、前記差動信号を更に増幅する第２の利得段と、前記
第２の利得段に接続され、前記増幅された差動信号を出
力する第１及び第２の出力と、前記第１及び第２の出力
間に現れる共通電圧を基準電圧と比較しかつ前記第１の
利得段に前記比較に応じて共通モード制御信号を出力す
る共通モード段と、前記第１及び第２の出力に現れる前
記増幅された差動信号に応じて前記第２の利得段から供
給される出力バイアス電流を動的に制御する補助段とを
備えていることを特徴とする演算増幅器。 - 【請求項２】 前記第１及び第２の利得段は、それぞれ
第１及び第２の増幅セクションを備えていることを特徴
とする請求項１に記載の演算増幅器。 - 【請求項３】 前記共通モード段は、差動増幅器を含む
ことを特徴とする請求項１に記載の演算増幅器。 - 【請求項４】 前記補助段は、差動増幅器を含むことを
特徴とする請求項１に記載の演算増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9012329 | 1990-10-05 | ||
| FR9012329A FR2667744B1 (fr) | 1990-10-05 | 1990-10-05 | Amplificateur operationnel a entrees et sorties differentielles. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04249411A JPH04249411A (ja) | 1992-09-04 |
| JP3272380B2 true JP3272380B2 (ja) | 2002-04-08 |
Family
ID=9400988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25809691A Expired - Lifetime JP3272380B2 (ja) | 1990-10-05 | 1991-10-04 | 高性能演算増幅器と増幅方法 |
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| Country | Link |
|---|---|
| US (1) | US5216380A (ja) |
| EP (1) | EP0486332B1 (ja) |
| JP (1) | JP3272380B2 (ja) |
| DE (1) | DE69119036T2 (ja) |
| FR (1) | FR2667744B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11075610B2 (en) | 2019-03-26 | 2021-07-27 | Samsung Electronics Co., Ltd. | Receiver for compensating common mode offset |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384503A (en) * | 1992-09-09 | 1995-01-24 | Shu; Lee-Lean | SRAM with current-mode read data path |
| US5349305A (en) * | 1993-07-22 | 1994-09-20 | United Microelectronics Corporation | Fully differential current sample/hold circuit |
| EP0639889B1 (en) * | 1993-08-19 | 1999-09-15 | Advanced Micro Devices, Inc. | Low voltage fully differential operational amplifiers |
| US5442318A (en) * | 1993-10-15 | 1995-08-15 | Hewlett Packard Corporation | Gain enhancement technique for operational amplifiers |
| KR960011407B1 (ko) * | 1994-04-26 | 1996-08-22 | 한국전기통신공사 | 저전압 고속동작의 씨모스 (cmos) 연산증폭기 |
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| GB2303991B (en) * | 1995-07-31 | 1998-12-23 | Sony Uk Ltd | Microphone amplifier with phantom power |
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| US6359512B1 (en) | 2001-01-18 | 2002-03-19 | Texas Instruments Incorporated | Slew rate boost circuitry and method |
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| US5015966A (en) * | 1990-05-01 | 1991-05-14 | Xerox Corporation | Folded cascode amplifier |
-
1990
- 1990-10-05 FR FR9012329A patent/FR2667744B1/fr not_active Expired - Fee Related
-
1991
- 1991-10-01 US US07/769,906 patent/US5216380A/en not_active Expired - Lifetime
- 1991-10-04 DE DE69119036T patent/DE69119036T2/de not_active Expired - Fee Related
- 1991-10-04 EP EP91402659A patent/EP0486332B1/en not_active Expired - Lifetime
- 1991-10-04 JP JP25809691A patent/JP3272380B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＭＡＲＣＯ ＦＥＲＲＯ，外２名，"Ａ Ｆｌｏａｔｉｎｇ ＣＭＯＳ Ｂａｎｄｇａｐ Ｖｏｌｔａｇｅ Ｒ |
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| US11791791B2 (en) | 2019-03-26 | 2023-10-17 | Samsung Electronics Co., Ltd. | Receiver for compensating common mode offset |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69119036D1 (de) | 1996-05-30 |
| EP0486332A1 (en) | 1992-05-20 |
| US5216380A (en) | 1993-06-01 |
| FR2667744A1 (fr) | 1992-04-10 |
| DE69119036T2 (de) | 1996-11-21 |
| JPH04249411A (ja) | 1992-09-04 |
| EP0486332B1 (en) | 1996-04-24 |
| FR2667744B1 (fr) | 1996-08-02 |
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