JP3234293B2 - デジタル利得設定を備えたモノリシック集積差動増幅器 - Google Patents
デジタル利得設定を備えたモノリシック集積差動増幅器Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
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- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G9/00—Combinations of two or more types of control, e.g. gain control and tone control
- H03G9/02—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers
-
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- H03F2203/45616—Indexing scheme relating to differential amplifiers the IC comprising more than one switch, which are not cross coupled
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタル的に制御され
た利得設定を有するモノリシック集積差動増幅器に関す
る。
た利得設定を有するモノリシック集積差動増幅器に関す
る。
【０００２】
【従来の技術】デジタル利得設定を有するモノリシック
集積増幅器はアナログ信号のデジタル的に制御された制
御段に使用される。アナログ信号がアナログデジタルコ
ンバ−タによりデジタル化され、振幅が広く変化すると
き、利得制御は特に重要である。利得制御なしではデジ
タル信号分解能は小さい振幅で非常に減少される。
集積増幅器はアナログ信号のデジタル的に制御された制
御段に使用される。アナログ信号がアナログデジタルコ
ンバ−タによりデジタル化され、振幅が広く変化すると
き、利得制御は特に重要である。利得制御なしではデジ
タル信号分解能は小さい振幅で非常に減少される。
【０００３】デジタル化の利点は制御回路がデジタル回
路として構成されているとき振幅制御回路に有益であ
る。制御システムの実体は本発明によるデジタル利得設
定を有するアナログ差動増幅器である。
路として構成されているとき振幅制御回路に有益であ
る。制御システムの実体は本発明によるデジタル利得設
定を有するアナログ差動増幅器である。
【０００４】デ−タ入力により、利得または損失量を切
替えられるモノリシック集積回路は“IEE Journal of S
olid-State Circuits ”Vol.sc-22,No.6（1987年12月）
1082〜1089頁の“A Programmable Gain /Loss Circuit
”と題する論文に詳細に記載されている。ＣＭＯＳ技
術で構成されている回路は演算増幅器および抵抗の連鎖
により形成される抵抗フィ−ドバック回路網を含んでお
り、この抵抗の連鎖の分岐点はｎから１を選択するスイ
ッチ（マルチプレクサ）によって増幅器の反転入力にそ
れぞれ接続される。入力抵抗とフィ−ドバック抵抗との
比、すなわち利得設定は選択された分岐点によって決定
される。
替えられるモノリシック集積回路は“IEE Journal of S
olid-State Circuits ”Vol.sc-22,No.6（1987年12月）
1082〜1089頁の“A Programmable Gain /Loss Circuit
”と題する論文に詳細に記載されている。ＣＭＯＳ技
術で構成されている回路は演算増幅器および抵抗の連鎖
により形成される抵抗フィ−ドバック回路網を含んでお
り、この抵抗の連鎖の分岐点はｎから１を選択するスイ
ッチ（マルチプレクサ）によって増幅器の反転入力にそ
れぞれ接続される。入力抵抗とフィ−ドバック抵抗との
比、すなわち利得設定は選択された分岐点によって決定
される。
【０００５】
【発明が解決しようとする課題】従来技術の装置に１つ
の欠点は、完全に負のフィ−ドバックという一般的に最
も望ましくない場合に、利得帯域幅積は演算増幅器によ
り固定されることである。このことは他のあらゆる利得
に対して帯域幅を減少させる。利得が高く調節されるほ
ど得られる帯域幅は狭くなる。
の欠点は、完全に負のフィ−ドバックという一般的に最
も望ましくない場合に、利得帯域幅積は演算増幅器によ
り固定されることである。このことは他のあらゆる利得
に対して帯域幅を減少させる。利得が高く調節されるほ
ど得られる帯域幅は狭くなる。
【０００６】本発明の目的は、利得が広範囲に渡って調
節可能であり、固定された利得帯域幅積により帯域幅が
制限される欠点をもたないモノリシック集積回路を提供
することである。
節可能であり、固定された利得帯域幅積により帯域幅が
制限される欠点をもたないモノリシック集積回路を提供
することである。
【０００７】
【課題を解決するための手段】この目的は、出力が適応
増幅器の反転入力に結合されている第１のマルチプレク
サの入力に接続されている分岐点を有する第１の抵抗連
鎖と、出力が適応増幅器の非反転入力に接続されている
並列制御される第２のマルチプレクサの入力に接続され
ている分岐点を有する第２の抵抗連鎖とを具備し、第１
および第２の抵抗連鎖の入力は差動増幅器の反転入力と
非反転入力をそれぞれ形成し、第１および第２の抵抗連
鎖の出力は適応増幅器の出力端子と、基準電位端子とに
それぞれ接続されており、第１および第２のマルチプレ
クサの制御入力および適応増幅器の制御入力はデ−タバ
スに接続されており、適応増幅器は供給されたデ−タ信
号により階段的に利得帯域幅積を切替える装置を具備し
ていることを特徴とするモノリシック集積差動増幅器に
よって達成される。
増幅器の反転入力に結合されている第１のマルチプレク
サの入力に接続されている分岐点を有する第１の抵抗連
鎖と、出力が適応増幅器の非反転入力に接続されている
並列制御される第２のマルチプレクサの入力に接続され
ている分岐点を有する第２の抵抗連鎖とを具備し、第１
および第２の抵抗連鎖の入力は差動増幅器の反転入力と
非反転入力をそれぞれ形成し、第１および第２の抵抗連
鎖の出力は適応増幅器の出力端子と、基準電位端子とに
それぞれ接続されており、第１および第２のマルチプレ
クサの制御入力および適応増幅器の制御入力はデ−タバ
スに接続されており、適応増幅器は供給されたデ−タ信
号により階段的に利得帯域幅積を切替える装置を具備し
ていることを特徴とするモノリシック集積差動増幅器に
よって達成される。
【０００８】本発明の根本的な考えは演算増幅器の利得
帯域幅積を利得設定に適応させて階段的に切替え可能に
することである。この適応は各利得幅に設定された利得
帯域幅積の単なるデジタル割当てにより行われ、各利得
幅はマルチプレクサに対するデジタル制御信号によって
規定される。利得帯域幅積の調節は微細な利得調節では
なく非常に粗くすることができる。
帯域幅積を利得設定に適応させて階段的に切替え可能に
することである。この適応は各利得幅に設定された利得
帯域幅積の単なるデジタル割当てにより行われ、各利得
幅はマルチプレクサに対するデジタル制御信号によって
規定される。利得帯域幅積の調節は微細な利得調節では
なく非常に粗くすることができる。
【０００９】本発明のその他の利点は図面を参照にして
さらに詳細に説明される。
さらに詳細に説明される。
【００１０】
【実施例】図１のブロック図の構造はデ−タバスｂのデ
−タ信号がｎから１を選択するスイッチ（＝第１、第２
のマルチプレクサ）ｍ1 、ｍ2 のみならず適応増幅器ａ
ｖのデ−タ入力にも供給される点で、従来技術と異なっ
ている。適応増幅器の出力端子ｏに第１の抵抗連鎖Ｒ1
が接続されており、その他方の端部は反転入力ｉｎを形
成する。分岐点を有する第２の抵抗連鎖Ｒ2 はその１端
部が非反転入力ｉｐに接続されており、他方の端部は固
定した基準電位端子に接続されている。
−タ信号がｎから１を選択するスイッチ（＝第１、第２
のマルチプレクサ）ｍ1 、ｍ2 のみならず適応増幅器ａ
ｖのデ−タ入力にも供給される点で、従来技術と異なっ
ている。適応増幅器の出力端子ｏに第１の抵抗連鎖Ｒ1
が接続されており、その他方の端部は反転入力ｉｎを形
成する。分岐点を有する第２の抵抗連鎖Ｒ2 はその１端
部が非反転入力ｉｐに接続されており、他方の端部は固
定した基準電位端子に接続されている。
【００１１】各抵抗素子ｒ1 、ｒ2.1 、ｒ2.2 …ｒ3 の
間の各分岐点は第１のマルチプレクサｍ1 の入力1 …5
の１つに接続される。同様に抵抗素子ｒ4 、ｒ5.1 、ｒ
5.2、…、ｒ6 の間の各分岐点は第２のマルチプレクサ
ｍ2 の入力1 …5 の１つに接続される。第１、第２のマ
ルチプレクサの出力は適応増幅器ａｖの反転入力ｉｎ
´、非反転入力ｉｐ´にそれぞれ結合されている。
間の各分岐点は第１のマルチプレクサｍ1 の入力1 …5
の１つに接続される。同様に抵抗素子ｒ4 、ｒ5.1 、ｒ
5.2、…、ｒ6 の間の各分岐点は第２のマルチプレクサ
ｍ2 の入力1 …5 の１つに接続される。第１、第２のマ
ルチプレクサの出力は適応増幅器ａｖの反転入力ｉｎ
´、非反転入力ｉｐ´にそれぞれ結合されている。
【００１２】デジタル振幅制御回路（図示せず）の一部
を形成する制御器ｓｔはデ−タバスｂに所望される利得
に応じて２つのマルチプレクサをスイッチするデ−タ信
号を供給する。示された例ではスイッチ４は閉じられ、
その他の全てのスイッチは開いている。従って、抵抗素
子ｒ2.3 とｒ2.4 の間の分岐点は反転入力ｉｎ´に接続
され、抵抗素子ｒ5.3 とｒ5.4 の間の分岐点は非反転入
力ｉｐ´に接続される。このことは２つの信号路におけ
るフィ−ドバック抵抗と入力抵抗との比を決定する。
を形成する制御器ｓｔはデ−タバスｂに所望される利得
に応じて２つのマルチプレクサをスイッチするデ−タ信
号を供給する。示された例ではスイッチ４は閉じられ、
その他の全てのスイッチは開いている。従って、抵抗素
子ｒ2.3 とｒ2.4 の間の分岐点は反転入力ｉｎ´に接続
され、抵抗素子ｒ5.3 とｒ5.4 の間の分岐点は非反転入
力ｉｐ´に接続される。このことは２つの信号路におけ
るフィ−ドバック抵抗と入力抵抗との比を決定する。
【００１３】デ−タバスｂのデ−タと共に、適応増幅器
ａｖはまた利得帯域幅積を切替えるために必要な制御信
号ｋを供給される。
ａｖはまた利得帯域幅積を切替えるために必要な制御信
号ｋを供給される。
【００１４】適応増幅器ａｖの異なった周波数特性曲線
は図２の2重対数表示で図式的に示されている。横軸は
周波数（＝ｆ）を示し、縦軸は利得（＝ａ）を示してい
る。曲線ｋ3は完全に周波数補償された利得の２０ｄＢ
／デケード損失を示している。利得が増加するほど帯域
幅は減少する。最大限の負帰還ａ＝０ｄＢで、周波数f1
に到達し、利得ａ1で帯域幅は周波数f4に減少する。周
波数特性曲線ｋ2は増加した利得帯域幅積を有する適応
増幅器ａｖを示している。ここでは、得られる帯域幅は
利得ａ1、ａ2、ａ3で広くされる。最大限の負帰還は、
この周波数において示される周波数減少の幅が２０ｄＢ
／デケードより大きいため不可能である。
は図２の2重対数表示で図式的に示されている。横軸は
周波数（＝ｆ）を示し、縦軸は利得（＝ａ）を示してい
る。曲線ｋ3は完全に周波数補償された利得の２０ｄＢ
／デケード損失を示している。利得が増加するほど帯域
幅は減少する。最大限の負帰還ａ＝０ｄＢで、周波数f1
に到達し、利得ａ1で帯域幅は周波数f4に減少する。周
波数特性曲線ｋ2は増加した利得帯域幅積を有する適応
増幅器ａｖを示している。ここでは、得られる帯域幅は
利得ａ1、ａ2、ａ3で広くされる。最大限の負帰還は、
この周波数において示される周波数減少の幅が２０ｄＢ
／デケードより大きいため不可能である。
【００１５】周波数特性曲線ｋ1 、ｋ0 では、得られる
帯域幅はさらに大きいが利得の設定はそれぞれａ2 、ａ
1 より少ない値ではない必要がある。
帯域幅はさらに大きいが利得の設定はそれぞれａ2 、ａ
1 より少ない値ではない必要がある。
【００１６】適応増幅器ａｖの異なった利得帯域幅積の
設定は図３から容易に明白であり、この図ではＣＭＯＳ
技術における適応増幅器の回路の１部分の好ましい実施
例を示している。入力段は第１の相互コンダクタンス増
幅器ｔｖからなり、この増幅器の差動段はｐチャンネル
トランジスタの対ｔ1 、ｔ2 により形成され、ｔ1 、ｔ
2 の互いに接続されたソ−ス端子は第１のソ−ス電流ｉ
ｔを第１の電流源ｑｔから供給される。トランジスタｔ
1 、ｔ2 のゲ−ト端子は適応増幅器ａｖの非反転入力お
よび反転入力ｉｐ´、ｉｎ´をそれぞれ形成する。入力
接続は長い接続導線として設計される。それは、図３で
は例として単一に示されているが通常は複数の並列段ｐ
の入力段がこれらの導線に接続される必要があるからで
ある。
設定は図３から容易に明白であり、この図ではＣＭＯＳ
技術における適応増幅器の回路の１部分の好ましい実施
例を示している。入力段は第１の相互コンダクタンス増
幅器ｔｖからなり、この増幅器の差動段はｐチャンネル
トランジスタの対ｔ1 、ｔ2 により形成され、ｔ1 、ｔ
2 の互いに接続されたソ−ス端子は第１のソ−ス電流ｉ
ｔを第１の電流源ｑｔから供給される。トランジスタｔ
1 、ｔ2 のゲ−ト端子は適応増幅器ａｖの非反転入力お
よび反転入力ｉｐ´、ｉｎ´をそれぞれ形成する。入力
接続は長い接続導線として設計される。それは、図３で
は例として単一に示されているが通常は複数の並列段ｐ
の入力段がこれらの導線に接続される必要があるからで
ある。
【００１７】第１の相互コンダクタンス増幅器ｔｖで
は、トランジスタｔ2のドレイン電流はトランジスタｔ
４、ｔ３からなるｎチャンネル電流ミラーの入力へ供給
される。この電流ミラーの出力およびトランジスタｔ1
のドレイン端子は第１のノードp1を形成する。第２のノ
ードｐ2はトランジスタｔ２、ｔ４のドレイン端子の接
合点である。第１および第２のノードｐｌ、ｐ２は第
１、第２の電流導体ｓ1、ｓ2にそれぞれ接続されてお
り、これらの電流導体は付勢された並列段ｐから２つの
ノードにドレイン電流を付加的に供給する。第１のノー
ドｐｌは第１の相互コンダクタンス増幅器ｔｖの出力を
代表し、第２の相互コンダクタンス増幅器ｔｏの入力に
結合され、この第２の相互コンダクタンス増幅器ｔｏは
プッシュプル出力駆動段として動作し、出力端子ｏに接
続される。有益なＡＢ級プッシュプルＣＭＯＳ出力段は
例えば、前述の論文”ＩＥＥ Journal of Solid-State
Circuits”Vol．ｓｃ−２２，Ｎｏ．６（１９８７年１2
月）１０８2〜１０８９頁に記載されている。特に、有
益な実施例は欧州特許出願９０ １１ ０７６５．６（＝
ＩＴＴ case Ｕ．Ｔｈｅｕｓ１３）に記載されている。
は、トランジスタｔ2のドレイン電流はトランジスタｔ
４、ｔ３からなるｎチャンネル電流ミラーの入力へ供給
される。この電流ミラーの出力およびトランジスタｔ1
のドレイン端子は第１のノードp1を形成する。第２のノ
ードｐ2はトランジスタｔ２、ｔ４のドレイン端子の接
合点である。第１および第２のノードｐｌ、ｐ２は第
１、第２の電流導体ｓ1、ｓ2にそれぞれ接続されてお
り、これらの電流導体は付勢された並列段ｐから２つの
ノードにドレイン電流を付加的に供給する。第１のノー
ドｐｌは第１の相互コンダクタンス増幅器ｔｖの出力を
代表し、第２の相互コンダクタンス増幅器ｔｏの入力に
結合され、この第２の相互コンダクタンス増幅器ｔｏは
プッシュプル出力駆動段として動作し、出力端子ｏに接
続される。有益なＡＢ級プッシュプルＣＭＯＳ出力段は
例えば、前述の論文”ＩＥＥ Journal of Solid-State
Circuits”Vol．ｓｃ−２２，Ｎｏ．６（１９８７年１2
月）１０８2〜１０８９頁に記載されている。特に、有
益な実施例は欧州特許出願９０ １１ ０７６５．６（＝
ＩＴＴ case Ｕ．Ｔｈｅｕｓ１３）に記載されている。
【００１８】出力端子ｏと第１のノードｐｌの間にキャ
パシタｃと直列の抵抗ｒからなる負帰還ネットワークが
接続されている。この負帰還ネットワークｒ、ｃは、利
得０ｄＢに下がる負のフィードバックが与えられると、
第１、第２の相互コンダクタンス増幅器と共同して開い
たループ利得の２０ｄＢ／デケード周波減少を生じさせ
る。関連する利得帯域幅積はチャンネル幅（＝Ｗｔ）と
チャンネル長（＝Ｌｔ）と共に本質的な量として積に入
る第１のソース電流ｉｔおよび差動段ｔｌ、ｔ２の相互
コンダクタンスの値から得られる。
パシタｃと直列の抵抗ｒからなる負帰還ネットワークが
接続されている。この負帰還ネットワークｒ、ｃは、利
得０ｄＢに下がる負のフィードバックが与えられると、
第１、第２の相互コンダクタンス増幅器と共同して開い
たループ利得の２０ｄＢ／デケード周波減少を生じさせ
る。関連する利得帯域幅積はチャンネル幅（＝Ｗｔ）と
チャンネル長（＝Ｌｔ）と共に本質的な量として積に入
る第１のソース電流ｉｔおよび差動段ｔｌ、ｔ２の相互
コンダクタンスの値から得られる。
【００１９】第１の相互コンダクタンス増幅器ｔｖの相
互コンダクタンスはチャンネル幅Ｗｔと第１のソ−ス電
流ｉｔを同一の割合で増加または減少することにより変
化される。このことは並列段ｐにより可能にされ、これ
はＰチャンネルトランジスタｔ6 、ｔ7 を差動段のｐチ
ャンネルトランジスタｔ1 、ｔ2 と並列に接続する並列
段ｐによって可能にされ、トランジスタｔ6 、ｔ7 はで
きる限りｔ1 、ｔ2 に一致され、第１のソ−ス電流ｉｔ
と第２のソ−ス電流ｉｑの比はＷｔとＷｐ（＝トランジ
スタｔ6 、ｔ7 のチャンネル幅）の比に等しい。第２の
ソ−ス電流ｉｑはｐチャンネルトランジスタｔ6 、ｔ7
の互いに接続されたソ−ス端子をそれぞれの並列段ｐ中
で供給する。同一性を維持するため、Ｌt とＬp （トラ
ンジスタｔ6 、ｔ7 のチャンネル長）は互いに等しい。
互コンダクタンスはチャンネル幅Ｗｔと第１のソ−ス電
流ｉｔを同一の割合で増加または減少することにより変
化される。このことは並列段ｐにより可能にされ、これ
はＰチャンネルトランジスタｔ6 、ｔ7 を差動段のｐチ
ャンネルトランジスタｔ1 、ｔ2 と並列に接続する並列
段ｐによって可能にされ、トランジスタｔ6 、ｔ7 はで
きる限りｔ1 、ｔ2 に一致され、第１のソ−ス電流ｉｔ
と第２のソ−ス電流ｉｑの比はＷｔとＷｐ（＝トランジ
スタｔ6 、ｔ7 のチャンネル幅）の比に等しい。第２の
ソ−ス電流ｉｑはｐチャンネルトランジスタｔ6 、ｔ7
の互いに接続されたソ−ス端子をそれぞれの並列段ｐ中
で供給する。同一性を維持するため、Ｌt とＬp （トラ
ンジスタｔ6 、ｔ7 のチャンネル長）は互いに等しい。
【００２０】ｐチャンネルトランジスタｔ6 、ｔ7 のゲ
−ト端子は前述の長い接続導線により反転或いは非反転
入力ｉｐ´、ｉｎ´にそれぞれ接続されている。トラン
ジスタｔ6 のドレイン端子は第１の電流導体により第１
のノードｐ1 に接続され、トランジスタｔ7 のドレイン
端子は第２の電流導体ｓ2 により第２のノードｐ2 に接
続されている。
−ト端子は前述の長い接続導線により反転或いは非反転
入力ｉｐ´、ｉｎ´にそれぞれ接続されている。トラン
ジスタｔ6 のドレイン端子は第１の電流導体により第１
のノードｐ1 に接続され、トランジスタｔ7 のドレイン
端子は第２の電流導体ｓ2 により第２のノードｐ2 に接
続されている。
【００２１】ｎウェルと正の供給電位Ｖとの通常の接続
によるｐチャンネルトランジスタｔ1 、ｔ2 のしきい電
圧の不所望な増加を避けるため、ｎウェルはトランジス
タｔ1 、ｔ2 の共通ソース電位に結合されている。この
ことは第１の相互コンダクタンス増幅器ｔｖの相互コン
ダクタンスを２つの入力ｉｐ´、ｉｎ´におけるＤＣレ
ベルと独立に維持する。同一性の理由でｐチャンネルト
ランジスタｔ6 、ｔ7のｎウェルもまたトランジスタｔ7
の共通ソース電位に接続されなければならない。しか
し、このことは並列段ｐが付勢されるときのみ供給す
る。並列段がオフならば、ウェル電位はｐチャンネルト
ランジスタｔ12により正の供給端子Ｖにスイッチされ
る。同時に、ウェル端子と共通ソース電位との間の通路
はｐチャンネルトランジスタｔ11を介して開いており、
ｎチャンネルトランジスタｔ10により第２の電流源ｑか
らの電流ｉｑは基準電圧端子Ｍに流れるようにされる。
このスイッチング動作は１ビット制御信号ｋ´により生
じ、この１ビット制御信号ｋ´はデ−タバスｂによりそ
れぞれの並列段Ｐに与えられる。ｐチャンネルトランジ
スタｔ11、ｔ12が互いに反対にスイッチされるように１
ビット制御信号はインバ−タｔ13によりトランジスタｔ
12のゲ−ト端子の前で反転される。
によるｐチャンネルトランジスタｔ1 、ｔ2 のしきい電
圧の不所望な増加を避けるため、ｎウェルはトランジス
タｔ1 、ｔ2 の共通ソース電位に結合されている。この
ことは第１の相互コンダクタンス増幅器ｔｖの相互コン
ダクタンスを２つの入力ｉｐ´、ｉｎ´におけるＤＣレ
ベルと独立に維持する。同一性の理由でｐチャンネルト
ランジスタｔ6 、ｔ7のｎウェルもまたトランジスタｔ7
の共通ソース電位に接続されなければならない。しか
し、このことは並列段ｐが付勢されるときのみ供給す
る。並列段がオフならば、ウェル電位はｐチャンネルト
ランジスタｔ12により正の供給端子Ｖにスイッチされ
る。同時に、ウェル端子と共通ソース電位との間の通路
はｐチャンネルトランジスタｔ11を介して開いており、
ｎチャンネルトランジスタｔ10により第２の電流源ｑか
らの電流ｉｑは基準電圧端子Ｍに流れるようにされる。
このスイッチング動作は１ビット制御信号ｋ´により生
じ、この１ビット制御信号ｋ´はデ−タバスｂによりそ
れぞれの並列段Ｐに与えられる。ｐチャンネルトランジ
スタｔ11、ｔ12が互いに反対にスイッチされるように１
ビット制御信号はインバ−タｔ13によりトランジスタｔ
12のゲ−ト端子の前で反転される。
【００２２】各並列段におけるこのスイッチング装置に
より、差動段ｔ1 、ｔ2 の最適の同一性は付勢された各
並列段ｐで達成される。オフの並列段では各電位は差動
段ｔ1 、ｔ2 および電流源ｑｔ、ｑに対する効果が最小
限になるようにスイッチされる。スイッチがオフの並列
段はトランジスタｔ10および電流源のカスコ−ド接続を
通じての電流放電により共同して制御される電流源に応
答する。ｐチャンネルトランジスタｔ5 、ｔ6 からなる
第１の電流源ｑｔは第１、第２のバイアスｖ1、ｖ2 に
よりそれぞれ制御されている。第２の電流源ｑはカスコ
−ドｐチャンネルトランジスタ対ｔ8 、ｔ9 により形成
され、同様に制御される。
より、差動段ｔ1 、ｔ2 の最適の同一性は付勢された各
並列段ｐで達成される。オフの並列段では各電位は差動
段ｔ1 、ｔ2 および電流源ｑｔ、ｑに対する効果が最小
限になるようにスイッチされる。スイッチがオフの並列
段はトランジスタｔ10および電流源のカスコ−ド接続を
通じての電流放電により共同して制御される電流源に応
答する。ｐチャンネルトランジスタｔ5 、ｔ6 からなる
第１の電流源ｑｔは第１、第２のバイアスｖ1、ｖ2 に
よりそれぞれ制御されている。第２の電流源ｑはカスコ
−ドｐチャンネルトランジスタ対ｔ8 、ｔ9 により形成
され、同様に制御される。
【図１】本発明のデジタル的に調節可能な差動増幅器の
ブロック図。
ブロック図。
【図２】適応増幅器の調節可能な周波数特性図。
【図３】CMOS技術における適応増幅器を部分的回路図。
フロントページの続き (56)参考文献 特開 昭57−125506（ＪＰ，Ａ) 特開 昭58−179008（ＪＰ，Ａ) 特開 昭60−38907（ＪＰ，Ａ) 特開 昭60−236509（ＪＰ，Ａ) 特開 昭62−133807（ＪＰ，Ａ) 特開 昭62−214707（ＪＰ，Ａ) 特開 昭63−52506（ＪＰ，Ａ) 特開 平４−233306（ＪＰ，Ａ) 特開 平４−234209（ＪＰ，Ａ) 特開 平４−352508（ＪＰ，Ａ) 米国特許4064506（ＵＳ，Ａ) 米国特許4739281（ＵＳ，Ａ) 米国特許4897612（ＵＳ，Ａ) 米国特許5039953（ＵＳ，Ａ) ＩＥＥＥ Ｊｏｕｎａｌ ｏｆ Ｓｏ ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｖｏｌ．ＳＣ−22 Ｎｏ．６（1987. 12）”Ａ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｉｎ／Ｌｏｓｓ Ｃｉｒｃｕｉｔ" Ｊｏｓｅｐｈ Ｎ．Ｂａｂａｎｅｚｈａ ｄ，Ｒｏｕｂｉｋ Ｇｒｅｇｏｒｉａ ｎ，ｐｐ．1082−1090 (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 1/56 H03F 3/00 - 3/72 H03G 1/00 - 1/04 H03G 3/00 - 3/34
Claims (6)
- 【請求項１】 出力が適応増幅器の反転入力に結合され
ている第１のマルチプレクサの入力に接続されている分
岐点を有する第１の抵抗連鎖と、 出力が適応増幅器の非反転入力に接続されている並列制
御される第２のマルチプレクサの入力に接続されている
分岐点を有する第２の抵抗連鎖とを具備し、 第１および第２の抵抗連鎖の入力は差動増幅器の反転入
力と非反転入力をそれぞれ形成し、第１および第２の抵
抗連鎖の出力はそれぞれ適応増幅器の出力端子と、基準
電位端子とにそれぞれ接続されている、デジタル的に利
得設定が制御されるモノリシック集積差動増幅器におい
て、 第１および第２のマルチプレクサの制御入力および適応
増幅器の制御入力はデータバスに接続されており、 適応増幅器は、相互コンダクタンス増幅器（ｔｖ）およ
び周波数応答を決定するための負帰還ネットワーク
（ｒ,ｃ）と結合され、かつ供給されたデータ信号によ
り階段的に利得帯域幅積を切替える装置を具備している
ことを特徴とするモノリシック集積差動増幅器。 - 【請求項２】 相互コンダクタンス増幅器（ｔｖ）の相
互コンダクタンスが相互コンダクタンス増幅器（ｔｖ）
の差動段と同一設計である並列段により階段的に変化さ
れることを特徴とする請求項１記載の差動増幅器。 - 【請求項３】 回路がＣＭＯＳ技術を用いて集積される
ことを特徴とする請求項２記載の差動増幅器。 - 【請求項４】相互コンダクタンス増幅器（ｔｖ）の差動
段は第１のｐチャンネルトランジスタおよび第２のＰチ
ャンネルトランジスタを含み、これらのｐチャンネルト
ランジスタの共通ソース端子は第１のソース電流を供給
され、チャンネル幅およびチャンネル長は固定されてお
り、 各並列段は第３のｐチャンネルトランジスタおよび第４
のｐチャンネルトランジスタを含み、これらのＰチャン
ネルトランジスタの共通ソース端子は第２のソース電流
を供給され、チャンネル幅およびチャンネル長は固定さ
れており、 各並列段のソース電流、チャンネル幅、チャンネル長は
固定されており、 各並列段のチャンネル長は第１、第２のｐチャンネルト
ランジスタと同一であり、並列段のチャンネル幅と第
１、第２のｐチャンネルトランジスタのチャンネル幅と
の比は第２のソース電流と第１のソース電流との比と等
しいことを特徴とする請求項３記載の差動増幅器。 - 【請求項５】 全ての付勢された並列段における第２、
第３のｐチャンネルトランジスタの各ｎウェルはスイッ
チング装置によって第２、第３のｐチャンネルトランジ
スタのそれぞれのソース電位に接続されており、全ての
付勢されない並列段におけるｎウェルは高い供給電位に
接続されていることを特徴とする請求項３乃至４のいず
れか１項記載の差動増幅器。 - 【請求項６】 付勢されない並列段では第２のソース電
流は基準電位端子に切替えられることを特徴とする請求
項４記載の差動増幅器。
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| WO1999059243A1 (fr) | 1998-05-14 | 1999-11-18 | Mitsubishi Denki Kabushiki Kaisha | Circuit a semi-conducteur |
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| CN110380692B (zh) * | 2019-06-28 | 2020-11-24 | 上海类比半导体技术有限公司 | 一种差分放大器的修调电路 |
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-
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-
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- 1992-08-24 JP JP22433192A patent/JP3234293B2/ja not_active Expired - Fee Related
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|---|
| ＩＥＥＥ Ｊｏｕｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｖｏｌ．ＳＣ−２２ Ｎｏ．６（１９８７．１２）"Ａ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｉｎ／Ｌｏｓｓ Ｃｉｒｃｕｉｔ"Ｊｏｓｅｐｈ Ｎ．Ｂａｂａｎｅｚｈａｄ，Ｒｏｕｂｉｋ Ｇｒｅｇｏｒｉａｎ，ｐｐ．１０８２−１０９０ |
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| KR930005338A (ko) | 1993-03-23 |
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