JP3106584B2 - 掛算回路 - Google Patents
掛算回路Info
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- JP3106584B2 JP3106584B2 JP22883891A JP22883891A JP3106584B2 JP 3106584 B2 JP3106584 B2 JP 3106584B2 JP 22883891 A JP22883891 A JP 22883891A JP 22883891 A JP22883891 A JP 22883891A JP 3106584 B2 JP3106584 B2 JP 3106584B2
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- transistors
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号を掛算し
て、その結果を出力する掛算回路に関する。
て、その結果を出力する掛算回路に関する。
【０００２】
【従来の技術】図３は、従来の掛算回路を示す回路図で
ある。
ある。
【０００３】従来の掛算回路は、一般的に、この図３に
示すようにダブルバランスミキサー回路が使用されてい
る。即ち、トランジスタＱ31，Ｑ32は相互に同一の特性
を有するペアトランジスタであり、この２つのトランジ
スタで差動増幅回路を構成している。このトランジスタ
Ｑ31，Ｑ32の各エミッタは相互に接続されており、この
相互接続点と電源ＶCCの負極との間には定電流源Ｉ31が
介装されている。また、トランジスタＱ33，Ｑ34も相互
に同一の特性を有するペアトランジスタであり、この２
つのトランジスタで差動増幅回路を構成している。更
に、トランジスタＱ35，Ｑ36も相互に同一の特性を有す
るペアトランジスタであり、この２つのトランジスタで
差動増幅回路を構成している。そして、トランジスタＱ
31のコレクタはトランジスタＱ33，Ｑ34のエミッタに接
続されており、トランジスタＱ32のコレクタはトランジ
スタＱ35，Ｑ36のエミッタに接続されている。
示すようにダブルバランスミキサー回路が使用されてい
る。即ち、トランジスタＱ31，Ｑ32は相互に同一の特性
を有するペアトランジスタであり、この２つのトランジ
スタで差動増幅回路を構成している。このトランジスタ
Ｑ31，Ｑ32の各エミッタは相互に接続されており、この
相互接続点と電源ＶCCの負極との間には定電流源Ｉ31が
介装されている。また、トランジスタＱ33，Ｑ34も相互
に同一の特性を有するペアトランジスタであり、この２
つのトランジスタで差動増幅回路を構成している。更
に、トランジスタＱ35，Ｑ36も相互に同一の特性を有す
るペアトランジスタであり、この２つのトランジスタで
差動増幅回路を構成している。そして、トランジスタＱ
31のコレクタはトランジスタＱ33，Ｑ34のエミッタに接
続されており、トランジスタＱ32のコレクタはトランジ
スタＱ35，Ｑ36のエミッタに接続されている。
【０００４】トランジスタＱ33，Ｑ35の各コレクタは相
互に接続されており、この相互接続点は電源ＶCCの正極
に接続されている。また、トランジスタＱ34，Ｑ36のコ
レクタは相互に接続されており、この相互接続点は出力
端子１１に接続されている。この出力端子１１と電源Ｖ
CCの正極との間には、抵抗ＲＬ31（抵抗値ＲＬ）が介装
されている。
互に接続されており、この相互接続点は電源ＶCCの正極
に接続されている。また、トランジスタＱ34，Ｑ36のコ
レクタは相互に接続されており、この相互接続点は出力
端子１１に接続されている。この出力端子１１と電源Ｖ
CCの正極との間には、抵抗ＲＬ31（抵抗値ＲＬ）が介装
されている。
【０００５】また、トランジスタＱ33，Ｑ36の各ベース
は相互に接続されており、トランジスタＱ34，Ｑ35の各
ベースは相互に接続されている。
は相互に接続されており、トランジスタＱ34，Ｑ35の各
ベースは相互に接続されている。
【０００６】信号源５，６は電源Ｖ2 に重畳されており
（即ち、バイアスされており）、信号ｖ1 及びこの信号
ｖ1 の逆相信号−ｖ1 を夫々トランジスタＱ31及びトラ
ンジスタＱ32のベースに与えるようになっている。ま
た、信号源３，４は電源Ｖ1 に重畳されており、信号ｖ
2 及びこの信号ｖ2 の逆相信号−ｖ2 を夫々トランジス
タＱ33，Ｑ36のベース及びトランジスタＱ34，Ｑ35のベ
ースに与えるようになっている。
（即ち、バイアスされており）、信号ｖ1 及びこの信号
ｖ1 の逆相信号−ｖ1 を夫々トランジスタＱ31及びトラ
ンジスタＱ32のベースに与えるようになっている。ま
た、信号源３，４は電源Ｖ1 に重畳されており、信号ｖ
2 及びこの信号ｖ2 の逆相信号−ｖ2 を夫々トランジス
タＱ33，Ｑ36のベース及びトランジスタＱ34，Ｑ35のベ
ースに与えるようになっている。
【０００７】この掛算回路は、信号ｖ1 と信号ｖ2 とを
掛算して、その結果を出力端子１１から出力する。
掛算して、その結果を出力端子１１から出力する。
【０００８】以下に、上述の掛算回路の動作を数式を用
いて説明する。
いて説明する。
【０００９】トランジスタＱ31のコレクタ電流をｉ1 、
トランジスタＱ32のコレクタ電流をｉ2 、トランジスタ
Ｑ31，Ｑ32で構成された差動増幅回路の相互コンダクタ
ンスをｇm1とすると電流ｉ1 ，ｉ2 は夫々下記数式１，
２で表される。
トランジスタＱ32のコレクタ電流をｉ2 、トランジスタ
Ｑ31，Ｑ32で構成された差動増幅回路の相互コンダクタ
ンスをｇm1とすると電流ｉ1 ，ｉ2 は夫々下記数式１，
２で表される。
【００１０】
【数１】ｉ1 ＝（Ｉ1 ／２）＋２ｇm1ｖ1
【００１１】
【数２】ｉ2 ＝（Ｉ1 ／２）−２ｇm1ｖ1
【００１２】トランジスタＱ33のコレクタ電流をｉ3 、
トランジスタＱ34のコレクタ電流をｉ4 、トランジスタ
Ｑ35のコレクタ電流をｉ5 、トランジスタＱ36のコレク
タ電流をｉ6 とし、トランジスタＱ33，Ｑ34及びトラン
ジスタＱ35，Ｑ36で構成される各差動増幅回路の相互コ
ンダクタンスを夫々ｇm2，ｇm3とすると、電流ｉ3 ，ｉ
4 ，ｉ5 ，ｉ6 は下記数式３乃至６に示すように表すこ
とができる。
トランジスタＱ34のコレクタ電流をｉ4 、トランジスタ
Ｑ35のコレクタ電流をｉ5 、トランジスタＱ36のコレク
タ電流をｉ6 とし、トランジスタＱ33，Ｑ34及びトラン
ジスタＱ35，Ｑ36で構成される各差動増幅回路の相互コ
ンダクタンスを夫々ｇm2，ｇm3とすると、電流ｉ3 ，ｉ
4 ，ｉ5 ，ｉ6 は下記数式３乃至６に示すように表すこ
とができる。
【００１３】
【数３】ｉ3 ＝（１／２）ｉ1 ＋２ｇm2ｖ2
【００１４】
【数４】ｉ4 ＝（１／２）ｉ1 −２ｇm2ｖ2
【００１５】
【数５】ｉ5 ＝（１／２）ｉ2 −２ｇm3ｖ2
【００１６】
【数６】ｉ6 ＝（１／２）ｉ2 ＋２ｇm3ｖ2
【００１７】負荷抵抗ＲＬ31に流れる電流をｉRLとする
と、この電流ｉRLは下記数式７に示すように表される。
と、この電流ｉRLは下記数式７に示すように表される。
【００１８】
【数７】 ｉRL＝ｉ4 ＋ｉ6 ＝｛（１／２）ｉ1 −２ｇm2ｖ2 ｝ ＋｛（１／２）ｉ2 ＋２ｇm3ｖ2 ｝ ＝（１／２）Ｉ1 ＋２ｖ2 ×（ｇm3−ｇm2）
【００１９】負荷抵抗ＲＬ31に流れる電流の変化分をΔ
ｉRLとすると、この変化分ΔｉRLは下記数式８に示すよ
うに表される。
ｉRLとすると、この変化分ΔｉRLは下記数式８に示すよ
うに表される。
【００２０】
【数８】 ΔｉRL＝ｉRL−（１／２）Ｉ1 ＝２ｖ2 ×（ｇm3−ｇm2）
【００２１】この数式８において、ｇm2，ｇm3は夫々ｇ
m2＝（ｑ／４ｋＴ）ｉ1 ，ｇm3＝（ｑ／４ｋＴ）ｉ2 と
表される。但し、ｋはボルツマン定数（1.38×10-23 Ｊ
／Ｋ）、ｑは電子の電荷（ 1.6×10-19 Ｃ）、Ｔは接合
温度である。従って、数式８は下記数式９に示すように
表される。
m2＝（ｑ／４ｋＴ）ｉ1 ，ｇm3＝（ｑ／４ｋＴ）ｉ2 と
表される。但し、ｋはボルツマン定数（1.38×10-23 Ｊ
／Ｋ）、ｑは電子の電荷（ 1.6×10-19 Ｃ）、Ｔは接合
温度である。従って、数式８は下記数式９に示すように
表される。
【００２２】
【数９】 ΔｉRL＝２ｖ2 ×（ｑ／４ｋＴ）×（ｉ1 −ｉ2 ） ＝（１／２）ｖ2 ×（ｑ／４ｋＴ）×（−４ｇm1ｖ1 ）
【００２３】この数式９において、ｇm1＝（ｑ／４ｋ
Ｔ）Ｉ1であるから、電流の変化分ΔｉRLは下記数式１
０に示すように表すことができる。
Ｔ）Ｉ1であるから、電流の変化分ΔｉRLは下記数式１
０に示すように表すことができる。
【００２４】
【数１０】 ΔｉRL＝（１／２）×（ｑ／ｋＴ）2 ×Ｉ1 ×ｖ1 ×ｖ2
【００２５】負荷抵抗ＲＬ31の両端から出力信号Δｖ0
を取り出すとすると、この出力信号Δｖ0 は下記数式１
１に示すようになる。
を取り出すとすると、この出力信号Δｖ0 は下記数式１
１に示すようになる。
【００２６】
【数１１】 Δｖ0 ＝ＲＬ×ΔｉRL ＝（１／２）×（ｑ／ｋＴ）2 ×Ｉ1 ×ＲＬ×ｖ1 ×ｖ2
【００２７】この数式１１に示すように、図３に示す回
路により入力信号ｖ1 ，ｖ2 の掛算出力を得ることがで
きる。また、出力信号の直流電圧ｖ0 は、電源電圧をＶ
CCとすると、下記数式１２に示すようになる。
路により入力信号ｖ1 ，ｖ2 の掛算出力を得ることがで
きる。また、出力信号の直流電圧ｖ0 は、電源電圧をＶ
CCとすると、下記数式１２に示すようになる。
【００２８】
【数１２】Ｖ0 ＝ＶCC−ＲＬ×（１／２）Ｉ1
【００２９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の掛算回路には以下に示す問題点がある。即ち、
従来の掛算回路で取り出すことができる出力信号の最大
振幅Δｖ0maxを見積もると、例えば定電流源Ｉ31を一般
的なカレントミラー回路で構成したとすると、Δｖ0max
≦ＶCC−３ＶCEとする必要がある。ここで、ＶCCは電源
電圧、ＶCEはトランジスタのコレクタ−エミッタ間電圧
である。このコレクタ−エミッタ間電圧ＶCEは、一般的
に、トランジスタが飽和しないために、0.5 Ｖ程度必要
であり、安定に動作させるためには１Ｖ程度必要であ
る。例えば、ＶCC＝５Ｖ、ＶCE＝１Ｖとすると、出力信
号の最大振幅Δｖ0maxは下記数式１３に示すようにな
る。
た従来の掛算回路には以下に示す問題点がある。即ち、
従来の掛算回路で取り出すことができる出力信号の最大
振幅Δｖ0maxを見積もると、例えば定電流源Ｉ31を一般
的なカレントミラー回路で構成したとすると、Δｖ0max
≦ＶCC−３ＶCEとする必要がある。ここで、ＶCCは電源
電圧、ＶCEはトランジスタのコレクタ−エミッタ間電圧
である。このコレクタ−エミッタ間電圧ＶCEは、一般的
に、トランジスタが飽和しないために、0.5 Ｖ程度必要
であり、安定に動作させるためには１Ｖ程度必要であ
る。例えば、ＶCC＝５Ｖ、ＶCE＝１Ｖとすると、出力信
号の最大振幅Δｖ0maxは下記数式１３に示すようにな
る。
【００３０】
【数１３】Δｖ0max≦５−３×１＝２（Ｖ）
【００３１】また、入力信号ｖ2 に対する電圧利得をＧ
V とすると、この電圧利得ＧV は下記数式１４に示すよ
うになる。
V とすると、この電圧利得ＧV は下記数式１４に示すよ
うになる。
【００３２】
【数１４】ＧV ＝ＲＬ×（ｑＩ1 ／４ｋＴ）
【００３３】この数式１４において、ＲＬ×Ｉ1 は出力
振幅を表すから、電圧利得ＧV はΔｖ0maxにより決定さ
れ、下記数式１５に示すように、25.7ｄＢになる。
振幅を表すから、電圧利得ＧV はΔｖ0maxにより決定さ
れ、下記数式１５に示すように、25.7ｄＢになる。
【００３４】
【数１５】 ＧV ＝（ｑ／４ｋＴ）×２≒19.2（倍）＝25.7（ｄＢ）
【００３５】この数式１５から明らかなように、従来の
掛算回路においては、電圧利得を大きく取りたい場合、
即ち出力信号の振幅を大きく取りたい場合には、電源電
圧を高くする必要があるという欠点がある。換言する
と、従来の掛算回路においては、低電源電圧で使用する
場合（例えば、５Ｖ以下の電源電圧で使用する場合）に
は電圧利得が低く、また、出力信号の振幅が小さいた
め、ダブルバランスミキサー回路を構成する各トランジ
スタのベースバイアス電圧を高精度で設定しなければな
らないという問題点がある。特に、半導体集積回路にお
いては、近年、低電源電圧化の要求が高く、前述の問題
点は低電源電圧化の際に大きな障害となる。
掛算回路においては、電圧利得を大きく取りたい場合、
即ち出力信号の振幅を大きく取りたい場合には、電源電
圧を高くする必要があるという欠点がある。換言する
と、従来の掛算回路においては、低電源電圧で使用する
場合（例えば、５Ｖ以下の電源電圧で使用する場合）に
は電圧利得が低く、また、出力信号の振幅が小さいた
め、ダブルバランスミキサー回路を構成する各トランジ
スタのベースバイアス電圧を高精度で設定しなければな
らないという問題点がある。特に、半導体集積回路にお
いては、近年、低電源電圧化の要求が高く、前述の問題
点は低電源電圧化の際に大きな障害となる。
【００３６】本発明はかかる問題点に鑑みてなされたも
のであって、低電源電圧動作時においても出力振幅が大
きく、電圧利得が高い掛算回路を提供することを目的と
する。
のであって、低電源電圧動作時においても出力振幅が大
きく、電圧利得が高い掛算回路を提供することを目的と
する。
【００３７】
【課題を解決するための手段】本発明に係る掛算回路
は、直流電圧源と、相互に等しい電流を供給する第１、
第２及び第３の定電流源と、同極性の第１及び第２のト
ランジスタのエミッタを共通接続して構成された第１の
差動増幅回路と、前記第１及び第２のトランジスタと同
極性の第３及び第４のトランジスタのエミッタを共通接
続して構成された第２の差動増幅回路と、前記第１及び
第２のトランジスタと逆極性の第５及び第６のトランジ
スタのエミッタを共通接続して構成された第３の差動増
幅回路と、前記第１のトランジスタのコレクタと前記第
３のトランジスタのコレクタとの相互接続点と前記第直
流電圧源との間に介装された第１の抵抗と、前記第２の
トランジスタのコレクタと前記第４のトランジスタのコ
レクタとの相互接続点と前記直流電圧源との間に介装さ
れた第２の抵抗とを有し、前記第１のトランジスタのエ
ミッタと前記第２のトランジスタのエミッタとの相互接
続点は前記第１の定電流源及び前記第５のトランジスタ
のコレクタに接続され、前記第３のトランジスタのエミ
ッタと前記第４のトランジスタのエミッタとの相互接続
点は前記第２の定電流源及び前記第６のトランジスタの
コレクタに接続され、前記第５のトランジスタのエミッ
タと前記第６のトランジスタのエミッタとの相互接続点
は前記第３の定電流源に接続され、前記第５及び第６の
トランジスタの各ベースには夫々第１の信号及びこの第
１の信号の逆相信号である第２の信号が与えられ、前記
第１のトランジスタのベースと前記第４のトランジスタ
のベースとの相互接続点及び前記第２のトランジスタの
ベースと前記第３のトランジスタのベースとの相互接続
点には夫々第３の信号及びこの第３の信号の逆相信号で
ある第４の信号が与えられ、前記第２のトランジスタの
コレクタと前記第４のトランジスタのコレクタとの相互
接続点及び前記第１のトランジスタのコレクタと前記第
３のトランジスタのコレクタとの相互接続点を信号出力
端とすることを特徴とする。
は、直流電圧源と、相互に等しい電流を供給する第１、
第２及び第３の定電流源と、同極性の第１及び第２のト
ランジスタのエミッタを共通接続して構成された第１の
差動増幅回路と、前記第１及び第２のトランジスタと同
極性の第３及び第４のトランジスタのエミッタを共通接
続して構成された第２の差動増幅回路と、前記第１及び
第２のトランジスタと逆極性の第５及び第６のトランジ
スタのエミッタを共通接続して構成された第３の差動増
幅回路と、前記第１のトランジスタのコレクタと前記第
３のトランジスタのコレクタとの相互接続点と前記第直
流電圧源との間に介装された第１の抵抗と、前記第２の
トランジスタのコレクタと前記第４のトランジスタのコ
レクタとの相互接続点と前記直流電圧源との間に介装さ
れた第２の抵抗とを有し、前記第１のトランジスタのエ
ミッタと前記第２のトランジスタのエミッタとの相互接
続点は前記第１の定電流源及び前記第５のトランジスタ
のコレクタに接続され、前記第３のトランジスタのエミ
ッタと前記第４のトランジスタのエミッタとの相互接続
点は前記第２の定電流源及び前記第６のトランジスタの
コレクタに接続され、前記第５のトランジスタのエミッ
タと前記第６のトランジスタのエミッタとの相互接続点
は前記第３の定電流源に接続され、前記第５及び第６の
トランジスタの各ベースには夫々第１の信号及びこの第
１の信号の逆相信号である第２の信号が与えられ、前記
第１のトランジスタのベースと前記第４のトランジスタ
のベースとの相互接続点及び前記第２のトランジスタの
ベースと前記第３のトランジスタのベースとの相互接続
点には夫々第３の信号及びこの第３の信号の逆相信号で
ある第４の信号が与えられ、前記第２のトランジスタの
コレクタと前記第４のトランジスタのコレクタとの相互
接続点及び前記第１のトランジスタのコレクタと前記第
３のトランジスタのコレクタとの相互接続点を信号出力
端とすることを特徴とする。
【００３８】
【作用】本発明においては、信号出力端である第１のト
ランジスタのコレクタと第３のトランジスタのコレクタ
との相互接続点及び第２のトランジスタのコレクタと第
３のトランジスタのコレクタとの相互接続点と第１及び
第２の定電流源との間に介在するトランジスタは、夫々
１つだけである。従って、本発明に係る掛算回路は、従
来に比して低電圧で動作することができると共に、出力
信号の振幅を大きく設定することができる。
ランジスタのコレクタと第３のトランジスタのコレクタ
との相互接続点及び第２のトランジスタのコレクタと第
３のトランジスタのコレクタとの相互接続点と第１及び
第２の定電流源との間に介在するトランジスタは、夫々
１つだけである。従って、本発明に係る掛算回路は、従
来に比して低電圧で動作することができると共に、出力
信号の振幅を大きく設定することができる。
【００３９】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００４０】図１は本発明の第１の実施例に係る掛算回
路を示す回路図である。
路を示す回路図である。
【００４１】トランジスタＱ11，Ｑ12は相互に同一の特
性を有するＮＰＮ型のペアトランジスタであり、差動増
幅回路を構成している。このトランジスタＱ11，Ｑ12の
エミッタはいずれも定電流源Ｉ11（電流値Ｉ1 ）に接続
されている。また、トランジスタＱ13，Ｑ14も相互に同
一特性を有するＮＰＮ型のペアトランジスタであり、差
動増幅回路を構成している。このトランジスタＱ13，Ｑ
14のエミッタはいずれも定電流源Ｉ12（電流値Ｉ2 ）に
接続されている。更に、トランジスタＱ15，Ｑ16は相互
に同一の特性を有するＰＮＰ型のペアトランジスタであ
り、差動増幅回路を構成している。そして、このトラン
ジスタＱ15，Ｑ16のエミッタは定電流源Ｉ13（電流値Ｉ
3 ）に接続されている。また、トランジスタＱ15のコレ
クタはトランジスタＱ11，Ｑ12の共通エミッタに接続さ
れており、トランジスタＱ16のコレクタはトランジスタ
Ｑ13，Ｑ14の共通エミッタに接続されている。更に、ト
ランジスタＱ11，Ｑ14の各ベースは相互に接続されてお
り、トランジスタＱ12，Ｑ13の各ベースは相互に接続さ
れている。
性を有するＮＰＮ型のペアトランジスタであり、差動増
幅回路を構成している。このトランジスタＱ11，Ｑ12の
エミッタはいずれも定電流源Ｉ11（電流値Ｉ1 ）に接続
されている。また、トランジスタＱ13，Ｑ14も相互に同
一特性を有するＮＰＮ型のペアトランジスタであり、差
動増幅回路を構成している。このトランジスタＱ13，Ｑ
14のエミッタはいずれも定電流源Ｉ12（電流値Ｉ2 ）に
接続されている。更に、トランジスタＱ15，Ｑ16は相互
に同一の特性を有するＰＮＰ型のペアトランジスタであ
り、差動増幅回路を構成している。そして、このトラン
ジスタＱ15，Ｑ16のエミッタは定電流源Ｉ13（電流値Ｉ
3 ）に接続されている。また、トランジスタＱ15のコレ
クタはトランジスタＱ11，Ｑ12の共通エミッタに接続さ
れており、トランジスタＱ16のコレクタはトランジスタ
Ｑ13，Ｑ14の共通エミッタに接続されている。更に、ト
ランジスタＱ11，Ｑ14の各ベースは相互に接続されてお
り、トランジスタＱ12，Ｑ13の各ベースは相互に接続さ
れている。
【００４２】なお、定電流源Ｉ11，Ｉ12，Ｉ13は、相互
に同一の電流を供給するように設定されている。即ち、
Ｉ1 ＝Ｉ2 ＝Ｉ3 である。
に同一の電流を供給するように設定されている。即ち、
Ｉ1 ＝Ｉ2 ＝Ｉ3 である。
【００４３】トランジスタＱ11，Ｑ13のコレクタはいず
れも出力端子１に接続されている。この出力端子１と電
源ＶCCの正極との間には負荷抵抗ＲＬ12（抵抗値ＲＬ
2 ）が介装されている。これと同様に、トランジスタＱ
12，Ｑ14のコレクタはいずれも出力端子２に接続されて
おり、この出力端子２と電源ＶCCの正極との間には負荷
抵抗ＲＬ11（抵抗値ＲＬ1 ）が介装されている。
れも出力端子１に接続されている。この出力端子１と電
源ＶCCの正極との間には負荷抵抗ＲＬ12（抵抗値ＲＬ
2 ）が介装されている。これと同様に、トランジスタＱ
12，Ｑ14のコレクタはいずれも出力端子２に接続されて
おり、この出力端子２と電源ＶCCの正極との間には負荷
抵抗ＲＬ11（抵抗値ＲＬ1 ）が介装されている。
【００４４】信号源３，４は電源Ｖ1 に重畳されてお
り、信号ｖ1 及びこの信号ｖ1 の逆相信号−ｖ1 を夫々
トランジスタＱ15のベース及びトランジスタＱ16のベー
スに与えるようになっている。また、信号源５，６は電
源Ｖ2 に重畳されており、信号ｖ2 及びこの信号ｖ2 の
逆相信号−ｖ2 を夫々トランジスタＱ11，Ｑ14のベース
及びトランジスタＱ12，Ｑ13のベースに与えるようにな
っている。
り、信号ｖ1 及びこの信号ｖ1 の逆相信号−ｖ1 を夫々
トランジスタＱ15のベース及びトランジスタＱ16のベー
スに与えるようになっている。また、信号源５，６は電
源Ｖ2 に重畳されており、信号ｖ2 及びこの信号ｖ2 の
逆相信号−ｖ2 を夫々トランジスタＱ11，Ｑ14のベース
及びトランジスタＱ12，Ｑ13のベースに与えるようにな
っている。
【００４５】次に、本実施例に係る掛算回路の動作につ
いて、数式を用いて説明する。
いて、数式を用いて説明する。
【００４６】トランジスタＱ11のコレクタ電流をｉ1 、
トランジスタＱ12のコレクタ電流をｉ2 、トランジスタ
Ｑ13のコレクタ電流をｉ3 、トランジスタＱ14のコレク
タ電流をｉ4 、トランジスタＱ15のコレクタ電流をｉ
5 、トランジスタＱ16のコレクタ電流をｉ6 とすると、
これらの電流間には下記数式１６，１７で示す関係があ
る。
トランジスタＱ12のコレクタ電流をｉ2 、トランジスタ
Ｑ13のコレクタ電流をｉ3 、トランジスタＱ14のコレク
タ電流をｉ4 、トランジスタＱ15のコレクタ電流をｉ
5 、トランジスタＱ16のコレクタ電流をｉ6 とすると、
これらの電流間には下記数式１６，１７で示す関係があ
る。
【００４７】
【数１６】ｉ1 ＋ｉ2 ＋ｉ5 ＝Ｉ1
【００４８】
【数１７】ｉ3 ＋ｉ4 ＋ｉ6 ＝Ｉ2
【００４９】また、トランジスタＱ11，Ｑ12、トランジ
スタＱ13，Ｑ14及びトランジスタＱ15，Ｑ16で構成され
る各差動増幅回路の相互コンダクタンスを夫々ｇm1，ｇ
m2，ｇm3とすれば、電流ｉ5 ，ｉ6は夫々下記数式１
８，１９で示すようになる。
スタＱ13，Ｑ14及びトランジスタＱ15，Ｑ16で構成され
る各差動増幅回路の相互コンダクタンスを夫々ｇm1，ｇ
m2，ｇm3とすれば、電流ｉ5 ，ｉ6は夫々下記数式１
８，１９で示すようになる。
【００５０】
【数１８】ｉ5 ＝（１／２）ｉ3 −２ｇm3ｖ1
【００５１】
【数１９】ｉ6 ＝（１／２）ｉ3 ＋２ｇm3ｖ1
【００５２】また、コレクタ電流ｉ1 ，ｉ2 ，ｉ3，ｉ4
は、夫々下記数式２０乃至２３により表される。
は、夫々下記数式２０乃至２３により表される。
【００５３】
【数２０】 ｉ1 ＝（１／２）×（Ｉ1 −ｉ5 ）＋２ｇm1ｖ2
【００５４】
【数２１】 ｉ2 ＝（１／２）×（Ｉ1 −ｉ5 ）−２ｇm1ｖ2
【００５５】
【数２２】 ｉ3 ＝（１／２）×（Ｉ2 −ｉ6 ）−２ｇm2ｖ2
【００５６】
【数２３】 ｉ4 ＝（１／２）×（Ｉ2 −ｉ6 ）＋２ｇm2ｖ2
【００５７】ここで、負荷抵抗ＲＬ11に流れる電流をｉ
RLとすると、この電流ｉRLは下記数式２４により表され
る。
RLとすると、この電流ｉRLは下記数式２４により表され
る。
【００５８】
【数２４】 ｉRL＝ｉ2 ＋ｉ4 ＝｛（１／２）×（Ｉ1 −ｉ5 ）−２ｇm1ｖ2 ｝ ＋｛（１／２）×（Ｉ2 −ｉ6 ）＋２ｇm2ｖ2 ｝ ＝（１／２）×（Ｉ1 ＋Ｉ2 −Ｉ3 ）＋２ｖ2 ×（ｇm2−ｇm1）
【００５９】この数式２４において、信号ｖ1 ，ｖ2 に
よる負荷抵抗ＲＬ11に流れる電流の変化分をΔｉRL1 と
すると、このΔｉRL1 は下記数式２５により表すことが
できる。
よる負荷抵抗ＲＬ11に流れる電流の変化分をΔｉRL1 と
すると、このΔｉRL1 は下記数式２５により表すことが
できる。
【００６０】
【数２５】 ΔｉRL1 ＝ｉRL−（１／２）×（Ｉ1 ＋Ｉ2 −Ｉ3 ） ＝２ｖ2 ×（ｇm2−ｇm1）
【００６１】相互コンダクタンスｇm1，ｇm2は夫々下記
数式２６，２７で表される。
数式２６，２７で表される。
【００６２】
【数２６】ｇm1＝（ｑ／４ｋＴ）×（Ｉ1 −ｉ5 ）
【００６３】
【数２７】ｇm2＝（ｑ／４ｋＴ）×（Ｉ2 −ｉ6 ）
【００６４】従って、数式２５は下記数式２８に示すよ
うに表すことができる。
うに表すことができる。
【００６５】
【数２８】 ΔｉRL1 ＝２ｖ2 ｛（ｑ／４ｋＴ）×（Ｉ1 −ｉ5 ） −（ｑ／４ｋＴ）×（Ｉ2 −ｉ6 ）｝ ＝（ｑｖ2 ／２ｋＴ）×（Ｉ1 −Ｉ2 ＋４ｇm3ｖ1 ）
【００６６】ところで、ｇm3＝（ｑ／４ｋＴ）×Ｉ3 で
あるから、数式２８は下記数式２９のように表すことが
できる。
あるから、数式２８は下記数式２９のように表すことが
できる。
【００６７】
【数２９】 ΔｉRL1 ＝（ｑｖ2 ／２ｋＴ） ×｛Ｉ1 −Ｉ2 ＋４（ｑ／４ｋＴ）×Ｉ3 ×ｖ1 ｝ ＝（１／２）×（ｑ／ｋＴ）×ｖ2 ×（Ｉ1 −Ｉ2） ＋（１／２）×（ｑ／ｋＴ）2 ×Ｉ3 ×ｖ1 ×ｖ2
【００６８】この数式２９において、Ｉ1 とＩ2 とは同
一に設定されているから、下記数式３０が成立する。
一に設定されているから、下記数式３０が成立する。
【００６９】
【数３０】 ΔｉRL1 ＝（１／２）×（ｑ／ｋＴ）2 ×Ｉ3 ×ｖ1 ×ｖ2
【００７０】負荷抵抗ＲＬ11の両端から出力信号Δｖ01
を取り出すとすると、このΔｖ01は下記数式３１に示す
値になる。
を取り出すとすると、このΔｖ01は下記数式３１に示す
値になる。
【００７１】
【数３１】 Δｖ01＝ＲＬ1 ×ΔｉRL1 ＝（１／２）×（ｑ／ｋＴ）2 ×Ｉ3 ×ＲＬ1 ×ｖ1 ×ｖ2
【００７２】この数式３１から明らかなように、本実施
例回路により、入力信号ｖ1 ，ｖ2の掛算出力を得るこ
とができる。また、これと同様に、負荷出力ＲＬ12の両
端の出力電圧をΔｖ02とすると、負荷抵抗ＲＬ12の両端
には抵抗ＲＬ11の両端の電圧と逆相の掛算出力、即ち下
記数式３２に示す出力を得ることができる。
例回路により、入力信号ｖ1 ，ｖ2の掛算出力を得るこ
とができる。また、これと同様に、負荷出力ＲＬ12の両
端の出力電圧をΔｖ02とすると、負荷抵抗ＲＬ12の両端
には抵抗ＲＬ11の両端の電圧と逆相の掛算出力、即ち下
記数式３２に示す出力を得ることができる。
【００７３】
【数３２】 ΔＶ02＝−（１／２）×（ｑ／ｋＴ）2 ×Ｉ3 ×ＲＬ2 ×ｖ1 ×ｖ2
【００７４】この数式３２は、従来の掛け算回路と同一
になる。また、抵抗ＲＬ11の両端の出力信号の直流電圧
Ｖ01は電源電圧をＶCCとすれば、下記数式３３に示すよ
うになる。
になる。また、抵抗ＲＬ11の両端の出力信号の直流電圧
Ｖ01は電源電圧をＶCCとすれば、下記数式３３に示すよ
うになる。
【００７５】
【数３３】 Ｖ01＝ＶCC−ＲＬ1 ×（１／２）×（Ｉ1 ＋Ｉ2 −Ｉ3 ）
【００７６】ここで、Ｉ1 ＝Ｉ2 ＝Ｉ3 であるから、出
力信号の直流電圧Ｖ01は下記数式３４に示すようにな
る。
力信号の直流電圧Ｖ01は下記数式３４に示すようにな
る。
【００７７】
【数３４】Ｖ01＝ＶCC−（１／２）×Ｉ3 ×ＲＬ1
【００７８】これと同様に、抵抗ＲＬ12の両端の出力信
号の直流電圧Ｖ02は、下記数式３５に示すようになる。
号の直流電圧Ｖ02は、下記数式３５に示すようになる。
【００７９】
【数３５】Ｖ02＝ＶCC−（１／２）×Ｉ3 ×ＲＬ2
【００８０】この数式３５は、従来の掛算回路と同様の
式（数式１２参照）である。
式（数式１２参照）である。
【００８１】次に、本実施例回路における出力信号の最
大振幅Δｖ0maxを見積もる。例えば、定電流源Ｉ1 ，Ｉ
2 を一般的に使用されるカレントミラー回路で構成した
とすると、下記数式３６が成り立つ必要がある。
大振幅Δｖ0maxを見積もる。例えば、定電流源Ｉ1 ，Ｉ
2 を一般的に使用されるカレントミラー回路で構成した
とすると、下記数式３６が成り立つ必要がある。
【００８２】
【数３６】Δｖ0max≦ＶCC−２ＶCE
【００８３】但し、ＶCCは電源電圧、ＶCEはトランジス
タのコレクタ−エミッタ間電圧である。一般的には、Ｖ
CEはトランジスタが飽和しないために約 0.5Ｖ必要であ
り、安定に動作させるためには約 1Ｖであることが必要
である。例えば、ＶCC＝ 5Ｖであり、ＶCE＝ 1Ｖとする
と、下記数式３７に示すように、Δｖ0maxは 3Ｖ以上と
なる。
タのコレクタ−エミッタ間電圧である。一般的には、Ｖ
CEはトランジスタが飽和しないために約 0.5Ｖ必要であ
り、安定に動作させるためには約 1Ｖであることが必要
である。例えば、ＶCC＝ 5Ｖであり、ＶCE＝ 1Ｖとする
と、下記数式３７に示すように、Δｖ0maxは 3Ｖ以上と
なる。
【００８４】
【数３７】Δｖ0max≦５−２×１＝３（Ｖ）
【００８５】負荷抵抗ＲＬ11の両端から取り出すことが
できる出力信号の入力電圧ｖ1 に対する電圧利得をＧV1
とすると、このＧV1は下記数式３８で表すことができ
る。
できる出力信号の入力電圧ｖ1 に対する電圧利得をＧV1
とすると、このＧV1は下記数式３８で表すことができ
る。
【００８６】
【数３８】ＧV1＝ＲＬ1 ×（ｑＩ3 ／４ｋＴ）
【００８７】この数式３８において、ＲＬ1 ×Ｉ3 は出
力振幅を表すから、電圧利得ＧV はΔｖ0maxにより決ま
る。この場合は、下記数式３９に示すように、電圧利得
は29.2ｄＢになる。
力振幅を表すから、電圧利得ＧV はΔｖ0maxにより決ま
る。この場合は、下記数式３９に示すように、電圧利得
は29.2ｄＢになる。
【００８８】
【数３９】 ＧV1＝（ｑ／４ｋＴ）×３≒28.8（倍）＝29.2（ｄＢ）
【００８９】負荷抵抗ＲＬ12の両端から取り出すことが
できる出力信号の入力電圧ｖ1 に対する電圧利得をＧV2
とすれば、このＧV2は、上述と同様にして、下記数式４
０で表すことができる。
できる出力信号の入力電圧ｖ1 に対する電圧利得をＧV2
とすれば、このＧV2は、上述と同様にして、下記数式４
０で表すことができる。
【００９０】
【数４０】ＧV2＝ＲＬ2 ×（ｑＩ3 ／４ｋＴ）
【００９１】本実施例においては、出力端子１，２と定
電流源Ｉ11，Ｉ12との間にはいずれもトランジスタが１
つしか介在していないため、従来に比して電源電圧が低
くても正常に動作する。また、電源電圧が従来と同一で
あるとすると、出力信号の振幅を大きくすることができ
る。
電流源Ｉ11，Ｉ12との間にはいずれもトランジスタが１
つしか介在していないため、従来に比して電源電圧が低
くても正常に動作する。また、電源電圧が従来と同一で
あるとすると、出力信号の振幅を大きくすることができ
る。
【００９２】例えば、電源電圧ＶCC＝ 5Ｖととし、ＶCE
＝ 1Ｖとすると、従来の掛算回路では最大出力振幅は 2
Ｖ、電圧利得は25.7ｄＢであるのに対し、本実施例にお
いては、最大出力振幅は 3Ｖ、電圧利得は29.2ｄＢとな
り、最大出力振幅で50％増、電圧利得で＋3.5 ｄＢ増と
なる。また、最大出力振幅を大きくとれるため、従来の
掛算回路に比してベースバイアス電圧の設定が容易であ
るという効果もある。
＝ 1Ｖとすると、従来の掛算回路では最大出力振幅は 2
Ｖ、電圧利得は25.7ｄＢであるのに対し、本実施例にお
いては、最大出力振幅は 3Ｖ、電圧利得は29.2ｄＢとな
り、最大出力振幅で50％増、電圧利得で＋3.5 ｄＢ増と
なる。また、最大出力振幅を大きくとれるため、従来の
掛算回路に比してベースバイアス電圧の設定が容易であ
るという効果もある。
【００９３】図２は本発明の第２の実施例に係る掛算回
路を示す回路図である。
路を示す回路図である。
【００９４】トランジスタＱ21，Ｑ22は同一の特性を有
するＰＮＰ型のペアトランジスタであり、この２つのト
ランジスタで差動増幅回路を構成している。このトラン
ジスタＱ21，Ｑ22の共通エミッタと電源ＶCCの正極との
間には定電流源Ｉ21（電流値Ｉ1 ）が介装されている。
また、トランジスタＱ23，Ｑ24も同一の特性を有するＰ
ＮＰ型のペアトランジスタであり、この２つのトランジ
スタ差動増幅回路を構成している。このトランジスタＱ
23，Ｑ24の共通エミッタと電源ＶCCの正極との間には定
電流源Ｉ22（電流値Ｉ2 ）が介装されている。更に、ト
ランジスタＱ25，Ｑ26も相互に同一の特性を有するＮＰ
Ｎ型のペアトランジスタであり、この２つのトランジス
タで差動増幅回路を構成している。そして、このトラン
ジスタＱ25，Ｑ26の共通エミッタと電源ＶCCの負極との
間には定電流源Ｉ23（電流値Ｉ3）が介装されている。
また、トランジスタＱ25のコレクタはトランジスタ
Ｑ21，Ｑ22の共通エミッタに接続されており、トランジ
スタＱ26のコレクタはトランジスタＱ23，Ｑ24の共通エ
ミッタに接続されている。
するＰＮＰ型のペアトランジスタであり、この２つのト
ランジスタで差動増幅回路を構成している。このトラン
ジスタＱ21，Ｑ22の共通エミッタと電源ＶCCの正極との
間には定電流源Ｉ21（電流値Ｉ1 ）が介装されている。
また、トランジスタＱ23，Ｑ24も同一の特性を有するＰ
ＮＰ型のペアトランジスタであり、この２つのトランジ
スタ差動増幅回路を構成している。このトランジスタＱ
23，Ｑ24の共通エミッタと電源ＶCCの正極との間には定
電流源Ｉ22（電流値Ｉ2 ）が介装されている。更に、ト
ランジスタＱ25，Ｑ26も相互に同一の特性を有するＮＰ
Ｎ型のペアトランジスタであり、この２つのトランジス
タで差動増幅回路を構成している。そして、このトラン
ジスタＱ25，Ｑ26の共通エミッタと電源ＶCCの負極との
間には定電流源Ｉ23（電流値Ｉ3）が介装されている。
また、トランジスタＱ25のコレクタはトランジスタ
Ｑ21，Ｑ22の共通エミッタに接続されており、トランジ
スタＱ26のコレクタはトランジスタＱ23，Ｑ24の共通エ
ミッタに接続されている。
【００９５】トランジスタＱ21，Ｑ23の各コレクタはい
ずれも出力端子１に接続されており、この出力端子１と
電源ＶCCの負極との間には負荷抵抗ＲＬ22（抵抗値ＲＬ
2 ）が介装されている。また、トランジスタＱ22，Ｑ24
の各コレクタはいずれも出力端子２に接続されており、
この出力端子２と電源ＶCCの負極との間には負荷抵抗Ｒ
Ｌ21（抵抗値ＲＬ1 ）が介装されている。更に、トラン
ジスタＱ21，Ｑ24の各ベースは相互に接続されており、
トランジスタＱ22，Ｑ23の各ベースは相互に接続されて
いる。
ずれも出力端子１に接続されており、この出力端子１と
電源ＶCCの負極との間には負荷抵抗ＲＬ22（抵抗値ＲＬ
2 ）が介装されている。また、トランジスタＱ22，Ｑ24
の各コレクタはいずれも出力端子２に接続されており、
この出力端子２と電源ＶCCの負極との間には負荷抵抗Ｒ
Ｌ21（抵抗値ＲＬ1 ）が介装されている。更に、トラン
ジスタＱ21，Ｑ24の各ベースは相互に接続されており、
トランジスタＱ22，Ｑ23の各ベースは相互に接続されて
いる。
【００９６】定電流源Ｉ21，Ｉ22，Ｉ23は、いずれも同
一の電流値に設定されている。即ち、Ｉ1 ＝Ｉ2 ＝Ｉ3
である。
一の電流値に設定されている。即ち、Ｉ1 ＝Ｉ2 ＝Ｉ3
である。
【００９７】信号源３，４は電源Ｖ2 に重畳されてお
り、信号ｖ1 ，−ｖ1 を夫々トランジスタＱ21，Ｑ24の
ベース及びトランジスタＱ22，Ｑ23のベースに与えるよ
うになっている。また、信号源５，６は電源Ｖ1 に重畳
されており、信号ｖ2 ，−ｖ2を夫々トランジスタＱ25
のベース及びトランジスタＱ26のベースに与えるように
なっている。
り、信号ｖ1 ，−ｖ1 を夫々トランジスタＱ21，Ｑ24の
ベース及びトランジスタＱ22，Ｑ23のベースに与えるよ
うになっている。また、信号源５，６は電源Ｖ1 に重畳
されており、信号ｖ2 ，−ｖ2を夫々トランジスタＱ25
のベース及びトランジスタＱ26のベースに与えるように
なっている。
【００９８】本実施例においては、第１の実施例と同様
の計算により、負荷抵抗ＲＬ21の両端からの出力信号Δ
ｖ01及び負荷抵抗ＲＬ22の両端からの出力信号Δｖ
02は、夫々下記数式４１，４２に示すように表すことが
できる。
の計算により、負荷抵抗ＲＬ21の両端からの出力信号Δ
ｖ01及び負荷抵抗ＲＬ22の両端からの出力信号Δｖ
02は、夫々下記数式４１，４２に示すように表すことが
できる。
【００９９】
【数４１】 Δｖ01＝−（１／２）×（ｑ／ｋＴ）2 ×Ｉ3 ×ＲＬ1 ×ｖ1 ×ｖ2
【０１００】
【数４２】 Δｖ02＝−（１／２）×（ｑ／ｋＴ）2 ×Ｉ3 ×ＲＬ2 ×ｖ1 ×ｖ2
【０１０１】この数式４１，４２に示すように、本実施
例においても入力信号ｖ1 ，ｖ2 の掛算出力を得ること
ができる。また、負荷抵抗ＲＬ21，ＲＬ22からの出力信
号の直流電圧を夫々Ｖ01，Ｖ02とすると、このＶ01，Ｖ
02は下記数式４３，４４で表すことができる。
例においても入力信号ｖ1 ，ｖ2 の掛算出力を得ること
ができる。また、負荷抵抗ＲＬ21，ＲＬ22からの出力信
号の直流電圧を夫々Ｖ01，Ｖ02とすると、このＶ01，Ｖ
02は下記数式４３，４４で表すことができる。
【０１０２】
【数４３】Ｖ01＝ＲＬ1 ×（１／２）×Ｉ3
【０１０３】
【数４４】Ｖ02＝ＲＬ2 ×（１／２）×Ｉ3
【０１０４】また、この掛算回路から出力される最大振
幅Δｖ0maxは、下記数式４５に示す値になる。
幅Δｖ0maxは、下記数式４５に示す値になる。
【０１０５】
【数４５】Δｖ01max ≦ＶCC−２ＶCE
【０１０６】即ち、本実施例回路から出力される信号の
最大振幅Δｖ0maxは第１の実施例と同様である。
最大振幅Δｖ0maxは第１の実施例と同様である。
【０１０７】本実施例においても、第１の実施例と同様
の効果を得ることができる。
の効果を得ることができる。
【０１０８】
【発明の効果】以上説明したように本発明においては、
第１及び第２の差動増幅回路の各共通エミッタが夫々第
１及び第２の定電流源に接続されているため、従来に比
して低電源電圧で動作可能であると共に、最大出力振幅
及び電圧利得が大きい。また、最大出力振幅が大きいた
め、従来に比してベースバイアス電圧の設定が容易であ
るという効果もある。
第１及び第２の差動増幅回路の各共通エミッタが夫々第
１及び第２の定電流源に接続されているため、従来に比
して低電源電圧で動作可能であると共に、最大出力振幅
及び電圧利得が大きい。また、最大出力振幅が大きいた
め、従来に比してベースバイアス電圧の設定が容易であ
るという効果もある。
【図１】本発明の第１の実施例に係る掛算回路を示す回
路図である。
路図である。
【図２】本発明の第２の実施例に係る掛算回路を示す回
路図である。
路図である。
【図３】従来の掛算回路を示す回路図である。
１，２；出力端子 ３〜６；信号源 Ｖ1 ，Ｖ2 ，ＶCC；直流電圧源 Ｉ11，Ｉ12，Ｉ13，Ｉ21，Ｉ22，Ｉ23，Ｉ31；定電流源 ＲＬ11，ＲＬ12，ＲＬ21，ＲＬ22，ＲＬ31；負荷抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/16
Claims (1)
- 【請求項１】 直流電圧源と、相互に等しい電流を供給
する第１、第２及び第３の定電流源と、同極性の第１及
び第２のトランジスタのエミッタを共通接続して構成さ
れた第１の差動増幅回路と、前記第１及び第２のトラン
ジスタと同極性の第３及び第４のトランジスタのエミッ
タを共通接続して構成された第２の差動増幅回路と、前
記第１及び第２のトランジスタと逆極性の第５及び第６
のトランジスタのエミッタを共通接続して構成された第
３の差動増幅回路と、前記第１のトランジスタのコレク
タと前記第３のトランジスタのコレクタとの相互接続点
と前記第直流電圧源との間に介装された第１の抵抗と、
前記第２のトランジスタのコレクタと前記第４のトラン
ジスタのコレクタとの相互接続点と前記直流電圧源との
間に介装された第２の抵抗とを有し、前記第１のトラン
ジスタのエミッタと前記第２のトランジスタのエミッタ
との相互接続点は前記第１の定電流源及び前記第５のト
ランジスタのコレクタに接続され、前記第３のトランジ
スタのエミッタと前記第４のトランジスタのエミッタと
の相互接続点は前記第２の定電流源及び前記第６のトラ
ンジスタのコレクタに接続され、前記第５のトランジス
タのエミッタと前記第６のトランジスタのエミッタとの
相互接続点は前記第３の定電流源に接続され、前記第５
及び第６のトランジスタの各ベースには夫々第１の信号
及びこの第１の信号の逆相信号である第２の信号が与え
られ、前記第１のトランジスタのベースと前記第４のト
ランジスタのベースとの相互接続点及び前記第２のトラ
ンジスタのベースと前記第３のトランジスタのベースと
の相互接続点には夫々第３の信号及びこの第３の信号の
逆相信号である第４の信号が与えられ、前記第２のトラ
ンジスタのコレクタと前記第４のトランジスタのコレク
タとの相互接続点及び前記第１のトランジスタのコレク
タと前記第３のトランジスタのコレクタとの相互接続点
を信号出力端とすることを特徴とする掛算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22883891A JP3106584B2 (ja) | 1991-08-14 | 1991-08-14 | 掛算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22883891A JP3106584B2 (ja) | 1991-08-14 | 1991-08-14 | 掛算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0546792A JPH0546792A (ja) | 1993-02-26 |
| JP3106584B2 true JP3106584B2 (ja) | 2000-11-06 |
Family
ID=16882656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22883891A Expired - Fee Related JP3106584B2 (ja) | 1991-08-14 | 1991-08-14 | 掛算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106584B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101765680B1 (ko) * | 2016-01-18 | 2017-08-08 | 주식회사 비에스이 | 이어폰용 와이어 자동 감김 장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3578136B2 (ja) * | 2001-12-25 | 2004-10-20 | ソニー株式会社 | 掛け算器 |
| KR100783492B1 (ko) | 2004-07-31 | 2007-12-11 | 인티그런트 테크놀로지즈(주) | 차동증폭회로 및 이를 포함한 믹서회로 |
-
1991
- 1991-08-14 JP JP22883891A patent/JP3106584B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101765680B1 (ko) * | 2016-01-18 | 2017-08-08 | 주식회사 비에스이 | 이어폰용 와이어 자동 감김 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546792A (ja) | 1993-02-26 |
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