JPH0354387B2 - - Google Patents
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- JPH0354387B2 JPH0354387B2 JP57211381A JP21138182A JPH0354387B2 JP H0354387 B2 JPH0354387 B2 JP H0354387B2 JP 57211381 A JP57211381 A JP 57211381A JP 21138182 A JP21138182 A JP 21138182A JP H0354387 B2 JPH0354387 B2 JP H0354387B2
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- transistor
- circuit
- transistors
- differential amplifier
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- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/42—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers
- H03F3/44—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers with tubes only
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
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- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
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Description
【発明の詳細な説明】
本発明は電圧加算回路に関するものである。
従来の電圧加算回路としては、第１図に示すよ
うにオペアンプＡの並列帰還を利用したものが一
般的である。オペアンプＡの反転入力には、入力
端子IN1，IN2，IN3が抵抗R1，R2，R3をそれぞ
れ介して接続されると共に、出力端子OUTから
抵抗R4を通じて並列負帰還が施されている。図
示回路は、その出力電圧voが vo＝R4（vi1／R1＋vi2／R2＋vi3／R3）……(1) となり、vi1，vi2，vi3の加算器を構成している。
うにオペアンプＡの並列帰還を利用したものが一
般的である。オペアンプＡの反転入力には、入力
端子IN1，IN2，IN3が抵抗R1，R2，R3をそれぞ
れ介して接続されると共に、出力端子OUTから
抵抗R4を通じて並列負帰還が施されている。図
示回路は、その出力電圧voが vo＝R4（vi1／R1＋vi2／R2＋vi3／R3）……(1) となり、vi1，vi2，vi3の加算器を構成している。
ところが、第１図の回路では、全ての入力vi1，
vi2，vi3が一方を接地とする不平衡入力の場合で
ないと、この回路は使用することができない。
vi2，vi3が一方を接地とする不平衡入力の場合で
ないと、この回路は使用することができない。
本発明は上述した点に鑑みてなされたもので、
その目的とするところは、対接地からフローテイ
ングされた平衡入力に対しても加算器として働く
ようになした電圧加算回路を提供することにあ
る。
その目的とするところは、対接地からフローテイ
ングされた平衡入力に対しても加算器として働く
ようになした電圧加算回路を提供することにあ
る。
以下本発明を図面に基づいて説明する。
第２図は本発明による電圧加算回路の一実施例
を示す。図においてトランジスタQ1a，Q1bは電
圧発生器を形成し、これらのトランジスタQ1a，
Q1bのコレクタは相互接続され、各トランジスタ
のコレクタとベース間には抵抗Ｒが接続されてい
る。トランジスタQ2a，Q2bとQ3a，Q3bとは差動
増幅器をそれぞれ形成し、トランジスタQ2a，
Q2bのコレクタは共にトランジスタQ1aのベース
に、トランジスタQ3b，Q2bのコレクタはトラン
ジスタQ1bのベースにそれぞれ接続されている。
また、トランジスタQ2a，Q2bのベースが平衡入
力である第２の端子IN2 +，IN2 -に、トランジス
タQ3a，Q3bのベースが平衡入力である第３の端
子IN3 +，IN3 -に、トランジスタQ1aのエミツタが
不平衡入力である第１の端子IN1にそれぞれ接続
され、そしてトランジスタQ1bのエミツタが加算
出力端子となつている。
を示す。図においてトランジスタQ1a，Q1bは電
圧発生器を形成し、これらのトランジスタQ1a，
Q1bのコレクタは相互接続され、各トランジスタ
のコレクタとベース間には抵抗Ｒが接続されてい
る。トランジスタQ2a，Q2bとQ3a，Q3bとは差動
増幅器をそれぞれ形成し、トランジスタQ2a，
Q2bのコレクタは共にトランジスタQ1aのベース
に、トランジスタQ3b，Q2bのコレクタはトラン
ジスタQ1bのベースにそれぞれ接続されている。
また、トランジスタQ2a，Q2bのベースが平衡入
力である第２の端子IN2 +，IN2 -に、トランジス
タQ3a，Q3bのベースが平衡入力である第３の端
子IN3 +，IN3 -に、トランジスタQ1aのエミツタが
不平衡入力である第１の端子IN1にそれぞれ接続
され、そしてトランジスタQ1bのエミツタが加算
出力端子となつている。
更に、トランジスタQ1a，Q1bのコレクタとト
ランジスタQ2a，Q2b，Q3a，Q3bの共通エミツタ
には、直流電流源I1，I2がそれぞれ接続され、加
算回路全体が対接地からフローテイングされてい
る。また、直流電流源I3は、ほぼ（I1−I2）／２
に等しい電流をトランジスタQ1bを通じて流して
いるが、残りの（I1−I2）／２がトランジスタ
Q1aを通じて信号源vi1に流されることによつてバ
ランスが保たれる。なお、vi2，vi3は平衡交流信
号源である。
ランジスタQ2a，Q2b，Q3a，Q3bの共通エミツタ
には、直流電流源I1，I2がそれぞれ接続され、加
算回路全体が対接地からフローテイングされてい
る。また、直流電流源I3は、ほぼ（I1−I2）／２
に等しい電流をトランジスタQ1bを通じて流して
いるが、残りの（I1−I2）／２がトランジスタ
Q1aを通じて信号源vi1に流されることによつてバ
ランスが保たれる。なお、vi2，vi3は平衡交流信
号源である。
以上のような構成において、トランジスタ
Q1a，Q1b，Q2a，Q2b，Q3a，Q3bの特性が揃つ
ていれば、交流加算出力電圧v0は、トランジスタ
Q2a，Q2bとQ3a，Q3bの伝達コンダクタンスをそ
れぞれgm2，gm3とすると、次式で表わされるよ
うになる。
Q1a，Q1b，Q2a，Q2b，Q3a，Q3bの特性が揃つ
ていれば、交流加算出力電圧v0は、トランジスタ
Q2a，Q2bとQ3a，Q3bの伝達コンダクタンスをそ
れぞれgm2，gm3とすると、次式で表わされるよ
うになる。
v0＝vi1＋(i2a+i3a)Ｒ＋(i2b+i3b)Ｒ …(2)
ここで、（i2a＋i2b）／vi2＝gm2，（i3a＋
i3b）／vi3＝gm3であるので、 v0＝vi1＋Ｒ(gm2vi2+gm3vi3) ……(3) となる。つまり、第２図に示す回路は、vi1，
vi2，vi3についての加算器となつている。
i3b）／vi3＝gm3であるので、 v0＝vi1＋Ｒ(gm2vi2+gm3vi3) ……(3) となる。つまり、第２図に示す回路は、vi1，
vi2，vi3についての加算器となつている。
式(3)から明らかなように、第２図に示す回路
は、不平衡入力vi1に平衡入力vi2，vi3を或る利得
倍して直列加算する構成となつている。このと
き、vi2，vi3によつて生じるトランジスタQ2a，
Q2b，Q3a，Q3bの出力電流は差動電流であるの
でvi1に対して何の影響も与えないことは明らか
である。従つて、vi1〜vi3は全く独立して取扱う
ことが出来る。
は、不平衡入力vi1に平衡入力vi2，vi3を或る利得
倍して直列加算する構成となつている。このと
き、vi2，vi3によつて生じるトランジスタQ2a，
Q2b，Q3a，Q3bの出力電流は差動電流であるの
でvi1に対して何の影響も与えないことは明らか
である。従つて、vi1〜vi3は全く独立して取扱う
ことが出来る。
第３図は本発明の他の実施例を示し、差動増幅
器にトランジスタQ4a，Q4bをインバーテツドダ
ーリントン接続することで100％負帰還をかけ、
コンダクタンスgmの直線性を大巾に改善してい
る。
器にトランジスタQ4a，Q4bをインバーテツドダ
ーリントン接続することで100％負帰還をかけ、
コンダクタンスgmの直線性を大巾に改善してい
る。
第４図に更に他の実施例を示し、トランジスタ
Q1a′，Q1b′，Q2a′，Q2b′，抵抗R′などを追加して
コンプリメンタリーによる対称回路を構成するこ
とで、第２の端子IN2 +，IN2 -におけるダイナミ
ツクレンジを拡大している。なお、本例は第３図
に示す例と同様に平衡入力端子は１つだけで、第
２図における第３の入力端子IN3 +，IN3 -に関連
する部分が省略されている。
Q1a′，Q1b′，Q2a′，Q2b′，抵抗R′などを追加して
コンプリメンタリーによる対称回路を構成するこ
とで、第２の端子IN2 +，IN2 -におけるダイナミ
ツクレンジを拡大している。なお、本例は第３図
に示す例と同様に平衡入力端子は１つだけで、第
２図における第３の入力端子IN3 +，IN3 -に関連
する部分が省略されている。
第５図は別の実施例を示し、第２図における定
電流源I2を分割し、各差動増幅器に対してそれぞ
れ独立の定電流源I2″，I2″とすることによつて、
各入力の直流レベルシフトの制約を全くなくして
いる。
電流源I2を分割し、各差動増幅器に対してそれぞ
れ独立の定電流源I2″，I2″とすることによつて、
各入力の直流レベルシフトの制約を全くなくして
いる。
以上の他、電圧発生器や差動増幅器をカスコー
ド接続、多段のダーリントン接続としても良い
し、FETソースホロワによつて入力インピーダ
ンスを上げることも考えられる。
ド接続、多段のダーリントン接続としても良い
し、FETソースホロワによつて入力インピーダ
ンスを上げることも考えられる。
上述した本発明による電圧加算回路は、一般の
加算器としての他、減算器、誤差増幅器、歪低減
回路など多くの回路に適用することができる。ま
た、IC化した場合には、多入力で高性能な加算
器を安価に得ることができる。
加算器としての他、減算器、誤差増幅器、歪低減
回路など多くの回路に適用することができる。ま
た、IC化した場合には、多入力で高性能な加算
器を安価に得ることができる。
第６図は歪低減回路に応用した例を示す。
すなわち、図示回路においてR1／R2≒R3／R4
とすると、トランジスタQ2a，Q2bは増幅器Ａで
発生する歪成分のみを増幅し、この増幅された成
分はトランジスタQ1a，Q1bからなる電圧発生器
によつて入力電圧viに直列加算されてフイードバ
ツクされる。従つて、歪が非常に小さくなる。
とすると、トランジスタQ2a，Q2bは増幅器Ａで
発生する歪成分のみを増幅し、この増幅された成
分はトランジスタQ1a，Q1bからなる電圧発生器
によつて入力電圧viに直列加算されてフイードバ
ツクされる。従つて、歪が非常に小さくなる。
今、R1／（R1＋R2）＝β，R3／（R3＋R4）＝Ｋ
とおいてオーバオールの利得AFを求めると、 v0＝（vi＋Δvi）（A0／１＋A0β） ……(4) Δvi＝（vi−Kv0）・gmR ……(5) なお、gmはトランジスタQ2a，Q2bの伝達コンダ
クタンスである。式(4)，(5)より、 v0＝｛vi＋(vi-Kv0)gmR｝（A0／１＋A0β） ……(6) となる。AF＝v0／viであるから AF＝｛１＋（１−KAF）gmR｝ （A0／１＋A0β） ……(7) となり、よつて AF＝１＋gmR／１＋A0β／A0＋KgmR ……(8) で、１≫A0β，１≫gmRとすれば、 AF＝gmR／β＋KgmR＝１／β／gmR＋Ｋ ……(9) に、更にβ／gmR≪Ｋとすれば、 AF＝１／Ｋ＝１＋R4／R3 ……(10) になる。
とおいてオーバオールの利得AFを求めると、 v0＝（vi＋Δvi）（A0／１＋A0β） ……(4) Δvi＝（vi−Kv0）・gmR ……(5) なお、gmはトランジスタQ2a，Q2bの伝達コンダ
クタンスである。式(4)，(5)より、 v0＝｛vi＋(vi-Kv0)gmR｝（A0／１＋A0β） ……(6) となる。AF＝v0／viであるから AF＝｛１＋（１−KAF）gmR｝ （A0／１＋A0β） ……(7) となり、よつて AF＝１＋gmR／１＋A0β／A0＋KgmR ……(8) で、１≫A0β，１≫gmRとすれば、 AF＝gmR／β＋KgmR＝１／β／gmR＋Ｋ ……(9) に、更にβ／gmR≪Ｋとすれば、 AF＝１／Ｋ＝１＋R4／R3 ……(10) になる。
すなわち、利得AFは増幅器A0の閉ループ利得
であるA0／（１＋A0β）とは無関係に抵抗R3と
R4の比によつて決定される。換言すると、増幅
器A0が大きな歪を発生しても非常に小さく抑え
られる。
であるA0／（１＋A0β）とは無関係に抵抗R3と
R4の比によつて決定される。換言すると、増幅
器A0が大きな歪を発生しても非常に小さく抑え
られる。
今、A0／（１＋A0β）＝A0F，１＜gmRとする
と、上式(8)は、 AF＝A0FgmR／１＋A0FKgmR ……(12) Ｆ＝１＋A0FKgmR ……(11) となる。従つて、A0F＝１／Ｋつまりβ≒Ｋとす
れば、 Ｆ＝１＋gmR≒gmR ……(13) となつてこれが歪抑圧量となる。この低減回路ル
ープと増幅器A0のループとは全く独立であるの
で、全体の安定度を悪化させることなく、従来負
帰還の限界以上に歪や雑音を容易に低減可能であ
る。なお、直流電流源I1〜I4はviの振幅が小さけ
れば抵抗に置換可能である。
と、上式(8)は、 AF＝A0FgmR／１＋A0FKgmR ……(12) Ｆ＝１＋A0FKgmR ……(11) となる。従つて、A0F＝１／Ｋつまりβ≒Ｋとす
れば、 Ｆ＝１＋gmR≒gmR ……(13) となつてこれが歪抑圧量となる。この低減回路ル
ープと増幅器A0のループとは全く独立であるの
で、全体の安定度を悪化させることなく、従来負
帰還の限界以上に歪や雑音を容易に低減可能であ
る。なお、直流電流源I1〜I4はviの振幅が小さけ
れば抵抗に置換可能である。
第７図は第６図に示した回路の変形例を示し、
差動増幅器の抵抗負荷Ｒの代わりに、トランジス
タQ6，Q7によるカレントミラー負荷回路を付加
することによつて、第６図の場合よりも式（13）
に相当するループゲインを非常に大きくすると共
に差動回路のバランスを取り温度特性や弁別比
（CMR）を向上させる。更に抵抗によるロス電圧
を最小限に抑えられるためダイナミツクレンジも
増大する。なお、RSは直流オフセツト調整用抵
抗であり、Q1bは単に直流レベルシフトの役目を
している。また、第７図の回路では、上式(12)の帰
還量Ｆはループゲインにほぼ等しく、トランジス
タQ1aの電流増幅率をhre1、増幅器A0の入力イン
ピーダンスをZiとすると、 Ｆ≒gmhfe1 Zi ……(14) となつて極めて大きくなるので、オーバオールの
歪も非常に小さくなる。
差動増幅器の抵抗負荷Ｒの代わりに、トランジス
タQ6，Q7によるカレントミラー負荷回路を付加
することによつて、第６図の場合よりも式（13）
に相当するループゲインを非常に大きくすると共
に差動回路のバランスを取り温度特性や弁別比
（CMR）を向上させる。更に抵抗によるロス電圧
を最小限に抑えられるためダイナミツクレンジも
増大する。なお、RSは直流オフセツト調整用抵
抗であり、Q1bは単に直流レベルシフトの役目を
している。また、第７図の回路では、上式(12)の帰
還量Ｆはループゲインにほぼ等しく、トランジス
タQ1aの電流増幅率をhre1、増幅器A0の入力イン
ピーダンスをZiとすると、 Ｆ≒gmhfe1 Zi ……(14) となつて極めて大きくなるので、オーバオールの
歪も非常に小さくなる。
以上のように本発明によれば、電圧発生器と少
なくとも１つの差動増幅器を組合せ、差動増幅器
の出力を電圧発生器に直列加算するようにしてい
るため、第２の入力端子以降を平衡入力とするこ
とができる電圧加算回路を得ることができる。
なくとも１つの差動増幅器を組合せ、差動増幅器
の出力を電圧発生器に直列加算するようにしてい
るため、第２の入力端子以降を平衡入力とするこ
とができる電圧加算回路を得ることができる。
第１図は従来例を示す回路図、第２図乃至第５
図は本発明の実施例をそれぞれ示す回路図、第６
図は本発明による回路の応用例を示す回路図、第
７図は第６図の回路の変形例を示す回路図であ
る。 Q1a……第１のトランジスタ、Q1b……第２ト
ランジスタ、Q2a，Q2b，Q3a，Q3b……トランジ
スタ、Ｒ……抵抗、Q6，Q7……トランジスタ、
IN1……不平衡入力端子、IN2 +，IN2 -，IN3 +，
IN3 -……平衡入力端子、OUT……出力端子。
図は本発明の実施例をそれぞれ示す回路図、第６
図は本発明による回路の応用例を示す回路図、第
７図は第６図の回路の変形例を示す回路図であ
る。 Q1a……第１のトランジスタ、Q1b……第２ト
ランジスタ、Q2a，Q2b，Q3a，Q3b……トランジ
スタ、Ｒ……抵抗、Q6，Q7……トランジスタ、
IN1……不平衡入力端子、IN2 +，IN2 -，IN3 +，
IN3 -……平衡入力端子、OUT……出力端子。
Claims (1)
- 【特許請求の範囲】 １ 互いにコレクタが接続された第１及び第２の
トランジスタからなる電圧発生器と、 一対のトランジスタからなる少なくとも１つの
差動増幅器とを有し、 前記第１及び第２のトランジスタの各々のコレ
クターベース間に負荷を接続し、 前記第１のトランジスタのベースを前記差動増
幅器の一方のトランジスタのコレクタに、前記第
２のトランジスタのベースを前記差動増幅器の他
方のトランジスタのコレクタにそれぞれ接続し、 前記第１のトランジスタのエミツタを不平衡入
力端子とすると共に前記第２のトランジスタのエ
ミツタを出力端子とし、 かつ前記差動増幅器の入力端子を平衡入力端子
とした ことを特徴とする電圧加算回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211381A JPS59103174A (ja) | 1982-12-03 | 1982-12-03 | 電圧加算回路 |
| KR1019830005184A KR890001892B1 (ko) | 1982-12-03 | 1983-11-01 | 전압가산회로 |
| GB08331708A GB2133596B (en) | 1982-12-03 | 1983-11-28 | Voltage adder circuit |
| DE3343707A DE3343707C2 (de) | 1982-12-03 | 1983-12-02 | Spannungsaddierschaltung und Anwendung dafür |
| US06/558,237 US4599572A (en) | 1982-12-03 | 1983-12-05 | Voltage adder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211381A JPS59103174A (ja) | 1982-12-03 | 1982-12-03 | 電圧加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103174A JPS59103174A (ja) | 1984-06-14 |
| JPH0354387B2 true JPH0354387B2 (ja) | 1991-08-20 |
Family
ID=16605017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211381A Granted JPS59103174A (ja) | 1982-12-03 | 1982-12-03 | 電圧加算回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4599572A (ja) |
| JP (1) | JPS59103174A (ja) |
| KR (1) | KR890001892B1 (ja) |
| DE (1) | DE3343707C2 (ja) |
| GB (1) | GB2133596B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017179973A (ja) * | 2016-03-31 | 2017-10-05 | 大和ハウス工業株式会社 | 目地カバーおよび外壁構造 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4743783A (en) * | 1984-01-16 | 1988-05-10 | National Semiconductor Corporation | Pulse width modulator circuit for switching regulators |
| IT1207055B (it) * | 1985-05-28 | 1989-05-17 | Montedison Spa | Microprocessore per programmatori di rampe di tensioni per ottenere incrementi minimi di tensione programmabile dell'ordine del millivolt. |
| US4812781A (en) * | 1987-12-07 | 1989-03-14 | Silicon General, Inc. | Variable gain amplifier |
| DE3942757A1 (de) * | 1989-12-23 | 1991-06-27 | Standard Elektrik Lorenz Ag | Summierverstaerker mit einem komplexen gewichtungsfaktor und schnittstelle mit einem solchen summierverstaerker |
| JP2875922B2 (ja) * | 1992-03-05 | 1999-03-31 | 三菱電機株式会社 | Ａ／ｄ変換器 |
| US5214321A (en) * | 1992-03-26 | 1993-05-25 | Curtis Douglas R | Analog multiplier/divider utilizing substrate bipolar transistors |
| FR2699764A1 (fr) * | 1992-12-22 | 1994-06-24 | Thomson Csf Semiconducteurs | Amplificateur opérationnel à plusieurs entrées et applications. |
| FR2705520B1 (fr) * | 1993-05-19 | 1995-08-04 | Sgs Thomson Microelectronics | Dispositif d'ajustement du niveau du noir d'un signal vidéo. |
| US5373248A (en) * | 1993-06-08 | 1994-12-13 | At&T Bell Laboratories | Transconductor employing differential pair composite field effect transistors |
| JP3022731B2 (ja) * | 1994-07-25 | 2000-03-21 | 日本電気株式会社 | 加算器及び減算器 |
| US5525928A (en) * | 1995-02-27 | 1996-06-11 | Silicon Systems, Inc. | Filter boost preattenuator |
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