JPH0547868B2 - - Google Patents
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- JPH0547868B2 JPH0547868B2 JP1335896A JP33589689A JPH0547868B2 JP H0547868 B2 JPH0547868 B2 JP H0547868B2 JP 1335896 A JP1335896 A JP 1335896A JP 33589689 A JP33589689 A JP 33589689A JP H0547868 B2 JPH0547868 B2 JP H0547868B2
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- 239000003990 capacitor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超広帯域な半導体集積回路に好適で
あつて、殊に、加算器、積分器、或いはアクテイ
ブ・フイルタ等に適した多入力演算増幅回路に関
するものである。
あつて、殊に、加算器、積分器、或いはアクテイ
ブ・フイルタ等に適した多入力演算増幅回路に関
するものである。
第７図は、一般的な演算増幅回路を加算回路と
して用いた場合の従来例を示した回路図である。
図に於いて、入力端子３０1乃至３０Nには、夫々
入力信号電圧V11乃至V1Nが印加され、演算増幅
器A0の反転入力端子と入力端子３０1乃至３０N
間に重み付け用の複数の抵抗R31乃至R3Nが接続
されており、反転入力端子と出力端子５間に負帰
還抵抗R40が接続されている。抵抗R31乃至R3Nに
流れる電流i1乃至iNは、次のように表される。
して用いた場合の従来例を示した回路図である。
図に於いて、入力端子３０1乃至３０Nには、夫々
入力信号電圧V11乃至V1Nが印加され、演算増幅
器A0の反転入力端子と入力端子３０1乃至３０N
間に重み付け用の複数の抵抗R31乃至R3Nが接続
されており、反転入力端子と出力端子５間に負帰
還抵抗R40が接続されている。抵抗R31乃至R3Nに
流れる電流i1乃至iNは、次のように表される。
ｉ＝i1＋i2＋……iN
i1＝V11／R31，i2＝V12／R32，……
……iN＝V1N／R3N
従つて、抵抗R31乃至R3Nに流れる電流i1乃至iN
は、帰還抵抗R40に流れる。その電流をｉとする
と、出力電圧V0は、次式のように表される。
は、帰還抵抗R40に流れる。その電流をｉとする
と、出力電圧V0は、次式のように表される。
V0＝−R40i
＝−R40（i1＋i2＋……＋iN）
＝−R40（V11／R31＋V12／R32＋……
＋V1o／R3N） ……(1)
第７図に示した一般的な演算増憤回路による加
算回路は、上記の式から明らかなように多数の入
力電圧に、夫々外付けの抵抗R31乃至R3Nによる
任意の重み付けを行つて加算するようになされて
いる。通常、これらの抵抗R31乃至R3Nは、プリ
ント基板にチツプ抵抗器等を実装して構成されて
いる。
算回路は、上記の式から明らかなように多数の入
力電圧に、夫々外付けの抵抗R31乃至R3Nによる
任意の重み付けを行つて加算するようになされて
いる。通常、これらの抵抗R31乃至R3Nは、プリ
ント基板にチツプ抵抗器等を実装して構成されて
いる。
第７図のような一般の演算増幅回路を用いた加
算回路は、信号入力段に比較的大きな抵抗が付加
される為に、信号源インピーダンスが極めて高く
なる欠点がある。即ち、入力インピーダンスが極
めて高い演算増幅回路となる欠点がある。又、こ
の演算増幅回路を積分回路として用いた場合もそ
の反転入力端子に積分定数の一つの因子となる抵
抗が付加されており、従つて、このような演算増
幅回路による加算回路或いは積分回路を用いたア
クテイブ・フイルタ、殊に、梯子型のアクテイ
ブ・フイルタ等のように多段にこの種の演算増幅
回路が接続される場合には、入力段に抵抗が接続
される為に、信号源インピーダンスの影響を受け
易くなり、正確な演算が行えなくなる欠点がある
為に、これらの抵抗を可能な限り小さなものとし
て用いるか、或いはアクテイブ・フイルタ等に
は、使用できない場合があつた。
算回路は、信号入力段に比較的大きな抵抗が付加
される為に、信号源インピーダンスが極めて高く
なる欠点がある。即ち、入力インピーダンスが極
めて高い演算増幅回路となる欠点がある。又、こ
の演算増幅回路を積分回路として用いた場合もそ
の反転入力端子に積分定数の一つの因子となる抵
抗が付加されており、従つて、このような演算増
幅回路による加算回路或いは積分回路を用いたア
クテイブ・フイルタ、殊に、梯子型のアクテイ
ブ・フイルタ等のように多段にこの種の演算増幅
回路が接続される場合には、入力段に抵抗が接続
される為に、信号源インピーダンスの影響を受け
易くなり、正確な演算が行えなくなる欠点がある
為に、これらの抵抗を可能な限り小さなものとし
て用いるか、或いはアクテイブ・フイルタ等に
は、使用できない場合があつた。
且つ、演算増幅回路の入力段に発生する寄生容
量と、抵抗R31乃至R3Nが接続される為に高周波
帯域の周波数特性を劣化させる欠点がある。
量と、抵抗R31乃至R3Nが接続される為に高周波
帯域の周波数特性を劣化させる欠点がある。
更に、第７図に示すような加算回路は、位相反
転型の加算回路であつて負の信号が加算されてい
る例を示しているが、正の信号を加算する場合に
は、この加算回路の出力段に更に正の信号を加算
する加算回路を付加する必要があり、構造上も定
数計算の上でも極めて複雑な回路となる欠点があ
る。
転型の加算回路であつて負の信号が加算されてい
る例を示しているが、正の信号を加算する場合に
は、この加算回路の出力段に更に正の信号を加算
する加算回路を付加する必要があり、構造上も定
数計算の上でも極めて複雑な回路となる欠点があ
る。
又、第７図に示すように重み付け用の抵抗R31
乃至R3Nは、外付けのチツプ抵抗器となる為に、
従来の演算増幅回路では、部品数が増す欠点があ
る。
乃至R3Nは、外付けのチツプ抵抗器となる為に、
従来の演算増幅回路では、部品数が増す欠点があ
る。
本発明は、上述のような欠点を改善するべくな
されもので、その主な目的は、信号源インピーダ
ンスが高くとも正確な演算が可能であつて、多段
に演算増幅回路が接続される加算器、積分器、或
いはアクテイブ・フイルタ等に好適な演算増幅回
路を提供するものである。
されもので、その主な目的は、信号源インピーダ
ンスが高くとも正確な演算が可能であつて、多段
に演算増幅回路が接続される加算器、積分器、或
いはアクテイブ・フイルタ等に好適な演算増幅回
路を提供するものである。
本発明の他の目的は、加算と減算が同時に処理
が可能な演算増幅回路を提供するものである。
が可能な演算増幅回路を提供するものである。
本発明の多入力演算増幅回路は、複数の入力端
子を具え、複数の入力信号電圧をその入力信号に
対応した数のエミツタ負帰還抵抗を具え、それら
のエミツタ負帰還抵抗を介して入力信号電圧を対
数関数を有する差動電流に変換する電圧電流変換
器と、該電圧電流変換器の出力を単一出力として
得るトランジスタ差動対とその能動負荷回路から
なる差動増幅器から構成されたものである。
子を具え、複数の入力信号電圧をその入力信号に
対応した数のエミツタ負帰還抵抗を具え、それら
のエミツタ負帰還抵抗を介して入力信号電圧を対
数関数を有する差動電流に変換する電圧電流変換
器と、該電圧電流変換器の出力を単一出力として
得るトランジスタ差動対とその能動負荷回路から
なる差動増幅器から構成されたものである。
本発明の多入力演算増幅回路は、信号入力段が
入力信号電圧をエミツタ負帰還抵抗を通して差動
電流に変換し、その差動電流がダイオードに流れ
るようになされ、そのダイオードの順方向電圧に
よつてトランジスタ差動対をバイアスして単一出
力を得るものである。
入力信号電圧をエミツタ負帰還抵抗を通して差動
電流に変換し、その差動電流がダイオードに流れ
るようになされ、そのダイオードの順方向電圧に
よつてトランジスタ差動対をバイアスして単一出
力を得るものである。
第１図は、本発明に係る演算増幅回路を説明す
る為の一実施例である。
る為の一実施例である。
第１図の演算増幅回路は、入力信号電圧を対数
関数に変換する電圧電流変換器Ａと電圧電流変換
器Ａの出力から単一出力を得る高利得の差動増幅
器Ｂで構成されている。１，２は反転入力端子、
３，４は正転入力端子、５は出力端子であつて、
６，７が夫々電源電圧端子、接地端子である。
関数に変換する電圧電流変換器Ａと電圧電流変換
器Ａの出力から単一出力を得る高利得の差動増幅
器Ｂで構成されている。１，２は反転入力端子、
３，４は正転入力端子、５は出力端子であつて、
６，７が夫々電源電圧端子、接地端子である。
先ず、電圧電流変換器Ａについて説明する。反
転入力端子１，２は、コレクタを共通接続したト
ランジスタQ1，Q2のベースに夫々接続され、そ
れらのトランジスタQ1，Q2のエミツタに電流源
回路８，９が夫々接続されている。正転入力端子
３，４は、コレクタを共通接続したトランジスタ
Q3，Q4のベースに夫々接続され、それらのトラ
ンジスタQ3，Q4のエミツタに電流源回路１０，
１１が夫々接続されている。電源電圧端子６は、
ダイオードD1のカソードに接続され、ダイオー
ドD1のカソードは、ダイオードD2，D3のアノー
ドに接続され、ダイオードD2，D3のカソードが
夫々トランジスタQ1，Q2のコレクタの共通接続
点とトランジスタQ3，Q4のコレクタの共通接続
点に接続されている。トランジスタQ1とQ3のエ
ミツタ間にエミツタ負帰還抵抗R1が接続され、
トランジスタQ2とQ4のエミツタ間には、エミツ
タ負帰還抵抗R2が接続されている。
転入力端子１，２は、コレクタを共通接続したト
ランジスタQ1，Q2のベースに夫々接続され、そ
れらのトランジスタQ1，Q2のエミツタに電流源
回路８，９が夫々接続されている。正転入力端子
３，４は、コレクタを共通接続したトランジスタ
Q3，Q4のベースに夫々接続され、それらのトラ
ンジスタQ3，Q4のエミツタに電流源回路１０，
１１が夫々接続されている。電源電圧端子６は、
ダイオードD1のカソードに接続され、ダイオー
ドD1のカソードは、ダイオードD2，D3のアノー
ドに接続され、ダイオードD2，D3のカソードが
夫々トランジスタQ1，Q2のコレクタの共通接続
点とトランジスタQ3，Q4のコレクタの共通接続
点に接続されている。トランジスタQ1とQ3のエ
ミツタ間にエミツタ負帰還抵抗R1が接続され、
トランジスタQ2とQ4のエミツタ間には、エミツ
タ負帰還抵抗R2が接続されている。
電圧電流変換器Ａの出力段である差動増幅器Ｂ
は、トランジスタ差動対をなすトランジスタQ5，
Q6の共通接続されたエミツタと電源電圧端子６
間に定電流源回路１２が接続され、それらのコレ
クタにトランジスタQ7，Q8からなる能動負荷回
路が接続されている。トランジスタQ6，Q8のコ
レクタは共通接続され、出力端子５に接続されて
いる。トランジスタQ5は、そのベースがダイオ
ードD2とトランジスタQ1，Q2のコレクタとの接
続点に接続されている。トランジスタQ6は、そ
のベースがダイオードD3とトランジスタQ3，Q4
のコレクタの接続点に接続され、夫々バイアスさ
れている。出力端子５と接地端子７間には、負荷
回路RLが接続されている。
は、トランジスタ差動対をなすトランジスタQ5，
Q6の共通接続されたエミツタと電源電圧端子６
間に定電流源回路１２が接続され、それらのコレ
クタにトランジスタQ7，Q8からなる能動負荷回
路が接続されている。トランジスタQ6，Q8のコ
レクタは共通接続され、出力端子５に接続されて
いる。トランジスタQ5は、そのベースがダイオ
ードD2とトランジスタQ1，Q2のコレクタとの接
続点に接続されている。トランジスタQ6は、そ
のベースがダイオードD3とトランジスタQ3，Q4
のコレクタの接続点に接続され、夫々バイアスさ
れている。出力端子５と接地端子７間には、負荷
回路RLが接続されている。
第１図の実施例に於いて、入力端子１，３間の
電圧をV1とし、入力端子２，４間の電圧をV2と
する。エミツタ負帰還抵抗R1，R2に流れる差動
電流を夫々I1，I2すると、差動電流I1，I2は、次
式のような関係式で表される。
電圧をV1とし、入力端子２，４間の電圧をV2と
する。エミツタ負帰還抵抗R1，R2に流れる差動
電流を夫々I1，I2すると、差動電流I1，I2は、次
式のような関係式で表される。
I1＝V1／R1 ……(2)
I2＝V2／R2 ……(3)
又、定電流源回路８乃至１１に流れる定電流を
Ioとすると、トランジスタQ1乃至Q4のコレクタ
電流は、夫々（Io−I1）、（Io−I2）、（Io＋I1）、（
Io
＋I2）と表される。従つて、これらのコレクタ電
流が加算されて入力電圧V1，V2がダイオード
D2，D3によつて対数変換され、順方向電流IA，IB
として得られる。
Ioとすると、トランジスタQ1乃至Q4のコレクタ
電流は、夫々（Io−I1）、（Io−I2）、（Io＋I1）、（
Io
＋I2）と表される。従つて、これらのコレクタ電
流が加算されて入力電圧V1，V2がダイオード
D2，D3によつて対数変換され、順方向電流IA，IB
として得られる。
IA＝2Io−（I1＋I2） ……(4)
IB＝2Io＋（I1＋I2） ……(5)
又、ダイオードD2，D3のカソード間の電位差
をΔVとすると、 ΔV＝VTln〔IB＋IA〕＝VTln2Io＋I1＋I2／2Io−I1−I
2……(6) と表される。
をΔVとすると、 ΔV＝VTln〔IB＋IA〕＝VTln2Io＋I1＋I2／2Io−I1−I
2……(6) と表される。
一方、差動増幅器Ｂの差動対トランジスタQ5，
Q6のコレクタ電流は、定電流源回路１２に流れ
る電流を2IXとし、信号電流をΔiとすると、夫々
（IX−Δi）、（IX＋Δi）の電流が流れることになる。
そして、トランジスタQ5，Q6のコレクタの電位
差ΔVは、 ΔV＝VTln（IX＋Δi）／（IX−Δi） ……(7) と表される。
Q6のコレクタ電流は、定電流源回路１２に流れ
る電流を2IXとし、信号電流をΔiとすると、夫々
（IX−Δi）、（IX＋Δi）の電流が流れることになる。
そして、トランジスタQ5，Q6のコレクタの電位
差ΔVは、 ΔV＝VTln（IX＋Δi）／（IX−Δi） ……(7) と表される。
従つて、(6)式と(7)式から、次式のように表され
る。
る。
ln2Io＋I1＋I2／2Io−IA−IB＝ln（IX＋Δ
i）／（IX−Δi）2Io＋I1＋I2／2Io−I1−I2＝IX＋Δi
／IX−Δi……(8) ここで、I1＋I2をICとすると、(8)式は、次式の
ように表される。
i）／（IX−Δi）2Io＋I1＋I2／2Io−I1−I2＝IX＋Δi
／IX−Δi……(8) ここで、I1＋I2をICとすると、(8)式は、次式の
ように表される。
2Io＋IC／2Io−IC＝IX＋Δi／IX−Δi ……(9)
(9)式から信号電流Δiを求めると、
Δi＝IX／2Io・IC＝IX／2Io・（I1＋I2） ……(10)
と表され、(10)式に(2)式と(3)式を代入すると、
Δi＝IX／2Io・（V1／R1＋V2／R2） ……(11)
と表される。
従つて、負荷回路RLに流れる出力電流2ΔiをI0
とすると、出力電流I0は、(11)式より、 I0＝2Δi ＝IX／Io・（V1／R1＋V2／R2） ……(12) と表される。
とすると、出力電流I0は、(11)式より、 I0＝2Δi ＝IX／Io・（V1／R1＋V2／R2） ……(12) と表される。
(12)式から出力電流I0には、エミツタ負帰還抵抗
R1，R2の因子が含まれ、且つ入力電圧が電流に
変換されて、加算されることが明らかに示されて
いる。
R1，R2の因子が含まれ、且つ入力電圧が電流に
変換されて、加算されることが明らかに示されて
いる。
一方、第２図の実施例は、電圧電流変換回路Ａ
が第１図の実施例とは異なり、夫々のコレクタを
共通接続したトランジスタQ11乃至Q1Nに対称に
トランジスタQ21乃至Q2Nが配置されており、こ
れらのトランジスタのベースに夫々入力端子１1
乃至１N，３1乃至３Nが接続され、トランジスタ
Q11乃至Q1Nのエミツタに電流源回路８1乃至８Nが
接続され、トランジスタQ21乃至Q2Nのエミツタ
に電流源回路１０1乃至１０Nが接続されている。
対称的に配置されているトランジスタQ11乃至
Q1NとQ21乃至Q2Nが夫々のエミツタ間にエミツタ
負帰還抵抗R11乃至R1Nが接続されている。尚、
出力段の差動増幅器Ｂは、第１図の実施例の構成
と同一である。
が第１図の実施例とは異なり、夫々のコレクタを
共通接続したトランジスタQ11乃至Q1Nに対称に
トランジスタQ21乃至Q2Nが配置されており、こ
れらのトランジスタのベースに夫々入力端子１1
乃至１N，３1乃至３Nが接続され、トランジスタ
Q11乃至Q1Nのエミツタに電流源回路８1乃至８Nが
接続され、トランジスタQ21乃至Q2Nのエミツタ
に電流源回路１０1乃至１０Nが接続されている。
対称的に配置されているトランジスタQ11乃至
Q1NとQ21乃至Q2Nが夫々のエミツタ間にエミツタ
負帰還抵抗R11乃至R1Nが接続されている。尚、
出力段の差動増幅器Ｂは、第１図の実施例の構成
と同一である。
第２図の実施例は、電圧電流変換器Ａが入力端
子１1乃至１N，３1乃至３Nが複数個具えられた多
入力演算増幅回路の他の実施例である。入力端子
１1と３1乃至１Nと３Nの間の電圧を夫々V1乃至
VNとすると、この実施例の出力電流I0は、(12)式
から推定して第２図の実施例に於いても次式のよ
うに表すことができる。
子１1乃至１N，３1乃至３Nが複数個具えられた多
入力演算増幅回路の他の実施例である。入力端子
１1と３1乃至１Nと３Nの間の電圧を夫々V1乃至
VNとすると、この実施例の出力電流I0は、(12)式
から推定して第２図の実施例に於いても次式のよ
うに表すことができる。
I0＝IX／Io・（V1／R11＋……＋VN／R1N） ……(13)
(13)式に示されるようにエミツタ負帰還抵抗R11
乃至R1Nによつて入力電圧相互間に重み付けがな
されて加算される。
乃至R1Nによつて入力電圧相互間に重み付けがな
されて加算される。
第３図の実施例では、第１図の多入力演算増幅
回路の反転入力端子の一端に出力電圧V0が帰還
された負帰還回路である。正転入力端子２１，２
２に、入力電圧V1，V2が印加され、反転入力端
子２３には、入力電圧V3が入力されている。出
力端子５から出力電圧V0が出力され、同時に出
力電圧V0が反転入力端子の一端に帰還されてい
る。第３図の実施例をシグナル図で記載すると、
第４図のように表すことができる。
回路の反転入力端子の一端に出力電圧V0が帰還
された負帰還回路である。正転入力端子２１，２
２に、入力電圧V1，V2が印加され、反転入力端
子２３には、入力電圧V3が入力されている。出
力端子５から出力電圧V0が出力され、同時に出
力電圧V0が反転入力端子の一端に帰還されてい
る。第３図の実施例をシグナル図で記載すると、
第４図のように表すことができる。
第４図のシグナル図に基づいて、第３図の実施
例について説明する。第１図の実施例は、電流動
作型であるが、電圧に変換して第４図のシグナル
図を示して、その出力電圧V0は、次式のように
表される。
例について説明する。第１図の実施例は、電流動
作型であるが、電圧に変換して第４図のシグナル
図を示して、その出力電圧V0は、次式のように
表される。
V0＝Ａ・A1（V1−V0）＋Ａ・A2（V2−V3）
（但し、A1，A2は、電圧電流変換器Ａの入力
段に具えられたトランジスタ対と、それらのトラ
ンジスタのエミツタ間に接続されたエミツタ負帰
還抵抗とからなる差動対の増幅率） ここで、A2／A1＝ｋとすると、上記の式は、
次式のように表される。
段に具えられたトランジスタ対と、それらのトラ
ンジスタのエミツタ間に接続されたエミツタ負帰
還抵抗とからなる差動対の増幅率） ここで、A2／A1＝ｋとすると、上記の式は、
次式のように表される。
V0＝V1＋kV2−kV3
（但し、A2／A1＝ｋとし、１／Ａ・A1が略零
であつて、Ａ・A1≫１とする。） ここで、ｋ＝１とすると、出力電圧V0は、 V0＝V1＋V2−V3 ……(13) と表される。
であつて、Ａ・A1≫１とする。） ここで、ｋ＝１とすると、出力電圧V0は、 V0＝V1＋V2−V3 ……(13) と表される。
従つて、第３図の実施例の示すように本発明の
多入力演算増幅回路を接続することによつて、本
発明の多入力演算増幅回路は、加算と減算が同時
に処理することが可能となる。
多入力演算増幅回路を接続することによつて、本
発明の多入力演算増幅回路は、加算と減算が同時
に処理することが可能となる。
第５図の実施例は、多入力演算増幅回路の正転
入力端子が共通接続され、反転入力端子の一端に
入力信号V3が入力され、他の反転入力端子に出
力電圧V0が帰還されるように接続されている。
この場合の実施例では、その出力電圧V0は、次
式のように表される。
入力端子が共通接続され、反転入力端子の一端に
入力信号V3が入力され、他の反転入力端子に出
力電圧V0が帰還されるように接続されている。
この場合の実施例では、その出力電圧V0は、次
式のように表される。
V0＝（１＋ｋ）V1−kV3
ｋ＝１とすると、
V0＝2V1−V3 ……(14)
と表される。この実施例では、入力信号電圧V1
を二倍に増幅して電圧電流増幅器Ａに入力するこ
とが可能になることを示している。
を二倍に増幅して電圧電流増幅器Ａに入力するこ
とが可能になることを示している。
第６図の実施例は、多入力演算増幅器の正転入
力端子２１，２２に、夫々入力電圧V1，V2が印
加され、反転入力端子の夫々に出力電圧V0が帰
還される応用例であつて、この実施例の出力電圧
V0は、次式のように表される。
力端子２１，２２に、夫々入力電圧V1，V2が印
加され、反転入力端子の夫々に出力電圧V0が帰
還される応用例であつて、この実施例の出力電圧
V0は、次式のように表される。
V0＝１／１＋ｋV1＋ｋ／１＋ｋV2
ｋ＝１とすると、
V0＝１／２V1＋１／２V2 ……(15)
と表すことができる。
更に、図示されていないが、第３図の実施例の
出力端子３と接地間にコンデンサＣを接続するこ
とによつて、多入力演算増幅回路は、積分回路と
して用いることができる。出力電圧V0は、(13)式
のように表される。従つて、 V0＝V1＋V2−V3＝Vi ……(13)′ と表される。
出力端子３と接地間にコンデンサＣを接続するこ
とによつて、多入力演算増幅回路は、積分回路と
して用いることができる。出力電圧V0は、(13)式
のように表される。従つて、 V0＝V1＋V2−V3＝Vi ……(13)′ と表される。
出力端子５にコンデンサＣが接続されているの
で、出力電圧V0は、次式のように表される。
で、出力電圧V0は、次式のように表される。
V0＝gmVi１／sC＝Vi１／sCr ……(16)
（但し、多入力演算増幅回路の相互コンダクタ
ンスgmは、gm＝１／ｒと表される。Ｃはコンデ
ンサの容量である。） 従つて、(13)式と(16)式より、伝達関数としては、 V0／Vi＝V0／V1＋V2−V3＝１／sCr ……(16)′ と表される。
ンスgmは、gm＝１／ｒと表される。Ｃはコンデ
ンサの容量である。） 従つて、(13)式と(16)式より、伝達関数としては、 V0／Vi＝V0／V1＋V2−V3＝１／sCr ……(16)′ と表される。
従つて、多入力演算増幅回路の内部抵抗ｒは、
次式のように表すことができる。
次式のように表すことができる。
ｒ＝１／gm＝IXRE／Io ……(17)
(17)式から明らかなように、多入力演算増幅回路
の定電流IX，Ioを変化することによつて、積分定
数を可変することができる。斯かる積分回路は、
アクテイブ・フイルタとして応用することが可能
であり、従来の積分回路より、信号源インピーダ
ンスを低くすることができる為に、この積分回路
を多段に接続したとしても、高周波特性は、極め
て良好なものとすることができる。
の定電流IX，Ioを変化することによつて、積分定
数を可変することができる。斯かる積分回路は、
アクテイブ・フイルタとして応用することが可能
であり、従来の積分回路より、信号源インピーダ
ンスを低くすることができる為に、この積分回路
を多段に接続したとしても、高周波特性は、極め
て良好なものとすることができる。
上述のように本発明の多入力演算回路は、エミ
ツタ負帰還抵抗を具える電圧電流変換器とその出
力段の差動増幅器で形成され、斯かる多入力演算
増幅回路によれば、加算と減算が同時に処理可能
な、加算減算回路が極めて簡単な回路で形成する
ことが可能である。又、重み付けの為の外付けの
抵抗器が不要である為に、信号源インピーダンス
は、極めて小さなものとすることができる。従つ
て、斯かる多入力演算回路で、加算回路或いは積
分回路等が容易に形成することが可能であり、こ
れらの回路を多段に接続して、アクテイブ・フイ
ルタ等を形成することが可能である。
ツタ負帰還抵抗を具える電圧電流変換器とその出
力段の差動増幅器で形成され、斯かる多入力演算
増幅回路によれば、加算と減算が同時に処理可能
な、加算減算回路が極めて簡単な回路で形成する
ことが可能である。又、重み付けの為の外付けの
抵抗器が不要である為に、信号源インピーダンス
は、極めて小さなものとすることができる。従つ
て、斯かる多入力演算回路で、加算回路或いは積
分回路等が容易に形成することが可能であり、こ
れらの回路を多段に接続して、アクテイブ・フイ
ルタ等を形成することが可能である。
更に、本発明の多入力演算増幅回路は、エミツ
タ負帰還抵抗を用いて差動電流を得る為に、外付
けの抵抗器が少なくて済み、部品点数を低減する
ことが可能であると共に、抵抗間に発生する寄生
容量を低減することが可能であり、又、外付け抵
抗を低減することができる為に、高周波特性を改
善することが可能であり、高周波用のアクテイ
ブ・フイルタ等に極めて効果的である。
タ負帰還抵抗を用いて差動電流を得る為に、外付
けの抵抗器が少なくて済み、部品点数を低減する
ことが可能であると共に、抵抗間に発生する寄生
容量を低減することが可能であり、又、外付け抵
抗を低減することができる為に、高周波特性を改
善することが可能であり、高周波用のアクテイ
ブ・フイルタ等に極めて効果的である。
第１図は、本発明に係る多入力演算増幅回路の
一実施例を示す回路図、第２は、本発明に係る多
入力演算増幅回路の他の実施例を示す回路図、第
３図、第５図、第６図は、多入力演算増幅回路の
応用例を説明する為の回路図、第４図は、第３図
のシグナル図、第７図は、従来の演算増幅回路を
用いた加算回路の一例を示す回路図である。 Ａ：電圧電流変換回路、Ｂ：差動増幅器、１，
２：反転入力端子、３，４：正転入力端子、５：
出力端子、６：電源電圧端子、７：接地端子、８
乃至１２：定電流源回路。
一実施例を示す回路図、第２は、本発明に係る多
入力演算増幅回路の他の実施例を示す回路図、第
３図、第５図、第６図は、多入力演算増幅回路の
応用例を説明する為の回路図、第４図は、第３図
のシグナル図、第７図は、従来の演算増幅回路を
用いた加算回路の一例を示す回路図である。 Ａ：電圧電流変換回路、Ｂ：差動増幅器、１，
２：反転入力端子、３，４：正転入力端子、５：
出力端子、６：電源電圧端子、７：接地端子、８
乃至１２：定電流源回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の入力信号電圧が夫々供給される複数の
入力端子を具え、該入力端子に対応した数のエミ
ツタ負帰還抵抗を介して対数関数電流に変換する
電圧電流変換器と、該電圧電流変換器の出力によ
つてバイアスされるトランジスタ差動対と該トラ
ンジスタ差動対の能動負荷回路からなり、出力端
子から該電圧電流変換器の出力を単一出力とする
差動増幅器とからなることを特徴とする多入力演
算増幅回路。 ２ 前記多入力演算増幅回路の反転入力端子の一
つを該多入力演算増幅回路の出力端子に接続して
負帰還回路を形成したことを特徴とする特許請求
の範囲第１項記載の多入力演算増幅回路。 ３ 前記多入力演算増幅回路の反転入力端子の一
つの入力端子を該多入力演算増幅回路の出力端子
に接続して負帰還回路を形成し、正転入力端子と
他の反転入力端子を入力信号電圧の加算或いは減
算の為の入力端子としたことを特徴とする特許請
求の範囲第１項記載の多入力演算増幅回路。 ４ 前記多入力演算増幅回路の反転入力端子の一
つの入力端子を該多入力演算増幅回路の出力端子
に接続して負帰還回路を形成し、正転入力端子の
少なくとも二つを共通接続した接続点と、他の反
転入力端子を入力信号電圧の加算と減算の為の入
力端子としたことを特徴とする特許請求の範囲第
１項記載の多入力演算増幅回路。 ５ 複数の入力信号電圧をエミツタ負帰還抵抗を
介して対数関数電流に変換する多数の入力端子を
具える電圧電流変換器と、該電圧電流変換器の出
力を単一出力化する該電圧電流変換器の出力によ
つてバイアスされるトランジスタ差動対と該トラ
ンジスタ差動対の能動負荷回路とからなる差動増
幅器から構成された多入力演算増幅回路と、該差
動増幅器の出力端子と接地間に接続されたコンデ
ンサとからなることを特徴とする多入力演算増幅
回路を用いた積分回路。 ６ 入力信号電圧を対数関数電流に変換する電圧
電流変換器を入力段に具え、該電圧電流変換器の
出力から単一出力を得るトランジスタ差動対と能
動負荷回路からなる差動増幅器から構成された演
算増幅回路であつて、該電圧電流変換器が、第１
のダイオードのカソードに第２と第３のダイオー
ドのアノードが夫々接続され、該第２のダイオー
ドのカソードに第１と第２のトランジスタのコレ
クタが夫々接続され、該第３のダイオードのカソ
ードに第３と第４のトランジスタのコレクタが
夫々接続され、該第１乃至第４のトランジスタの
エミツタに夫々電流源回路が接続され、該第１と
該第３のトランジスタのエミツタ間に第１のエミ
ツタ負帰還抵抗が接続され、該第２と該第４のト
ランジスタのエミツタ間に第２のエミツタ負帰還
抵抗が接続され、該第１と該第２のトランジスタ
のベースを夫々第１と第２の反転入力端子とし、
該第３と該第４のトランジスタのベースを夫々第
１と第２の正転入力端子とし、且つ、該第２のダ
イオードと該第１と該第２のトランジスタとの接
続点が前記トランジスタ差動対の一方のトランジ
スタのベースに接続され、該第３のダイオードと
該第３と該第４のトランジスタとの接続点が該ト
ランジスタ差動対の他方のトランジスタのベース
に接続されてなることを特徴とする多入力演算増
幅回路。 ７ 複数の入力信号電圧を対数関数電流に変換す
る電圧電流変換器を入力段に具え、該電圧電流変
換器の出力から単一出力を得るトランジスタ差動
対と能動負荷回路からなる差動増幅器から構成さ
れた多入力演算増幅回路であつて、該差動増幅器
の出力端子と接地端子間にコンデンサを接続した
積分回路を形成したことを特徴とする特許請求の
範囲第６項記載の多入力演算増幅回路を用いた積
分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335896A JPH03196280A (ja) | 1989-12-25 | 1989-12-25 | 多入力演算増幅回路とそれを用いた積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335896A JPH03196280A (ja) | 1989-12-25 | 1989-12-25 | 多入力演算増幅回路とそれを用いた積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196280A JPH03196280A (ja) | 1991-08-27 |
| JPH0547868B2 true JPH0547868B2 (ja) | 1993-07-19 |
Family
ID=18293584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1335896A Granted JPH03196280A (ja) | 1989-12-25 | 1989-12-25 | 多入力演算増幅回路とそれを用いた積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196280A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675245B2 (en) | 2007-01-04 | 2010-03-09 | Allegro Microsystems, Inc. | Electronic circuit for driving a diode load |
| JP5525451B2 (ja) | 2007-11-16 | 2014-06-18 | アレグロ・マイクロシステムズ・エルエルシー | 複数の直列接続された発光ダイオード列を駆動するための電子回路 |
| US7999487B2 (en) | 2008-06-10 | 2011-08-16 | Allegro Microsystems, Inc. | Electronic circuit for driving a diode load with a predetermined average current |
| US8692482B2 (en) | 2010-12-13 | 2014-04-08 | Allegro Microsystems, Llc | Circuitry to control a switching regulator |
| US9155156B2 (en) | 2011-07-06 | 2015-10-06 | Allegro Microsystems, Llc | Electronic circuits and techniques for improving a short duty cycle behavior of a DC-DC converter driving a load |
| US9265104B2 (en) | 2011-07-06 | 2016-02-16 | Allegro Microsystems, Llc | Electronic circuits and techniques for maintaining a consistent power delivered to a load |
| US8957607B2 (en) | 2012-08-22 | 2015-02-17 | Allergo Microsystems, LLC | DC-DC converter using hysteretic control and associated methods |
| US9144126B2 (en) | 2012-08-22 | 2015-09-22 | Allegro Microsystems, Llc | LED driver having priority queue to track dominant LED channel |
| US8994279B2 (en) | 2013-01-29 | 2015-03-31 | Allegro Microsystems, Llc | Method and apparatus to control a DC-DC converter |
-
1989
- 1989-12-25 JP JP1335896A patent/JPH03196280A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03196280A (ja) | 1991-08-27 |
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| JPH0462608B2 (ja) |
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