JPS61501238A - 高効率ｉｇｆｅｔ演算増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高効率ＩＧＦＥＴ演算増福器 本発明は一般に演算増幅器の回路に係シ、特に出力電圧を容量性負荷へ供給する 演算増幅器の出力段の設計に関する。容量性負荷は、ダート絶縁型電界効果トラ ンジスタ（ＩＧＦＥＴ　）の集積回路システムで、共通のチャージの再配分に用 いられている。

２、従来技術の説明 演算増幅器を容量性負荷のドライブに用いることは、従来よく知られていること である。ＩＧＦＥＴ　（ダート絶縁型電界効果トランジスタ）の演算増幅器を集 積回路の設計に用いることも同様に良く知られている。

このような増幅器は閉ループの帰還回路で容量性負荷を駆動するためにしばしば 用いられる。代表的な、そのような閉ループは、入力信号ｖｉｎに続く出力電圧 ｖｏｕ、の早さの測定値Ｔ、であるセットリングタイム定数特性を有する。

従来技術では、所望の負荷を駆動する出力段をＩＧＦ’ＥＴ演算増幅器は包含す る。容量性負荷を駆動する出力段の能力は、タイム定数で３の特性によって評価 される。うまく設計された出力段は、異常でな（Ｔ、の半分よシも少ないで、が 要求される。

タイム定数Ｔ！は負荷容量ＣＬの値に直接に比例し、出力段の相互コンダクタン スらの値に逆比例する。それは、Ｔ　！　＝　Ｋ　ＣＬ／Ｑ、、であって、相互 コンダクタンスは、素子が入力電圧の変化に応答して出力する出力電流の変化に よって測定される。それ故に、代表的な従来の回路は短いタイム定数Ｔ！で動作 するように容量性負荷を小さくするか、出力素子の相互コンダクタンスを大きく しなければならなかった。

通常、容量性負荷を、チャージの再分配ネットワークの駆動特性の最小値以下に 減じることは実用的でない。実際の集積回路技術では、Ｃ１の最小値は１０９Ｆ のオーダである。したがって応答時間を短くするために、出力段の相互コンダク タンスを大きくしなければならない。このような増加は通常、より多くの電流、 より多くの素子領域、またはその両方を意味する。しかしながらそれらの各々の 可能性は実際上の限界がある。

他のアグローチは、従来技術で知られるように、容量性負荷の前にバイポーラト ランジスタのバッファ段を設けることである。バイポーラトランジスタは極めて 少ない電流で動作中、Ｉ　ＧＦＥＴと同じ相互コンダクタンスを提供し得ること が良く知られ、なぜならば、従来技術の素子のバッファ段のエミッタ電流は、フ ァクタ（１＋ｈ、。）によるペース電流工、よりも大きく、そしてそれは容量性 負荷によって容易に示され、同じ７アクタを生じるようにバッファ段と見なし得 る。このようなバイポーラトランジスタは、回路が必然的に含む設計上の要求に よる付加的な複雑さおよび妨げを付加する定電流源によって、共通に電流を供給 する。

定電流源が容量性負荷をその供給線路の方向へ駆動することができる割合は、出 力段に用いる定電流源の強さに制限される。したがって、バイポーラトランジス タの低電流動作では受け入れ難い低い直へプルダウンする割合を減じることがで きる。バイポーラバッファ段が従来技術の回路に比して必要とする動作電流を減 じることができ、従来技術を越える割合にプルダウンの割合を保持する演算増幅 器を提供することが型出原人は参照した全てがここに関連する以下の審査中の米 国特許出願の内容を参照した。

演算増１＠器のスルーレート効果を改良した回路、Ｌ、Ｌ、　ＩＪ−ウェンとＣ ，Ｈルーカス、シリアル番号４８６．６４４．１９８３年４月２０日出皿。

オフセット補正を改良したサングルホールド回路、Ｃ，Ｅ（ルーカス、とり、Ｌ 、ｌ）−ウェン、シリアル番号３１６．５４３．１９８１年１０月３０日出願。

発明は容量性負荷の効果を減じて高速に動作し、または動作電流を減じることが できる進歩した出力段を有する演算増幅器の回路である。

進歩した出力段は、従来技術の定電流源の代シに能動素子として電界効果トラン ゾスタ（ＦＥＴ　）を含む。

パイボーラド２ンゾスタは出力段の電流を増大させるイカナル必要もなくエンハ ンスド相互コンダクタンスを提供するＦＥＴに接続する。

同様に、他のＦＥＴ　（またはダーリントン結合のＦＥＴおよびバイポーラトラ ンジスタ）のような絶縁素子は、出力段の効率のファクタを進歩し得、特に高い 周波数でアクティブ素子のＦＥＴのダート容量を、演算Ｗ、１図は代表的な出力 段を含むＩＧＦＥＴの演算増幅器の図。

第２図は新規な出力段を含む実施例の完全な演算増幅器の概略のダイアグラム、 第３図は入力バッファを含む新規な出力段の他の実施例の概略のダイアグラムで ある。

最良の形態の記述 シリアル番号４８６，６４４で述べられている代表的な従来技術の回路からなる 演算増幅器５０を示している。

特に、演算増幅器５０はＦＥＴ回路の入力回路１０を含む。回路１０は、差動入 力を構成するＰｉＦＥＴ１０２゜１０４の対の各導通ノースに接続した第１の電 流源１００からなる。一対のＮ型ＦＥＴ　１０６　、１０８はカレントミラーを 形成し、それぞれＦＥＴ　１０６　、１０８を接続した導通パスを有する。

ＦＥＴ　１０６　、１０８の導通ノースは、それぞれ電圧源＋Ｖおよび−Ｖに接 続している。ＦＥＴ　１０２　、１０４のダート電極は負入力（反転）端子１１ ４および正入力（非反＠）端子１１６にそれぞれ接続している。

ＦＥＴ１０６．１０８のｆｆ−）電極は、共通に接続し、ＦＥＴ　１０２　、１ ０６の導通・ヤスに共通接続する。

ＦＥＴ　１０４　、　Ｉ　Ｑ　８の導通パスの共通接続は、演算増幅器の第１段 ｔｏ　／）３力端子１２０である。出力段１０９（破線で囲んで示す）は、Ｎ型 ＦＥＴ　１１２の導通ノ４スに接続した第２の電流源１１０からなる。安定コン デ７？１１３はＦＥＴ　１１２）グー　）電極と、電流源１１０の共通接続と、 ＦＩＴ　１１２のドレインの間に接続している。加えて、ＦＥＴ　１１２のダー トは出力端子１２０に接続している。

反転入力端子１１４と正入力端子１１６はオペアンプの代表的な入力端子である 。出力端子１１８は出力信号を出力し、オペアンプ（すなわち演算増幅器）の出 力端子に対応する。単一ダインで、単一帰還システムでは出力端子１１８は反転 入力端子１１４に接続する。

第１図に示すオペアンプ５０は入力波形がサイン波の時、チョップした出力波形 を与えるサンダルおよびリセットモードを含む種々の動作を行なうことができる 。この議論におけるよシ重要な接続の動作は、端子１１６の正極性にステップの 応答である。理想的には出力信号Ｖは入力信号ｖ１ｎに追従しなければならない 。しかしながら、ｖｏは最大のスリューレー）ｄＶ／ｄｔだけ上昇し、それは源 １１０かもの第２段のバイアス電ＲＩ！および負荷容量６００の大きさで定まる 。最大の正側のスリー−レー）　ａｖ／ｄｔはＩ２／ＣＬで表現され出力段の正 側のスリー−レートの限界として共通に参照する。このようにしてｖｏはｖｉｎ に近い最大のスリューレートまで増大する。それによりて、ｖｏはｖｌｎへ漸近 し、収束する。

従来技術の応用では、正極のスリー−レートの限界は高くなければならず、負荷 容量６００は大きく、電流源１１０を大きな値まで増大するか、ＮＰＮバイポー ラのエミッタフォロワ一段を付加していた。ＮＰＮエミッタフォロワーを付加し た場合は負極電源とＮＰＮ素子のエミッタ電極との間に接続した定電流源Ｉｓ　 （図示せず）を必要とする。この電流源の値は、第１図の従来技術の回路の電流 源１１０と同じｉまで増大し、負のスリ、−レートを−ｄＶ／ｄｔ＝Ｉｓ／ＣＬ とする。このスリー−レートは、第１図の従来技術のＦＥＴ出力回路の第２段の スリー−レートの限界ｄ’／／ｄｔ＝Ｉ雪／１１と同じ儂である。明らかに工３ はＩ、に等しくなければならない。

第２図を参照して、本発明の実施例の概略のダイアダラムを示す、演算増幅器５ ０００Å力段２１０は、実質的に従来技術の素子に類似し、同一部材には同一符 号を付与している。そうして、一対のＰ　ｉ　ＦＥＴ　１０２゜１０４は、この 実施例ではＰｉＦＥＴ２２１によって提供される電流源に接続した導電・ヤスを 有する。一対のＮ型ＦＥＴ　１０６　、１０８は、トランジスタ１０２，１０４ の導電／４スにそれぞれ接続した導電パスを有する。

素子１０６，１０８の導電パスは、電圧−Ｖを供給する代シに１つの電圧源２０ １へ帰還する。Ｆ］ｌｉｌ’ｒ１０２．１０４はオペアンプの差動入力を形成し 、ＦＥＴ　１０６　、１０８はカレントミラ（従来の技術のように）を形成する 。

バイアス段２０９は電圧供給パスｚｏｏ（＋ｖ）、！：２０１　（−”／）間に Ｎ１ＦＫＴ２Ｑ７の導電ハスを直列に介して接続したＰｆｉＦＰ：、Ｔ２２０の 導電・イスを含む。

素子２２０のダート電極はＦＥＴ　２２０　、２０７の導電パスの接合点に接続 している。ＦＥＴ　２０７のダート電極はバイアス電圧Ｖ　を受けるようにノー ド２２Ｏ２１ａｉ畠 に接続している。

破線で囲んで示す改良した出力段２９０は、ＦＥＴ２２０．２２１のダート電極 にダート電極を接続したＰ盟ＦＩＴ　２２２を有する。さらにＦＩＴ　２２２は 、電流工□雪を供給する定電流源として動作する。

素子２２２の導電パスは電圧パス２００と２０１間にＮｆｉＦＥＴ　１１２の導 電ノ々スを直列に介して接続している。類似の形にＮＰＮ　Ｗ　）ランジスタＱ １のエミッターコレクタ電流パスは、イス２００と２０１間にＦＥＴ　２２３の 導電イスを直列に介して接続している。

素子１１２と２２３のｒ−）電極は共に接続し、オペアンプ入力段２１０のノー ド１２０（出カッ−１４）トする。安定コンデンサ１１３（容量Ｃ１１を有する ）はノード１２０と２５．０　（）ランゾスタＱ１のｆ−）電極と素子２２２と １１２の導電パス間の）の間に接続する。出力ノード２６０（）ランノスタＱ１ と素子２２３の接合点）は出力信号ｖ０とＩｏを供給する。

回路の動作中、電圧信号は演算増幅器の入力段２１０の正負極入力端子１１４． １１６に差動に入力される。電圧信号は入力素子１０２，１０４の差動対の相互 コンダクタンスを通る電流に変換する。ＦＥＴ１０２．１０４からの電流信号は 差分となシ素子１０６゜１０８からなる従来のＩ　ＧＦＥＴのカレントミラーに よシオ被アンプの出力ノード１２０を経由する。ノード１２０の電流信号は、出 力段２９０の入力信号である。

この入力段の動作は゛従来のものである。

電流源２２１，２２２は入力および出力段にそれぞれバイアス定電流を供給する 。素子２２１，２２２は素子２２０と共に動作し、カレントミラーを形成する結 果、ノード２０３に共通にｅ−）を接続する。素子２２０．２２１は、したがっ て、ノ臂イアス素子２０７へ供給する定電流ｈａを反映する。素子２２０　、２ ２１に選択するＷ／Ｌ　（ｌ１ｌｉ対長さ）の比は、バイアス電流工３ｏ、！雪 ！　を独立して設定することを許容するように選定する。

電流Ｉｉｎが負となると、素子１１２のダート電圧となるノード１２０は減じ、 素子１１２のドレイン電流は、定電流バイアス源１２２にほとんど等しい靜止直 以下に低下する。素子１１２のドレイン電流は低下するので素子２２２からの電 流は安定コンデンサ１１３を充電し、パイボラトランジスタＱ１へ供給するペー ス電流は増加する。したがって、トランジスタＱｌのエミッタ電流の大幅な増加 を生じる。同時にノード１２０およびＩＧＦＥＴ素子２２３のｆ−ト（７）電圧 は、トランジスタＱ１のエミッタ電流が増加中は減少する。

したがって、大きな出力電流工。はトランジスタＱ１とＦＥＴ　２２３のドレイ ン電流との間の差分の結果であり、この結果負荷容量ＣＬは正に駆動される。

いい換えればトランジスタＱ１の重大な改良は正方向へ出力スリー−レートを加 えることである。それは、トランジスタＱ１のｈｆｅは、従来技術（第１図）の バイアス電流工２に比して猛めて低い喧のバイアス電流ＸＺＺとはいえ、出力電 流工。をブーストして大きな値とするために役立つ。バイアス電流１２２の場合 は、従来技術のバイアス電流１１２と同じ値とし、トランジスタＱ１のｈ５は喧 １００を有し、（現在の３ミクロンの半導体製造工程では容易になし遂げ得る） 負荷容量２５１のＩ′１ｉＣＬは安定＝ｓンｒンｔ１１３ノｆｉＥＣａノ１００ 倍にでき、出力段の正のスリー−レートを従来技術の回路以下に制限することも ない。

出力段の電流効率は、従来技術の回路素子１１２よシも著るしく少ない電流をト ランジスタＱ１が必要とするだけ進歩しく第１図参照）、同じ相互コンダクタン ｘ　ラ＝ＩｘｘｓｌＶＴｔ与ｊｃ−ルｆｃメＩｃ　Ｉ２２３　ハＸ子２２２を通 る電流であシ、ｖＴは温度電圧に−Ｔ／ｑ　、ただしＫは？ルツマン定数、Ｔは ケルビン度の絶対温度、セしてｑは充電電荷の単位である。

いい換えれば、出力段の電流をファクタ１／ｎよシも（たとえば１．／ｎ＋１　 ）減じることができ、さらに従来技術の素子１１２と同じ相互；ンダクタンスに 保持できる。従来技術の回路は、オベアングの出力の負荷バッファである付加的 なエミッタフォロワーとしてしばしば用いられる。しかしながら出力段の負供給 線路方向へのスリー−レートは、後続の定電流源の直によって制限される。

第２図に示す実施例において、ＦＥＴ　２２３の電流はノード１２０（すなわち 出力段２００の入力ノード）の入力信号が正になることに実質的に対応して増加 することができる。この電流の増加は、本発明のＦＥＴ２２３の静止電流の値に 等しい電流を供給する定電流源と、エミッタフォロワーバッファ段を含む従来技 術において、従来技術よシも出力段のスリ、−レートを負側へ実質的に大きくす ることを許容する。

ＰウェルＣＭＯ８の製造で、垂直ＮＰＮ／々イポーラ素子は、まっすぐな台の構 造である。Ｎ＋の拡散はＮチャンネルト２ンソスタのソースまたはドレインの作 成に用い、エミッタで、ペースはＰウェルで、ＮコレクタはＮ基板である。（な ぜならば相補ＰＮＰ素子の製造では、ＦＥＴ　２２３のようなＭＯ３素子が必要 とするＰウェルの０ＭＯ８技術は不可能である。） 第３図は出力段の代シの実施例を示す。都合よく、オイアン７’２１００回路に 関する入力はこの図では省いている。前述の構成に類似する他の部材は同一の符 号を付与する。ＩＧＦＥＴ素子３００がノード１２０と素子１１２のｒ−）電極 の間に付加されている。特に素子３００のｒ−）電極は、ノード１２０に接続さ れ、素子３００の導電パスは電圧パス２００　（＋ｖ）と素子１１２のダート電 極の間に接続している。出力段の入力容量ＣＩは、破線で示し、ノード１２０と 低電圧パス２０１０間を測定したものである。

この実施例で、Ｎ型素子３００は素子１１２゜２２３からノード１２０の負荷で ある容量を減°じるように動作する。素子３００はノード３７０のソース出力と 共に駆動素子１１２，２２３によるダート容量か　−ら絶縁される。ノード１２ ０のグランドに関する入力容量の減少は、高い周波数（すなわち１０　ＭＩ（ｚ 　）の利用において小さな安定コンデンサ１１３０使用を許容する。このような 用途ではノード２５０からノード１２０への容量の電圧分割（すなわちＣ８／ｌ ｌ：工）は弱められ、約Ｏ，ＳＶに保持される。

このようにして、新規から進歩した演算増幅器の出力段の回路をここに示し、か つ述べた。この回路は、回路が必要とする電流を増加することなく、大きな出力 負荷容量を駆動でき、演算増幅器の進歩した利用を許容する。これは電流の利用 が限界である集積回路の製造の場合に特に型巣である。

示し、かつ述べた実施例では主にＣＭＳ素子を指向し、他の応用も同様に考察す る。同様に代替の組立で作ることが可能なことも理解できよう。たとえば、１絶 線素子（ＦＥＴ　３００　）はバイポーラ素子またはＩＧＦＥＴやパイーーラ素 子の任意の組合せの複数素子のダーリントン接続に置き換え得る。同様にパイボ ーラトランゾスタＱ１はＮチャンネルエＧＦＥＴ素子にいくつかの応用で置き換 え得る。

最良の実施例を述べた。しかしながら、この詳細な説明は、図示するものだけを 意図し、そして・発明の限界は意図していない。この説明の要旨に含まれる種々 の変形も同様にここに含まれる。発明は以下に述べる請求の範囲によってのみ限 定される。

手続補正書 １、事件の表示 ＰＣＴ／ＵＳ　８４１０１６５０ ２、発明の名称 高効率ＩＧＦＥＴ演算増幅器 ３、補正をする者 事件との関係　特許出願人 名称　ヒユーズ・エアクラフト・カンパニー住所　東京都港区虎ノ門１丁目２６ 番５号　第１７森ピル５、補正命令の日付 昭和６１年４月１日（発送日）

Claims (9)

【特許請求の範囲】
1. １．入力段および出力段を含む改良した演算増幅器において、 上記出力段は 上記入力段の出力端子から信号を受けるように後続された電流導通素子と、 上記電流導通素子の導電パスに接続した第１のＦＥＴ手段と、 上記電流導通素子の制御電極に接続した第２のＦＥＴ手段とを其備し、 上記第１および第２のＦＥＴ手段は、上記入力段の上記出力端子から信号を受け るように接続してなる。
2. ２．請求の範囲第１項に記載の回路で、安定コンデンサ手段を上記入力段の上記 出力端子と上記電流導通素子の制御電極とり間に接続する。
3. ３．請求の範囲第１項に記載の回路て、定電流サービス手段を上記電流導通素子 の上記制御電極に接続する。
4. ４．請求の範囲第１項に記載の回路において、上記入力段の上記出力端子と、上 記第１、第２のＦＥＴ手段の制御電極との間に絶縁手段を接続してなる。
5. ５．請求の範囲第１項に記載の回路にいて、上記第１，第２のＦＥＴ手段は、共 通に接続し、かつ上記入力段の出力端子に接続した制御電極を有する。
6. ６．請求の範囲第１項に記載の回路において、負荷容量を上記電流導通素子と上 記第１のＦＥＴ手段とり間の共通接続に接続する。
7. ７．請求の範囲第１項に記載の回路において、上記電流導通素子はＭＰＮバイポ ーラ素子からたる。
8. ８．請求の範囲第１項に記載の回路において、上記演算増幅器は単一チップのＣ ＭＯＳ素子で製造する。
9. ９．請求の範囲第１項に記載の回路において、上記電流導通素子は上記単一のチ ップに製造したバイポーラトランジスタである。