JP3171137B2 - トランスリニア・マルチプライヤ - Google Patents
トランスリニア・マルチプライヤInfo
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- JP3171137B2 JP3171137B2 JP11041197A JP11041197A JP3171137B2 JP 3171137 B2 JP3171137 B2 JP 3171137B2 JP 11041197 A JP11041197 A JP 11041197A JP 11041197 A JP11041197 A JP 11041197A JP 3171137 B2 JP3171137 B2 JP 3171137B2
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Description
【０００１】
【発明の属する技術分野】本発明は、２つのアナログ信
号を乗算するマルチプライヤに関し、特にバイポーラ半
導体集積回路上に構成して好適な線形化された４象限マ
ルチプライヤに関する。
号を乗算するマルチプライヤに関し、特にバイポーラ半
導体集積回路上に構成して好適な線形化された４象限マ
ルチプライヤに関する。
【０００２】
【従来の技術】マルチプライヤの従来技術としては例え
ば文献（１）「B. Gilbert,“A Precise Four-Quadr
ant Analog Multiplier with Subnanosecond resp
onse”, IEEE J. Solid-State Circuits, vol.SC-
3, no.4, pp.353-365, Dec.1968.」等の記載が参照
される。
ば文献（１）「B. Gilbert,“A Precise Four-Quadr
ant Analog Multiplier with Subnanosecond resp
onse”, IEEE J. Solid-State Circuits, vol.SC-
3, no.4, pp.353-365, Dec.1968.」等の記載が参照
される。
【０００３】この種の線形動作を行う完全なバイポーラ
・マルチプライヤは未だ実現されていないというのが現
状である。また、この種のそれなりに線形化されたバイ
ポーラ・マルチプライヤは、１９６８年に発表されてお
り、ギルバートマルチプライヤ（Gilbert multiplie
r）として良く知られている。ただし、電圧−電流（Ｖ
−Ｉ）変換回路が完全に線形動作すれば、交叉接続型バ
イポーラ差動対を用いたギルバートマルチプライヤ型の
マルチプライヤでも、線形動作する完全な４象限マルチ
プライヤが得られることは周知である。
・マルチプライヤは未だ実現されていないというのが現
状である。また、この種のそれなりに線形化されたバイ
ポーラ・マルチプライヤは、１９６８年に発表されてお
り、ギルバートマルチプライヤ（Gilbert multiplie
r）として良く知られている。ただし、電圧−電流（Ｖ
−Ｉ）変換回路が完全に線形動作すれば、交叉接続型バ
イポーラ差動対を用いたギルバートマルチプライヤ型の
マルチプライヤでも、線形動作する完全な４象限マルチ
プライヤが得られることは周知である。
【０００４】トランジスタのコレクタ電流Ｉciとベース
−エミッタ間電圧ＶBEiの関係は、指数則に従うものと
すれば、次式（１）で示される。
−エミッタ間電圧ＶBEiの関係は、指数則に従うものと
すれば、次式（１）で示される。
【０００５】
【数１】
【０００６】ここで、Ｉsは飽和電流、ＶTは熱電圧であ
り、ＶT＝ｋＴ／ｑと表される。ただし、ｑは単位電子
電荷、ｋはボルツマン定数、Ｔは絶対温度である。
り、ＶT＝ｋＴ／ｑと表される。ただし、ｑは単位電子
電荷、ｋはボルツマン定数、Ｔは絶対温度である。
【０００７】上式（１）は、ベース−エミッタ間電圧Ｖ
BEiが６００ｍＶ前後のトランジスタが通常動作時には
指数部ｅｘｐ（ＶBEi／ＶT）は１０乗程度の値になり、
−１は無視できる。したがって、次式（２）が成り立
つ。
BEiが６００ｍＶ前後のトランジスタが通常動作時には
指数部ｅｘｐ（ＶBEi／ＶT）は１０乗程度の値になり、
−１は無視できる。したがって、次式（２）が成り立
つ。
【０００８】
【数２】
【０００９】先ず、図９に示す逆双曲正接−双曲正接変
換回路の動作について説明する。図９を参照して、第
１、第２の入力電圧Ｖx、Ｖyを入力し、電流出力する電
圧−電流（Ｖ−Ｉ）変換回路６１、６２と、Ｖ−Ｉ変換
回路６２の第１の電流出力端子にエミッタを共通接続し
た第１の差動対トランジスタＱ１、Ｑ２と、Ｖ−Ｉ変換
回路６２の第２の電流出力端子にエミッタを共通接続し
た第２の差動対トランジスタＱ３、Ｑ４と、Ｖ−Ｉ変換
回路６１の第１、第２の電流出力端子にそれぞれエミッ
タを接続し、ダイオード接続されたトランジスタＱ５、
Ｑ６と、を備え、トランジスタＱ１とＱ３のコレクタ、
トランジスタＱ２とＱ４のコレクタとが互いに交叉接続
され、トランジスタＱ５、Ｑ６のエミッタ出力が第１、
第２の差動対トランジスタのベースに差動入力され、ト
ランジスタＱ１、Ｑ４のコレクタから差動電流が取り出
される。線形動作する電圧−電流（Ｖ−Ｉ）変換回路６
１、６２を「リニアゲインセル」と呼ぶ。
換回路の動作について説明する。図９を参照して、第
１、第２の入力電圧Ｖx、Ｖyを入力し、電流出力する電
圧−電流（Ｖ−Ｉ）変換回路６１、６２と、Ｖ−Ｉ変換
回路６２の第１の電流出力端子にエミッタを共通接続し
た第１の差動対トランジスタＱ１、Ｑ２と、Ｖ−Ｉ変換
回路６２の第２の電流出力端子にエミッタを共通接続し
た第２の差動対トランジスタＱ３、Ｑ４と、Ｖ−Ｉ変換
回路６１の第１、第２の電流出力端子にそれぞれエミッ
タを接続し、ダイオード接続されたトランジスタＱ５、
Ｑ６と、を備え、トランジスタＱ１とＱ３のコレクタ、
トランジスタＱ２とＱ４のコレクタとが互いに交叉接続
され、トランジスタＱ５、Ｑ６のエミッタ出力が第１、
第２の差動対トランジスタのベースに差動入力され、ト
ランジスタＱ１、Ｑ４のコレクタから差動電流が取り出
される。線形動作する電圧−電流（Ｖ−Ｉ）変換回路６
１、６２を「リニアゲインセル」と呼ぶ。
【００１０】リニアゲインセル６１の差動出力電流
Ｉx +、Ｉx -でダイオード接続されたトランジスタＱ５、
Ｑ６を駆動すると、次式（３）、（４）が成立する。但
し、ＶBE5、ＶBE6はトランジスタＱ５、Ｑ６のベース・
エミッタ間電圧、Ｇxはリニアゲインセルのコンダクタ
ンスの１／２である（ΔＩ＝Ｉx +−Ｉx -＝２ＧxＶx）。
Ｉx +、Ｉx -でダイオード接続されたトランジスタＱ５、
Ｑ６を駆動すると、次式（３）、（４）が成立する。但
し、ＶBE5、ＶBE6はトランジスタＱ５、Ｑ６のベース・
エミッタ間電圧、Ｇxはリニアゲインセルのコンダクタ
ンスの１／２である（ΔＩ＝Ｉx +−Ｉx -＝２ＧxＶx）。
【００１１】 Ｉx +＝ＩOx＋ＧxＶx＝Ｉsexp(ＶBE5／ＶT) …(3) Ｉx -＝ＩOx−ＧxＶx＝Ｉsexp(ＶBE6／ＶT) …(4)
【００１２】したがって、ダイオード接続されたトラン
ジスタＱ５、Ｑ６の出力電圧ΔＶxは次式（５）で与え
られる。
ジスタＱ５、Ｑ６の出力電圧ΔＶxは次式（５）で与え
られる。
【００１３】
【数３】
【００１４】バイポーラトランジスタ差動対の差動出力
電流は双曲正接関数となり、交叉接続型バイポーラ差動
対Ｑ１、Ｑ２及びＱ３、Ｑ４の差動出力電流ΔＩは次式
（６）のように導かれる。
電流は双曲正接関数となり、交叉接続型バイポーラ差動
対Ｑ１、Ｑ２及びＱ３、Ｑ４の差動出力電流ΔＩは次式
（６）のように導かれる。
【００１５】
【数４】
【００１６】ただし、
【００１７】
【数５】
【００１８】である。
【００１９】したがって、線形動作するＶ−Ｉ変換回路
６１の出力電流をｐｎ接合を用いて電圧変換すれば逆双
曲正接回路となり、双曲正接回路である交叉接続型バイ
ポーラ差動対Ｑ１、Ｑ２、及びＱ３、Ｑ４の差動入力電
圧とすることにより、交叉接続型バイポーラ差動対の入
力信号電圧についても線形動作を実現できる。
６１の出力電流をｐｎ接合を用いて電圧変換すれば逆双
曲正接回路となり、双曲正接回路である交叉接続型バイ
ポーラ差動対Ｑ１、Ｑ２、及びＱ３、Ｑ４の差動入力電
圧とすることにより、交叉接続型バイポーラ差動対の入
力信号電圧についても線形動作を実現できる。
【００２０】同様にして、交叉接続バイポーラ差動対Ｑ
１、Ｑ２、及びＱ３、Ｑ４を駆動する差動出力電流（Ｉ
0y±ＧyＶy）についても逆双曲正接−双曲正接変換する
ことで線形動作させることができる。
１、Ｑ２、及びＱ３、Ｑ４を駆動する差動出力電流（Ｉ
0y±ＧyＶy）についても逆双曲正接−双曲正接変換する
ことで線形動作させることができる。
【００２１】
【数６】
【００２２】ただし、
【００２３】
【数７】
【００２４】である。
【００２５】したがって、次式（１２）の関係が得られ
ることになり、線形動作する完全な４象限マルチプライ
ヤが得られる。
ることになり、線形動作する完全な４象限マルチプライ
ヤが得られる。
【００２６】
【数８】
【００２７】
【発明が解決しようとする課題】アナログ信号処理にお
いては、マルチプライヤは欠くことのできないファンク
ション・ブロックである。特に、２つの入力電圧に対し
て線形動作する完全な４象限マルチプライヤの必要性が
高まってきている。
いては、マルチプライヤは欠くことのできないファンク
ション・ブロックである。特に、２つの入力電圧に対し
て線形動作する完全な４象限マルチプライヤの必要性が
高まってきている。
【００２８】従来のギルバートマルチプライヤは、電圧
−電流（Ｖ−Ｉ）変換回路が完全に線形動作しないため
に、完全な逆双曲正接−双曲正接変換が実現できない。
このため、従来のギルバートマルチプライヤでは、２つ
の入力電圧に対して線形動作する完全な４象限マルチプ
ライヤとはならなかった。
−電流（Ｖ−Ｉ）変換回路が完全に線形動作しないため
に、完全な逆双曲正接−双曲正接変換が実現できない。
このため、従来のギルバートマルチプライヤでは、２つ
の入力電圧に対して線形動作する完全な４象限マルチプ
ライヤとはならなかった。
【００２９】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、アナログ信号処理にお
いてはとりわけ重要なマルチプライヤとして、２つの入
力電圧に対して線形動作する完全な４象限マルチプライ
ヤを提供することにある。
れたものであって、その目的は、アナログ信号処理にお
いてはとりわけ重要なマルチプライヤとして、２つの入
力電圧に対して線形動作する完全な４象限マルチプライ
ヤを提供することにある。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明のトランスリニア・マルチプライヤは、第
１、第２の入力信号を受けそれぞれの電圧に応じた差動
電流を出力する第１、第２の電圧−電流変換回路と、前
記第１、第２の電圧−電流変換回路のそれぞれの差動出
力電流を電圧変換するｐｎ接合素子と、前記第１、第２
の電圧−電流変換回路に接続された前記ｐｎ接合素子間
の電圧を差動入力電圧とし、これらの和または差電圧を
出力するリニアゲインセル群と、出力が互いに共通接続
され差動出力対を構成する２対のトランジスタを含み、
エミッタが共通接続されて共通の電流により駆動され、
前記リニアゲインセル群の出力を入力とするノニュプル
テールセルからなり、２信号の乗算値を出力するマルチ
プライヤ・コア回路と、を備えたことを特徴とする。
め、本発明のトランスリニア・マルチプライヤは、第
１、第２の入力信号を受けそれぞれの電圧に応じた差動
電流を出力する第１、第２の電圧−電流変換回路と、前
記第１、第２の電圧−電流変換回路のそれぞれの差動出
力電流を電圧変換するｐｎ接合素子と、前記第１、第２
の電圧−電流変換回路に接続された前記ｐｎ接合素子間
の電圧を差動入力電圧とし、これらの和または差電圧を
出力するリニアゲインセル群と、出力が互いに共通接続
され差動出力対を構成する２対のトランジスタを含み、
エミッタが共通接続されて共通の電流により駆動され、
前記リニアゲインセル群の出力を入力とするノニュプル
テールセルからなり、２信号の乗算値を出力するマルチ
プライヤ・コア回路と、を備えたことを特徴とする。
【００３１】本発明においては、線形動作する電圧−電
流（Ｖ−Ｉ）変換回路として、リニアゲインセルを用い
ることで、差動入力電圧を対数圧縮することができ、ま
た、これら２つの電圧を所望の和あるいは差電圧が得ら
れ、９つのトランジスタが共通のテール電流により駆動
されるノニュプルテールセルのベース電圧として供給さ
れる。そして、ノニュプルテールセルをマルチプライヤ
・コア回路として動作させることができ、したがって、
等価的に指数変換されて、線形動作する完全な４象限マ
ルチプライヤを実現できる。
流（Ｖ−Ｉ）変換回路として、リニアゲインセルを用い
ることで、差動入力電圧を対数圧縮することができ、ま
た、これら２つの電圧を所望の和あるいは差電圧が得ら
れ、９つのトランジスタが共通のテール電流により駆動
されるノニュプルテールセルのベース電圧として供給さ
れる。そして、ノニュプルテールセルをマルチプライヤ
・コア回路として動作させることができ、したがって、
等価的に指数変換されて、線形動作する完全な４象限マ
ルチプライヤを実現できる。
【００３２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００３３】３個以上のトランジスタが１つの共通テー
ル電流で駆動される回路を「マルチテールセル」と呼
び、例えば９個のトランジスタの場合には「ノニュプル
テールセル」、１４個のトランジスタの場合には「クァ
ドリデシマルテールセル」と呼ぶことにする。
ル電流で駆動される回路を「マルチテールセル」と呼
び、例えば９個のトランジスタの場合には「ノニュプル
テールセル」、１４個のトランジスタの場合には「クァ
ドリデシマルテールセル」と呼ぶことにする。
【００３４】図１は、本発明の実施の形態に係るバイポ
ーラ・マルチプライヤ構成を示すブロック図である。な
お、図面作成の都合上、マルチプライヤ・コア回路は、
図１（Ｂ）、及び図２に示されている。
ーラ・マルチプライヤ構成を示すブロック図である。な
お、図面作成の都合上、マルチプライヤ・コア回路は、
図１（Ｂ）、及び図２に示されている。
【００３５】図１を参照して、第１の入力信号電圧（Ｖ
x）と第２の入力信号電圧（Ｖy）とがそれぞれ入力され
る２つの電圧−電流（Ｖ−Ｉ）変換回路１０１、１０２
のそれぞれの差動出力は、２段のダイオード１０４、１
０５、及び１０６、１０７を負荷とし、これらのダイオ
ードの端子間にそれぞれ差電圧２ΔＶx、２ΔＶyを出力
する。
x）と第２の入力信号電圧（Ｖy）とがそれぞれ入力され
る２つの電圧−電流（Ｖ−Ｉ）変換回路１０１、１０２
のそれぞれの差動出力は、２段のダイオード１０４、１
０５、及び１０６、１０７を負荷とし、これらのダイオ
ードの端子間にそれぞれ差電圧２ΔＶx、２ΔＶyを出力
する。
【００３６】この差電圧２ΔＶx、２ΔＶyを利得１の差
動増幅器１０８、１０９を介して差動入力とする複数個
のリニアゲインセル群１０３により、差電圧２ΔＶx、
２ΔＶyの所望の和電圧あるいは差電圧を出力し、マル
チプライヤ・コア回路を構成するバイポーラ・ノニュプ
ルテールセルの９つのトランジスタのそれぞれのベース
電圧、あるいはバイポーラ・クァドリデシマルテールセ
ルの１４個のトランジスタ（図２参照）のそれぞれのベ
ース電圧として供給される。
動増幅器１０８、１０９を介して差動入力とする複数個
のリニアゲインセル群１０３により、差電圧２ΔＶx、
２ΔＶyの所望の和電圧あるいは差電圧を出力し、マル
チプライヤ・コア回路を構成するバイポーラ・ノニュプ
ルテールセルの９つのトランジスタのそれぞれのベース
電圧、あるいはバイポーラ・クァドリデシマルテールセ
ルの１４個のトランジスタ（図２参照）のそれぞれのベ
ース電圧として供給される。
【００３７】図１０に、本発明の実施の形態に係るトラ
ンスリニア・マルチプライヤの全体の回路構成を示す。
なお、図１０を参照して、第１の入力信号電圧（Ｖx）
と第２の入力信号電圧（Ｖy）とがそれぞれ入力される
２つの電圧−電流（Ｖ−Ｉ）変換回路１０１、１０２の
それぞれの差動出力は、図１０では２段のダイオード１
０４、１０５、及び１０６、１０７を負荷とし、これら
のダイオードの端子間のそれぞれの差電圧は２つの電圧
−電流（Ｖ−Ｉ）変換回路１１０、１１１に入力され、
電圧−電流（Ｖ−Ｉ）変換回路１１０、１１１の差動電
流出力は電流アダー（カレントアダー）１２０に入力さ
れ、電流にて加減算され、負荷抵抗群１２２の接続点か
ら電圧出力されて後述するエミッタが共通接続されて定
電流源に接続されたマルチテールセル１３０に入力さ
れ、２つの信号の乗算値が取り出される構成とされてい
る。なお、図１（Ａ）のバッファアンプ１０８、１０
９、及びリニアゲインセル群とは、図１０の回路構成に
おいて、電圧−電流（Ｖ−Ｉ）変換回路１１０、１１
１、電流アダー１２０、負荷抵抗群１２２に対応してい
る。負荷抵抗群１２２の端子電圧は、マルチテールセル
１３０を構成する、バイポーラ・ノニュプルテールセル
の９つのトランジスタのそれぞれのベース電圧、あるい
はバイポーラ・クァドリデシマルテールセルの１４個の
トランジスタ（図２参照）のベース電圧として供給され
る。なお、図１０には、ダイオード１０４、１０５、及
び１０６、１０７は縦積み２段の構成が示されている
が、電流アダー１２０において電流の和をとる電流ミラ
ー回路のミラー比、負荷抵抗群１２２の抵抗値を適宜設
定することにより、ダイオードは一段としてもよい。
ンスリニア・マルチプライヤの全体の回路構成を示す。
なお、図１０を参照して、第１の入力信号電圧（Ｖx）
と第２の入力信号電圧（Ｖy）とがそれぞれ入力される
２つの電圧−電流（Ｖ−Ｉ）変換回路１０１、１０２の
それぞれの差動出力は、図１０では２段のダイオード１
０４、１０５、及び１０６、１０７を負荷とし、これら
のダイオードの端子間のそれぞれの差電圧は２つの電圧
−電流（Ｖ−Ｉ）変換回路１１０、１１１に入力され、
電圧−電流（Ｖ−Ｉ）変換回路１１０、１１１の差動電
流出力は電流アダー（カレントアダー）１２０に入力さ
れ、電流にて加減算され、負荷抵抗群１２２の接続点か
ら電圧出力されて後述するエミッタが共通接続されて定
電流源に接続されたマルチテールセル１３０に入力さ
れ、２つの信号の乗算値が取り出される構成とされてい
る。なお、図１（Ａ）のバッファアンプ１０８、１０
９、及びリニアゲインセル群とは、図１０の回路構成に
おいて、電圧−電流（Ｖ−Ｉ）変換回路１１０、１１
１、電流アダー１２０、負荷抵抗群１２２に対応してい
る。負荷抵抗群１２２の端子電圧は、マルチテールセル
１３０を構成する、バイポーラ・ノニュプルテールセル
の９つのトランジスタのそれぞれのベース電圧、あるい
はバイポーラ・クァドリデシマルテールセルの１４個の
トランジスタ（図２参照）のベース電圧として供給され
る。なお、図１０には、ダイオード１０４、１０５、及
び１０６、１０７は縦積み２段の構成が示されている
が、電流アダー１２０において電流の和をとる電流ミラ
ー回路のミラー比、負荷抵抗群１２２の抵抗値を適宜設
定することにより、ダイオードは一段としてもよい。
【００３８】次に、ダイオードを負荷とする電圧−電流
（Ｖ−Ｉ）変換回路１０１、１０２の構成の一例を図３
に示す。
（Ｖ−Ｉ）変換回路１０１、１０２の構成の一例を図３
に示す。
【００３９】図３を参照して、定電流駆動される２つの
トランジスタＱ１、Ｑ２のベース・エミッタ間電圧は、
駆動電流を等しくすると同じとなり、差動入力電圧Ｖx
がそのままエミッタ間抵抗Ｒxに印加される。したがっ
て、抵抗Ｒxが線形素子であるから、エミッタ間抵抗Ｒx
に流れる電流は差動入力電圧Ｖxに比例し、抵抗値に反
比例する。ただし、差動対を構成している２つのトラン
ジスタＱ１、Ｑ２は定電流駆動されていることから、そ
れぞれのトランジスタＱ１、Ｑ２のエミッタに接続され
たトランジスタＱ３、Ｑ４には、このエミッタ間抵抗Ｒ
xに流れる電流分だけ加減算された電流が流れる。この
ため、図３に示した電圧−電流（Ｖ−Ｉ）変換回路は線
形動作し、リニアゲインセルとして作用する。なお、図
３に示したダイオード負荷のＶ−Ｉ変換回路は、トラン
ジスタＱ３、Ｑ４のベース端子間電圧（２ΔＶx）を取
り出し、図１に示した差動増幅器１０８に２ΔＶx +とし
て供給される（Ｖ−Ｉ変換回路１０２についても同
様）。
トランジスタＱ１、Ｑ２のベース・エミッタ間電圧は、
駆動電流を等しくすると同じとなり、差動入力電圧Ｖx
がそのままエミッタ間抵抗Ｒxに印加される。したがっ
て、抵抗Ｒxが線形素子であるから、エミッタ間抵抗Ｒx
に流れる電流は差動入力電圧Ｖxに比例し、抵抗値に反
比例する。ただし、差動対を構成している２つのトラン
ジスタＱ１、Ｑ２は定電流駆動されていることから、そ
れぞれのトランジスタＱ１、Ｑ２のエミッタに接続され
たトランジスタＱ３、Ｑ４には、このエミッタ間抵抗Ｒ
xに流れる電流分だけ加減算された電流が流れる。この
ため、図３に示した電圧−電流（Ｖ−Ｉ）変換回路は線
形動作し、リニアゲインセルとして作用する。なお、図
３に示したダイオード負荷のＶ−Ｉ変換回路は、トラン
ジスタＱ３、Ｑ４のベース端子間電圧（２ΔＶx）を取
り出し、図１に示した差動増幅器１０８に２ΔＶx +とし
て供給される（Ｖ−Ｉ変換回路１０２についても同
様）。
【００４０】したがって、図３に示す回路において、電
流出力を取り出すために、エミッタフォロワ付きカレン
トミラー回路をトランジスタＱ１、Ｑ２のエミッタに付
加すれば電流出力のリニアゲインセルとなり、差動出力
を持つことから複数個のリニアゲインセルの電流出力を
ワイヤードで電流加算し、抵抗負荷とすれば、等価的
に、それぞれのリニアゲインセルへの入力電圧ΔＶx、
ΔＶyの和電圧ａΔＶx＋ｂΔＶy、あるいは差電圧ａ′
ΔＶx−ｂ′ΔＶyが、差動で得られる。
流出力を取り出すために、エミッタフォロワ付きカレン
トミラー回路をトランジスタＱ１、Ｑ２のエミッタに付
加すれば電流出力のリニアゲインセルとなり、差動出力
を持つことから複数個のリニアゲインセルの電流出力を
ワイヤードで電流加算し、抵抗負荷とすれば、等価的
に、それぞれのリニアゲインセルへの入力電圧ΔＶx、
ΔＶyの和電圧ａΔＶx＋ｂΔＶy、あるいは差電圧ａ′
ΔＶx−ｂ′ΔＶyが、差動で得られる。
【００４１】図１（Ｂ）に示したブロック図におけるマ
ルチプライヤ・コア回路はバイポーラ・ノニュプルテー
ルセルであることから、素子間の整合性が良いと仮定す
ると、テール電流ＩEEで駆動されるバイポーラ・ノニュ
プルテールセルの各々のコレクタ電流は次式（１３）〜
（２１）で与えられる。
ルチプライヤ・コア回路はバイポーラ・ノニュプルテー
ルセルであることから、素子間の整合性が良いと仮定す
ると、テール電流ＩEEで駆動されるバイポーラ・ノニュ
プルテールセルの各々のコレクタ電流は次式（１３）〜
（２１）で与えられる。
【００４２】
【数９】
【００４３】ただし、ＶRは、入力信号の直流電圧、ＶE
は、共通エミッタ電圧である。
は、共通エミッタ電圧である。
【００４４】また、テール電流の条件より、次式（２
２）が成り立つ。
２）が成り立つ。
【００４５】
【数１０】
【００４６】ただし、αFはトランジスタの直流電流増
幅率である。上式（１３）から上式（２２）を解くと、
次式（２３）が求められる。
幅率である。上式（１３）から上式（２２）を解くと、
次式（２３）が求められる。
【００４７】
【数１１】
【００４８】図１（Ｂ）を参照して、バイポーラ・ノニ
ュプルテールセルの差動出力電流ΔＩは、トランジスタ
Ｑ１、Ｑ２のコレクタ電流の和とトランジスタＱ３、Ｑ
４のコレクタ電流の和の差分で与えられ、次式（２４）
で表される。
ュプルテールセルの差動出力電流ΔＩは、トランジスタ
Ｑ１、Ｑ２のコレクタ電流の和とトランジスタＱ３、Ｑ
４のコレクタ電流の和の差分で与えられ、次式（２４）
で表される。
【００４９】
【数１２】
【００５０】ここで、図４に示すように、マルチプライ
ヤ・コア回路を構成するバイポーラ・ノニュプルテール
セルの９つのトランジスタＱ１〜Ｑ９のそれぞれのベー
スに印加される電圧は、 V1=a(2ΔVx)+b(2ΔVy)、 V2=(a-1)(2ΔVx)+(b-1)(2ΔVy)、 V3=(a-1)(2ΔVx)+b(2ΔVy)、 V4=a(2ΔVx)+(b-1)(2ΔVy)、 V5=(a-1/2)(2ΔVx)+(b-1/2)(2ΔVy)+VTln2、 V6=a(2ΔVx)+(b-1/2)(2ΔVy)、 V7=(a-1)(2ΔVx)+(b-1/2)(2ΔVy)、 V8=(a-1/2)(2ΔVx)+b(2ΔVy)、 V9=(a-1/2)(2ΔVx)+(b-1)(2ΔVy) であるから、上式（２４）に代入すると、バイポーラ・
マルチプライヤの差動出力電流ΔＩは、次式（２５）と
求まる。
ヤ・コア回路を構成するバイポーラ・ノニュプルテール
セルの９つのトランジスタＱ１〜Ｑ９のそれぞれのベー
スに印加される電圧は、 V1=a(2ΔVx)+b(2ΔVy)、 V2=(a-1)(2ΔVx)+(b-1)(2ΔVy)、 V3=(a-1)(2ΔVx)+b(2ΔVy)、 V4=a(2ΔVx)+(b-1)(2ΔVy)、 V5=(a-1/2)(2ΔVx)+(b-1/2)(2ΔVy)+VTln2、 V6=a(2ΔVx)+(b-1/2)(2ΔVy)、 V7=(a-1)(2ΔVx)+(b-1/2)(2ΔVy)、 V8=(a-1/2)(2ΔVx)+b(2ΔVy)、 V9=(a-1/2)(2ΔVx)+(b-1)(2ΔVy) であるから、上式（２４）に代入すると、バイポーラ・
マルチプライヤの差動出力電流ΔＩは、次式（２５）と
求まる。
【００５１】
【数１３】
【００５２】一般的なバイポーラプロセスでは、α
Fは、０．９８〜０．９９であり、およそ１に近い。ま
た、上式（２５）は、ｓｉｎｈｚ／（ｃｏｓｈｚ＋１）
の関数の積で表されているが、ｓｉｎｈｚ／（ｃｏｓｈ
ｚ＋１）はトリプルテールセルの伝達特性と一致させら
れる。
Fは、０．９８〜０．９９であり、およそ１に近い。ま
た、上式（２５）は、ｓｉｎｈｚ／（ｃｏｓｈｚ＋１）
の関数の積で表されているが、ｓｉｎｈｚ／（ｃｏｓｈ
ｚ＋１）はトリプルテールセルの伝達特性と一致させら
れる。
【００５３】ここで、差電圧ΔＶx、ΔＶyは次のように
求まる。
求まる。
【００５４】図３に示した、差動入力電圧Ｖxを入力と
し、ダイオード負荷とする電圧−電流（Ｖ−Ｉ）変換回
路の差動出力電流は、それぞれ次のように求まる。但
し、ＶBE5、ＶBE6はトランジスタＱ５、Ｑ６（ダイオー
ド１０４、１０５に対応）のベース・エミッタ間電圧で
ある。
し、ダイオード負荷とする電圧−電流（Ｖ−Ｉ）変換回
路の差動出力電流は、それぞれ次のように求まる。但
し、ＶBE5、ＶBE6はトランジスタＱ５、Ｑ６（ダイオー
ド１０４、１０５に対応）のベース・エミッタ間電圧で
ある。
【００５５】 Ｉx +＝ＩOx＋Ｖx／Ｒx＝Ｉsexp(ＶBE5／ＶT) …(26) Ｉx -＝ＩOx−Ｖx／Ｒx＝Ｉsexp(ＶBE6／ＶT) …(27)
【００５６】したがって、差動出力電圧ΔＶxは、次式
（２８）と求まる。
（２８）と求まる。
【００５７】
【数１４】
【００５８】同様に、差動入力電圧Ｖyを入力とし、ダ
イオード負荷とする電圧−電流（Ｖ−Ｉ）変換回路の差
動出力電流は、それぞれ次のように求まる。但し、Ｖ
BE7、ＶBE8は図１のダイオード１０６、１０７に対応し
たトランジスタ（図３のトランジスタＱ５、Ｑ６に対
応）のベース・エミッタ間電圧である。
イオード負荷とする電圧−電流（Ｖ−Ｉ）変換回路の差
動出力電流は、それぞれ次のように求まる。但し、Ｖ
BE7、ＶBE8は図１のダイオード１０６、１０７に対応し
たトランジスタ（図３のトランジスタＱ５、Ｑ６に対
応）のベース・エミッタ間電圧である。
【００５９】 Ｉy +＝ＩOy＋Ｖy／Ｒy＝Ｉsexp(ＶBE7／ＶT) …(29) Ｉy -＝ＩOy−Ｖy／Ｒy＝Ｉsexp(ＶBE8／ＶT) …(30)
【００６０】したがって、差動出力電圧ΔＶyは、次式
（３１）と求まる。
（３１）と求まる。
【００６１】
【数１５】
【００６２】上式（２８）、および上式（３１）を上式
（２５）に代入すると、次のように求まる。
（２５）に代入すると、次のように求まる。
【００６３】
【数１６】
【００６４】ただし、
【００６５】
【数１７】
【００６６】である。
【００６７】したがって、線形動作する完全な４象限ア
ナログマルチプライヤが得られる。
ナログマルチプライヤが得られる。
【００６８】上記したように、マルチプライヤ・コア回
路を構成するバイポーラ・ノニュプルテールセルの４つ
のトランジスタのそれぞれのベースに印加される電圧、 V1=a(2ΔVx)+b(2ΔVy)、 V2=(a-1)(2ΔVx)+(b-1)(2ΔVy)、 V3=(a-1)(2ΔVx)+b(2ΔVy)、 V4=a(2ΔVx)+(b-1)(2ΔVy)、 V5=(a-1/2)(2ΔVx)+(b-1/2)(2ΔVy)+VTln2、 V6=a(2ΔVx)+(b-1/2)(2ΔVy)、 V7=(a-1)(2ΔVx)+(b-1/2)(2ΔVy)、 V8=(a-1/2)(2ΔVx)+b(2ΔVy)、 V9=(a-1/2)(2ΔVx)+(b-1)(2ΔVy) において、定数ａ、ｂは任意の値で良いことがわかっ
た。
路を構成するバイポーラ・ノニュプルテールセルの４つ
のトランジスタのそれぞれのベースに印加される電圧、 V1=a(2ΔVx)+b(2ΔVy)、 V2=(a-1)(2ΔVx)+(b-1)(2ΔVy)、 V3=(a-1)(2ΔVx)+b(2ΔVy)、 V4=a(2ΔVx)+(b-1)(2ΔVy)、 V5=(a-1/2)(2ΔVx)+(b-1/2)(2ΔVy)+VTln2、 V6=a(2ΔVx)+(b-1/2)(2ΔVy)、 V7=(a-1)(2ΔVx)+(b-1/2)(2ΔVy)、 V8=(a-1/2)(2ΔVx)+b(2ΔVy)、 V9=(a-1/2)(2ΔVx)+(b-1)(2ΔVy) において、定数ａ、ｂは任意の値で良いことがわかっ
た。
【００６９】なお、上記Ｖ5において、トランジスタＱ
５（図４参照）のエミッタ面積を２倍にすれば、定数項
＋ＶTｌｎ２を実現できる。
５（図４参照）のエミッタ面積を２倍にすれば、定数項
＋ＶTｌｎ２を実現できる。
【００７０】さらに、図２に示すように、トランジスタ
Ｑ１０〜Ｑ１４を追加してバイポーラ・クァドリデシマ
ルテールセルとすると、トランジスタＱ１、Ｑ２、Ｑ
５、Ｑ６、Ｑ７、Ｑ８、Ｑ９の和電流と、トランジスタ
Ｑ３、Ｑ４、Ｑ１０、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４
の和電流は、それぞれテール電流：Ｉ0を分流したもの
であるから、無信号入力時には、それぞれＩ0／２を直
流動作点としている。したがって、信号入力時には、こ
の直流動作点（Ｉ0／２）を中心に電流が変化すること
になり、この場合には、差電流をとらなくとも、それぞ
れの出力電流は線形となることがわかる。
Ｑ１０〜Ｑ１４を追加してバイポーラ・クァドリデシマ
ルテールセルとすると、トランジスタＱ１、Ｑ２、Ｑ
５、Ｑ６、Ｑ７、Ｑ８、Ｑ９の和電流と、トランジスタ
Ｑ３、Ｑ４、Ｑ１０、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４
の和電流は、それぞれテール電流：Ｉ0を分流したもの
であるから、無信号入力時には、それぞれＩ0／２を直
流動作点としている。したがって、信号入力時には、こ
の直流動作点（Ｉ0／２）を中心に電流が変化すること
になり、この場合には、差電流をとらなくとも、それぞ
れの出力電流は線形となることがわかる。
【００７１】同様に、トランジスタＱ１、Ｑ２、Ｑ３、
Ｑ４、Ｑ５、Ｑ１０（図５参照）のエミッタ面積を２倍
にすれば、定数項＋ＶTｌｎ２、を実現できる。
Ｑ４、Ｑ５、Ｑ１０（図５参照）のエミッタ面積を２倍
にすれば、定数項＋ＶTｌｎ２、を実現できる。
【００７２】すなわち、図５は、図４に示したバイパス
電流であるＩバイパスを２分流してそれぞれ出力電流に
加算していることに相当する。
電流であるＩバイパスを２分流してそれぞれ出力電流に
加算していることに相当する。
【００７３】したがって、同様に、このバイポーラ・ク
ァドリデシマルテールセルを用いても、線形動作する完
全な４象限アナログマルチプライヤが得られる。
ァドリデシマルテールセルを用いても、線形動作する完
全な４象限アナログマルチプライヤが得られる。
【００７４】上述したリニアゲインセルにおいては、エ
ミッタ間抵抗等を設定することで、この任意の定数ａ、
ｂを実現できるわけではない。すなわち、定数ａ、ｂを
ある特定の値に設定することで、線形動作する完全な４
象限アナログマルチプライヤが得られる。
ミッタ間抵抗等を設定することで、この任意の定数ａ、
ｂを実現できるわけではない。すなわち、定数ａ、ｂを
ある特定の値に設定することで、線形動作する完全な４
象限アナログマルチプライヤが得られる。
【００７５】例えば、ａ＝１／２、ｂ＝１／２とすれ
ば、２つのリニアゲインセルのカレントミラー回路の出
力数を増やすことで容易に実現できる。この場合の２つ
のリニアゲインセルの接続回路図を図６に示す。ただ
し、図６においてはＶ5（不図示）は直流電圧ＶTｌｎ２
となるが、図１（Ｂ）のトランジスタＱ５のエミッタ面
積を２倍にすれば実現が容易である。
ば、２つのリニアゲインセルのカレントミラー回路の出
力数を増やすことで容易に実現できる。この場合の２つ
のリニアゲインセルの接続回路図を図６に示す。ただ
し、図６においてはＶ5（不図示）は直流電圧ＶTｌｎ２
となるが、図１（Ｂ）のトランジスタＱ５のエミッタ面
積を２倍にすれば実現が容易である。
【００７６】クァドリデシマルテールセルの場合、同様
にして、図６においては、Ｖ1、Ｖ2、Ｖ3、Ｖ4、Ｖ5、
Ｖ10には直流電圧ＶTｌｎ２が重畳されるが、図２のト
ランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ１０のエ
ミッタ面積を２倍にすれば実現が容易である。
にして、図６においては、Ｖ1、Ｖ2、Ｖ3、Ｖ4、Ｖ5、
Ｖ10には直流電圧ＶTｌｎ２が重畳されるが、図２のト
ランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ１０のエ
ミッタ面積を２倍にすれば実現が容易である。
【００７７】図６を参照して、差電圧（ΔＶx、ΔＶy）
を入力とする、共に同様な構成の２つのリニアゲインセ
ルの出力電流をそれぞれ入力とするカレントミラー回路
の出力を相互に接続して、それぞれの和または差電流を
得るようにし、このようにして得られた電流による負荷
抵抗Ｒの端子電圧から上記電圧Ｖ1〜Ｖ9を取り出すよう
にしたものである（但し、ａ＝ｂ＝１／２の場合には、
上記したように図４のトランジスタＱ５のベース電圧Ｖ
5、また図５のトランジスタＱ５及びＱ１０のベース電
圧Ｖ5、Ｖ10は、このリニアゲインセルからは取り出す
必要はない）。第１のリニアゲインセルは、エミッタが
抵抗Ｒで接続され、差動入力電圧ΔＶxをベース入力と
し、コレクタにそれぞれ定電流源Ｉ0が接続された差動
対トランジスタＱ１、Ｑ２からなり、エミッタから出力
される電流Ｉ0±ＧxΔＶxは第１、第２のカレントミラ
ー回路（エミッタフォロワ回路を備える）の入力端にそ
れぞれ入力され、これらのカレントミラー回路の出力端
（それぞれ３つの出力端を備える）は、単独に抵抗Ｒを
介して電源ＶＣＣに接続されるか（例えば節点Ｖ6、Ｖ7
参照）、差動入力電圧ΔＶyを入力とする第２のリニア
ゲインセルの第３、第４のカレントミラー回路の出力端
とそれぞれ共通接続されて抵抗Ｒを介して電源ＶＣＣに
接続される。第２のリニアゲインセルについても同様と
される。なお、図６に示すリニアゲインセルを、図１に
示すリニアゲインセル群１０３に適用する場合、リニア
ゲインセルの差動入力電圧ΔＶx、ΔＶyは差動増幅器１
０８、１０９の出力であるΔ２Ｖx、Δ２Ｖyとされる。
を入力とする、共に同様な構成の２つのリニアゲインセ
ルの出力電流をそれぞれ入力とするカレントミラー回路
の出力を相互に接続して、それぞれの和または差電流を
得るようにし、このようにして得られた電流による負荷
抵抗Ｒの端子電圧から上記電圧Ｖ1〜Ｖ9を取り出すよう
にしたものである（但し、ａ＝ｂ＝１／２の場合には、
上記したように図４のトランジスタＱ５のベース電圧Ｖ
5、また図５のトランジスタＱ５及びＱ１０のベース電
圧Ｖ5、Ｖ10は、このリニアゲインセルからは取り出す
必要はない）。第１のリニアゲインセルは、エミッタが
抵抗Ｒで接続され、差動入力電圧ΔＶxをベース入力と
し、コレクタにそれぞれ定電流源Ｉ0が接続された差動
対トランジスタＱ１、Ｑ２からなり、エミッタから出力
される電流Ｉ0±ＧxΔＶxは第１、第２のカレントミラ
ー回路（エミッタフォロワ回路を備える）の入力端にそ
れぞれ入力され、これらのカレントミラー回路の出力端
（それぞれ３つの出力端を備える）は、単独に抵抗Ｒを
介して電源ＶＣＣに接続されるか（例えば節点Ｖ6、Ｖ7
参照）、差動入力電圧ΔＶyを入力とする第２のリニア
ゲインセルの第３、第４のカレントミラー回路の出力端
とそれぞれ共通接続されて抵抗Ｒを介して電源ＶＣＣに
接続される。第２のリニアゲインセルについても同様と
される。なお、図６に示すリニアゲインセルを、図１に
示すリニアゲインセル群１０３に適用する場合、リニア
ゲインセルの差動入力電圧ΔＶx、ΔＶyは差動増幅器１
０８、１０９の出力であるΔ２Ｖx、Δ２Ｖyとされる。
【００７８】また、ａ＝１、ｂ＝１とすれば、２つのリ
ニアゲインセルのカレントミラー回路の出力数を増や
し、ミラー比を変えることで容易に実現できる。この場
合の２つのリニアゲインセルの接続回路図を図７に示
す。ただし、図４のトランジスタＱ５のエミッタ面積を
２倍にしている。なお図７においてＶ１０〜Ｖ１４はク
ァドリデシマルテールセルのベース電圧を示している。
ニアゲインセルのカレントミラー回路の出力数を増や
し、ミラー比を変えることで容易に実現できる。この場
合の２つのリニアゲインセルの接続回路図を図７に示
す。ただし、図４のトランジスタＱ５のエミッタ面積を
２倍にしている。なお図７においてＶ１０〜Ｖ１４はク
ァドリデシマルテールセルのベース電圧を示している。
【００７９】同様に、ａ＝１／２、ｂ＝１またはｂ＝０
とすれば、２つのリニアゲインセルのカレントミラー回
路の出力数を増やし、ミラー比を変えることで容易に実
現できる。この場合の２つのリニアゲインセルの接続回
路図を図８に示す。ただし、この場合も図４のトランジ
スタＱ５のエミッタ面積を２倍に、図５のトランジスタ
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ１４のエミッタ面積
を２倍にしている。
とすれば、２つのリニアゲインセルのカレントミラー回
路の出力数を増やし、ミラー比を変えることで容易に実
現できる。この場合の２つのリニアゲインセルの接続回
路図を図８に示す。ただし、この場合も図４のトランジ
スタＱ５のエミッタ面積を２倍に、図５のトランジスタ
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ１４のエミッタ面積
を２倍にしている。
【００８０】上記実施例によれば、線形動作する完全な
４象限マルチプライヤを実現すると共に定電圧動作が可
能とされ、例えば１．９Ｖ程度の低電圧で、１ＶP-P近
い完全な線形な入力電圧範囲を持つマルチプライヤが実
現される。
４象限マルチプライヤを実現すると共に定電圧動作が可
能とされ、例えば１．９Ｖ程度の低電圧で、１ＶP-P近
い完全な線形な入力電圧範囲を持つマルチプライヤが実
現される。
【００８１】
【発明の効果】以上、説明したように、本発明によれ
ば、完全な線形回路と完全な逆双曲正接回路を実現する
ことができるため、線形動作する完全な４象限マルチプ
ライヤを実現することができるという効果を有する。
ば、完全な線形回路と完全な逆双曲正接回路を実現する
ことができるため、線形動作する完全な４象限マルチプ
ライヤを実現することができるという効果を有する。
【００８２】また、本発明によれば、線形動作するリニ
アゲインセルをカレントミラー回路出力として低電圧動
作が可能となるようにしているため、例えば１．９Ｖ程
度の低電圧で、１ＶP-P近い完全な線形な入力電圧範囲
を持つ、理想的なマルチプライヤが実現するという利点
を有する。
アゲインセルをカレントミラー回路出力として低電圧動
作が可能となるようにしているため、例えば１．９Ｖ程
度の低電圧で、１ＶP-P近い完全な線形な入力電圧範囲
を持つ、理想的なマルチプライヤが実現するという利点
を有する。
【図１】本発明の実施の形態に係るバイポーラ・マルチ
プライヤの構成を示す図である。
プライヤの構成を示す図である。
【図２】本発明の実施の形態に係るバイポーラ・マルチ
プライヤの構成を示す図である。
プライヤの構成を示す図である。
【図３】本発明の実施例を示す図であり、本発明の実施
の形態におけるダイオードを負荷とする電圧−電流（Ｖ
−Ｉ）変換回路の構成例を示す図である。
の形態におけるダイオードを負荷とする電圧−電流（Ｖ
−Ｉ）変換回路の構成例を示す図である。
【図４】本発明の実施例を示す図であり、本発明の実施
の形態におけるバイポーラ・マルチプライヤ・コア回路
を示す図である。
の形態におけるバイポーラ・マルチプライヤ・コア回路
を示す図である。
【図５】本発明の実施例を示す図であり、本発明の実施
の形態におけるバイポーラ・マルチプライヤ・コア回路
を示す図である。
の形態におけるバイポーラ・マルチプライヤ・コア回路
を示す図である。
【図６】本発明の実施例を示す図であり、本発明の実施
の形態におけるリニアゲインセルの一例を示す図であ
る。
の形態におけるリニアゲインセルの一例を示す図であ
る。
【図７】本発明の実施例を示す図であり、本発明の実施
の形態におけるリニアゲインセルの別の回路の構成例を
示す図である。
の形態におけるリニアゲインセルの別の回路の構成例を
示す図である。
【図８】本発明の実施例を示す図であり、本発明の実施
の形態におけるリニアゲインセルのさらに別の回路の構
成例を示す図である。
の形態におけるリニアゲインセルのさらに別の回路の構
成例を示す図である。
【図９】従来の完全な４象限マルチプライヤを実現する
逆双曲正接−双曲正接変換回路を示す図である。
逆双曲正接−双曲正接変換回路を示す図である。
【図１０】本発明の実施の形態に係るバイポーラ・マル
チプライヤの構成を示す図である。
チプライヤの構成を示す図である。
Ｉ０ 電流源 １０１ Ｖ−Ｉ変換回路 １０４、１０５、１０６、１０７ ダイオード １０９ リニアゲインセル １１０ マルチプライア・コア回路 Ｑ１〜Ｑ９ トランジスタ Ｒ 抵抗 ＶＣＣ 電源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/163 H03F 3/45 H03G 11/08
Claims (9)
- 【請求項１】第１、第２の入力信号を受けそれぞれの電
圧に応じた差動電流を出力する第１、第２の電圧−電流
変換回路と、 前記第１、第２の電圧−電流変換回路のそれぞれの差動
出力電流を電圧変換するｐｎ接合素子と、 前記第１、第２の電圧−電流変換回路に接続された前記
ｐｎ接合素子間の電圧を差動入力電圧とし、これらの和
または差電圧を出力するリニアゲインセル群と、 出力が互いに共通接続され差動出力対を構成する２対の
トランジスタを含み、エミッタが共通接続されて共通の
電流により駆動され、前記リニアゲインセル群の出力を
入力とするノニュプルテールセルからなり、２信号の乗
算値を出力するマルチプライヤ・コア回路と、 を備えたことを特徴とするトランスリニア・マルチプラ
イヤ。 - 【請求項２】前記ｐｎ接合素子が１段又は２段縦積みさ
れてなることを特徴とする請求項１記載のトランスリニ
ア・マルチプライヤ。 - 【請求項３】前記マルチプライヤ・コア回路が、 出力が互いに共通接続され差動電流出力対を構成する２
対のトランジスタである、第１及び第２のトランジスタ
と、第３及び第４のトランジスタを備え、コレクタが共
通接続されて電源に接続される第５〜第９トランジスタ
と、を備え、前記第１〜第９のトランジスタのエミッタ
が共通接続されて一の定電流源により駆動されてなるノ
ニュプルテールセルから成ることを特徴とする請求項１
記載のトランスリニア・マルチプライヤ。 - 【請求項４】前記マルチプライヤ・コア回路が、 出力が互いに共通接続され差動電流出力対に接続される
２対のトランジスタである、第１及び第２のトランジス
タと、第３及び第４のトランジスタを備え、コレクタが
共通接続されてそれぞれ出力対に接続される第５〜第１
４のトランジスタと、を備え、前記第１〜第１４のトラ
ンジスタのエミッタが共通接続されて一の定電流源によ
り駆動されてなるクァドリデシマルテールセルから成る
ことを特徴とする請求項１記載のトランスリニア・マル
チプライヤ。 - 【請求項５】請求項４において、それぞれの電圧−電流
変換回路の２段構成のｐｎ接合素子間電圧を、２Δ
Ｖx、２ΔＶyとした際に、ノニュプルテールセルを構成
する第１〜第９のトランジスタのベース電圧（Ｖ1、
Ｖ2、Ｖ3、Ｖ4、Ｖ5、Ｖ6、Ｖ7、Ｖ8、Ｖ9）を、それぞ
れ、 Ｖ1＝ａ（２ΔＶx）＋ｂ（２ΔＶy）、 Ｖ2＝（ａ−１）（２ΔＶx）＋（ｂ−１）（２Δ
Ｖy）、 Ｖ3＝（ａ−１）（２ΔＶx）＋ｂ（２ΔＶy）、 Ｖ4＝ａ（２ΔＶx）＋（ｂ−１）（２ΔＶy）、 Ｖ5＝（ａ−１／２）（２ΔＶx）＋（ｂ−１／２）（２
ΔＶy）＋ＶTｌｎ２、 Ｖ6＝ａ（２ΔＶx）＋（ｂ−１／２）（２ΔＶy）、 Ｖ7＝（ａ−１）（２ΔＶx）＋（ｂ−１／２）（２ΔＶ
y）、 Ｖ8＝（ａ−１／２）（２ΔＶx）＋ｂ（２ΔＶy）、 Ｖ9＝（ａ−１／２）（２ΔＶx）＋（ｂ−１）（２ΔＶ
y） （但しａ、ｂは任意の定数）としたことを特徴とするト
ランスリニア・マルチプライヤ。 - 【請求項６】請求項４において、それぞれの電圧−電流
変換回路の２段構成のｐｎ接合素子間電圧を、２Δ
Ｖx、２ΔＶyとした際に、クァドリデシマルテールセル
を構成する第１〜第１４のトランジスタのベース電圧
（Ｖ1、Ｖ2、Ｖ3、Ｖ4、Ｖ5、Ｖ6、Ｖ7、Ｖ8、Ｖ9、Ｖ
10、Ｖ11、Ｖ12、Ｖ13、Ｖ14）を、それぞれ、 Ｖ1＝ａ（２ΔＶx）＋ｂ（２ΔＶy）＋ＶTｌｎ２、 Ｖ2＝（ａ−１）（２ΔＶx）＋（ｂ−１）（２ΔＶy）
＋ＶTｌｎ２、 Ｖ3＝（ａ−１）（２ΔＶx）＋ｂ（２ΔＶy）＋ＶTｌｎ
２、 Ｖ4＝ａ（２ΔＶx）＋（ｂ−１）（２ΔＶy）＋ＶTｌｎ
２、 Ｖ5＝（ａ−１／２）（２ΔＶx）＋（ｂ−１／２）（２
ΔＶy）＋ＶTｌｎ２、 Ｖ6＝ａ（２ΔＶx）＋（ｂ−１／２）（２ΔＶy）、 Ｖ7＝（ａ−１）（２ΔＶx）＋（ｂ−１／２）（２ΔＶ
y）、 Ｖ8＝（ａ−１／２）（２ΔＶx）＋ｂ（２ΔＶy）、 Ｖ9＝（ａ−１／２）（２ΔＶx）＋（ｂ−１）（２ΔＶ
y）、 Ｖ10＝（ａ−１／２）（２ΔＶx）＋（ｂ−１／２）
（２ΔＶy）＋ＶTｌｎ２、 Ｖ11＝ａ（２ΔＶx）＋（ｂ−１／２）（２ΔＶy）、 Ｖ12＝（ａ−１）（２ΔＶx）＋（ｂ−１／２）（２Δ
Ｖy）、 Ｖ13＝（ａ−１／２）（２ΔＶx）＋ｂ（２ΔＶy）、 Ｖ14＝（ａ−１／２）（２ΔＶx）＋（ｂ−１）（２Δ
Ｖy） （但しａ、ｂは任意の定数）としたことを特徴とするト
ランスリニア・マルチプライヤ。 - 【請求項７】請求項５又は６において、ａ＝１／２、ｂ
＝１／２としたことを特徴とするトランスリニア・マル
チプライヤ。 - 【請求項８】請求項５又は６において、ａ＝１、ｂ＝１
としたことを特徴とするトランスリニア・マルチプライ
ヤ。 - 【請求項９】請求項５又は６において、ａ＝１／２、ｂ
＝１またはｂ＝０としたことを特徴とするトランスリニ
ア・マルチプライヤ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11041197A JP3171137B2 (ja) | 1996-04-12 | 1997-04-11 | トランスリニア・マルチプライヤ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11572096 | 1996-04-12 | ||
| JP8-115720 | 1996-04-12 | ||
| JP11041197A JP3171137B2 (ja) | 1996-04-12 | 1997-04-11 | トランスリニア・マルチプライヤ |
Publications (2)
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| JPH1069515A JPH1069515A (ja) | 1998-03-10 |
| JP3171137B2 true JP3171137B2 (ja) | 2001-05-28 |
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ID=26450043
Family Applications (1)
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|---|---|---|---|---|
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| GB2439997A (en) | 2006-07-07 | 2008-01-16 | Cambridge Semiconductor Ltd | Estimating the output current of a switch mode power supply |
-
1997
- 1997-04-11 JP JP11041197A patent/JP3171137B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH1069515A (ja) | 1998-03-10 |
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