JP3022339B2 - マルチプライヤ - Google Patents
マルチプライヤInfo
- Publication number
- JP3022339B2 JP3022339B2 JP8257763A JP25776396A JP3022339B2 JP 3022339 B2 JP3022339 B2 JP 3022339B2 JP 8257763 A JP8257763 A JP 8257763A JP 25776396 A JP25776396 A JP 25776396A JP 3022339 B2 JP3022339 B2 JP 3022339B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input signal
- transistor
- signal voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/164—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using means for evaluating powers, e.g. quarter square multiplier
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は２つのアナログ信号
を乗算するマルチプライヤに関し、特に半導体集積回路
上に形成して好適とされるマルチプライヤに関する。
を乗算するマルチプライヤに関し、特に半導体集積回路
上に形成して好適とされるマルチプライヤに関する。
【０００２】
【従来の技術】従来のこの種の２入力信号電圧を乗算す
るクォータスクェアマルチプライヤとして、例えば本発
明者による文献（K.Kimura, "A Unified Analysis of F
our-Quadrant Analog Multipliers Consisting of Emit
ter and Source-Coupled Transistors Operable on Low
Supply Voltage," IEICE Trans. Electron., vol. E76
-C, no. 5, pp. 714-737, May 1993.）等の記載が参照
される。
るクォータスクェアマルチプライヤとして、例えば本発
明者による文献（K.Kimura, "A Unified Analysis of F
our-Quadrant Analog Multipliers Consisting of Emit
ter and Source-Coupled Transistors Operable on Low
Supply Voltage," IEICE Trans. Electron., vol. E76
-C, no. 5, pp. 714-737, May 1993.）等の記載が参照
される。
【０００３】はじめに、バイポーラトランジスタ・モデ
ルを説明する。トランジスタのコレクタ電流とベース−
エミッタ間電圧の関数は指数則に従うものとすれば、次
式（１）で示される。
ルを説明する。トランジスタのコレクタ電流とベース−
エミッタ間電圧の関数は指数則に従うものとすれば、次
式（１）で示される。
【０００４】
【数１】
【０００５】ここで、ＩSは飽和電流、ＶTは熱電圧であ
り、ＶT＝ｋＴ／ｑと表される。ただし、ｑは単位電子
電荷、ｋはボルツマン定数、Ｔは絶対温度である。
り、ＶT＝ｋＴ／ｑと表される。ただし、ｑは単位電子
電荷、ｋはボルツマン定数、Ｔは絶対温度である。
【０００６】上式（１）は、ベース−エミッタ間電圧Ｖ
BEが６００ｍＶ前後のトランジスタが通常動作時には指
数部ｅｘｐ（ＶBE／ＶT）は１０乗程度の値になり、
「−１」は無視できる。したがって、次式（２）で表さ
れる。
BEが６００ｍＶ前後のトランジスタが通常動作時には指
数部ｅｘｐ（ＶBE／ＶT）は１０乗程度の値になり、
「−１」は無視できる。したがって、次式（２）で表さ
れる。
【０００７】
【数２】
【０００８】ところで、図１２にブロック図にて示すよ
うに、クォータスクェアマルチプライヤは、乗算される
第１の入力信号電圧（Ｖx）と第２の入力信号電圧（Ｖ
y）の和が入力される第１の２乗回路１０１と、第１の
入力信号電圧（Ｖx）と第２の入力信号電圧（Ｖy）の差
が入力される第２の２乗回路１０２の出力が減算回路１
０５にて減算されて出力（ＶOUT）となる。この回路の
動作原理は、古くから知られており、次式（３）で示さ
れる恒等式で示される。
うに、クォータスクェアマルチプライヤは、乗算される
第１の入力信号電圧（Ｖx）と第２の入力信号電圧（Ｖ
y）の和が入力される第１の２乗回路１０１と、第１の
入力信号電圧（Ｖx）と第２の入力信号電圧（Ｖy）の差
が入力される第２の２乗回路１０２の出力が減算回路１
０５にて減算されて出力（ＶOUT）となる。この回路の
動作原理は、古くから知られており、次式（３）で示さ
れる恒等式で示される。
【０００９】
【数３】
【００１０】図１３に、従来のクォータスクェアマルチ
プライヤを構成する２乗回路の回路構成を示す。
プライヤを構成する２乗回路の回路構成を示す。
【００１１】図１３を参照すると、２乗回路は、エミッ
タが共通接続されて定電流源Ｉ0に接続されてなるトラ
ンジスタＱ１、Ｑ２からなる第１の差動対と、エミッタ
が共通接続されて定電流源Ｉ0に接続されてなるトラン
ジスタＱ３、Ｑ４からなる第２の差動対を備え、第１及
び第２の差動対のコレクタは交叉接続され、トランジス
タＱ１、Ｑ４のベースには入力信号電圧Ｖｉが入力さ
れ、トランジスタＱ３、Ｑ２のベースは、トランジスタ
Ｑ１、Ｑ４のベース電位からオフセット電圧ＶK下がっ
た電位が入力され、トランジスタＱ１、Ｑ４の接続点、
及びトランジスタＱ２、Ｑ３の接続点にそれぞれ流れる
電流（ＩC1＋ＩC4，ＩC2＋ＩC3）の差が差動出力電流Ｉ
SQとして取り出される。すなわち、第１の差動対Ｑ１、
Ｑ２のベース端子間には差動電圧Ｖｉ＋ＶKが印加さ
れ、第２の差動対Ｑ３、Ｑ４のベース端子間には差動電
圧Ｖｉ−ＶKが印加される。
タが共通接続されて定電流源Ｉ0に接続されてなるトラ
ンジスタＱ１、Ｑ２からなる第１の差動対と、エミッタ
が共通接続されて定電流源Ｉ0に接続されてなるトラン
ジスタＱ３、Ｑ４からなる第２の差動対を備え、第１及
び第２の差動対のコレクタは交叉接続され、トランジス
タＱ１、Ｑ４のベースには入力信号電圧Ｖｉが入力さ
れ、トランジスタＱ３、Ｑ２のベースは、トランジスタ
Ｑ１、Ｑ４のベース電位からオフセット電圧ＶK下がっ
た電位が入力され、トランジスタＱ１、Ｑ４の接続点、
及びトランジスタＱ２、Ｑ３の接続点にそれぞれ流れる
電流（ＩC1＋ＩC4，ＩC2＋ＩC3）の差が差動出力電流Ｉ
SQとして取り出される。すなわち、第１の差動対Ｑ１、
Ｑ２のベース端子間には差動電圧Ｖｉ＋ＶKが印加さ
れ、第２の差動対Ｑ３、Ｑ４のベース端子間には差動電
圧Ｖｉ−ＶKが印加される。
【００１２】オフセット電圧（ＶK）が印加された２対
の差動対が交叉接続されてなる２乗回路の差動出力電流
ΔＩSQは、次式（４）で与えられ、次式（５）として表
せる。
の差動対が交叉接続されてなる２乗回路の差動出力電流
ΔＩSQは、次式（４）で与えられ、次式（５）として表
せる。
【００１３】
【数４】
【００１４】ただし、αFはトランジスタの直流電流増
幅率である。また、Ｉ0が差動対の共通エミッタに接続
される定電流源Ｉ0の定電流値である。なお、上式
（４）は、共通エミッタが定電流源Ｉ0に接続され差動
入力信号電圧ΔＶをベース入力とする差動対の差動出力
電流ΔＩCが、ΔＩC＝αFＩ0ｔａｎｈ（ΔＶ／２ＶT）
として表わされることによる。
幅率である。また、Ｉ0が差動対の共通エミッタに接続
される定電流源Ｉ0の定電流値である。なお、上式
（４）は、共通エミッタが定電流源Ｉ0に接続され差動
入力信号電圧ΔＶをベース入力とする差動対の差動出力
電流ΔＩCが、ΔＩC＝αFＩ0ｔａｎｈ（ΔＶ／２ＶT）
として表わされることによる。
【００１５】図１４に、オフセット電圧（ＶK）をパラ
メータにして入出力の伝達特性の計算値を示す。図中、
横軸は入力信号電圧Ｖｉ、縦軸は差動出力電流ΔＩSQを
示している。
メータにして入出力の伝達特性の計算値を示す。図中、
横軸は入力信号電圧Ｖｉ、縦軸は差動出力電流ΔＩSQを
示している。
【００１６】図１３に示す２乗回路が最大の入力電圧範
囲を持つ条件は、ｄ4（ΔＩSQ）／ｄＶｉ4｜vi=0より、
ＶK＝ＶTｌｎ｛ｃｏｓｈ-1（５）｝＝２．３ＶT（常温
で約５８ｍＶ）と求まる。
囲を持つ条件は、ｄ4（ΔＩSQ）／ｄＶｉ4｜vi=0より、
ＶK＝ＶTｌｎ｛ｃｏｓｈ-1（５）｝＝２．３ＶT（常温
で約５８ｍＶ）と求まる。
【００１７】図１５に、オフセット電圧（ＶK）をパラ
メータにして、図１４に示した２乗回路のトランスコン
ダクタンス特性（＝ｄ（ΔＩSQ）／ｄＶｉ）の計算値を
示す。放物線を微分すると直線になる。すなわち、図１
３に示した入出力伝達特性から、そのトランスコンダク
タンスは図１５に示すようなものとなる。
メータにして、図１４に示した２乗回路のトランスコン
ダクタンス特性（＝ｄ（ΔＩSQ）／ｄＶｉ）の計算値を
示す。放物線を微分すると直線になる。すなわち、図１
３に示した入出力伝達特性から、そのトランスコンダク
タンスは図１５に示すようなものとなる。
【００１８】図１５から判るように、オフセット電圧Ｖ
K＝２．３ＶT（常温で約５８ｍＶ）では、｜Ｖｉ｜＜２
ＶTの範囲内で、ほぼ２乗特性となっていることがわか
る。したがって、こうして得られる２乗回路を用いて図
１３に示すクォータスクェアマルチプライヤを構成する
ことで線形性の優れたマルチプライヤが得られる。
K＝２．３ＶT（常温で約５８ｍＶ）では、｜Ｖｉ｜＜２
ＶTの範囲内で、ほぼ２乗特性となっていることがわか
る。したがって、こうして得られる２乗回路を用いて図
１３に示すクォータスクェアマルチプライヤを構成する
ことで線形性の優れたマルチプライヤが得られる。
【００１９】
【発明が解決しようとする課題】アナログ信号処理にお
いては、マルチプライヤは欠くことのできないファンク
ション・ブロックである。また、図１３に示したよう
に、整合型差動対にオフセット電圧を加算して２乗回路
を実現するという回路方式では、実質的には入力信号電
圧が３つに増えたことに相当し、用いられる加算回路や
減算回路の数が増えて回路規模も回路電流も増えてしま
う。また、こうした乗算回路にも低電圧動作の要求が高
まってきている。
いては、マルチプライヤは欠くことのできないファンク
ション・ブロックである。また、図１３に示したよう
に、整合型差動対にオフセット電圧を加算して２乗回路
を実現するという回路方式では、実質的には入力信号電
圧が３つに増えたことに相当し、用いられる加算回路や
減算回路の数が増えて回路規模も回路電流も増えてしま
う。また、こうした乗算回路にも低電圧動作の要求が高
まってきている。
【００２０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、アナログ信号処
理においてはとりわけ重要なマルチプライヤを、簡単な
回路構成で実現する、ことにある。
てなされたものであって、その目的は、アナログ信号処
理においてはとりわけ重要なマルチプライヤを、簡単な
回路構成で実現する、ことにある。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明のマルチプライヤは、第１と第２のトランジ
スタからなる第１の差動対、第３と第４のトランジスタ
からなる第２の差動対、第５と第６のトランジスタから
なる第３の差動対、第７と第８のトランジスタからなる
第４の差動対、の４つの差動対の出力が並列接続されて
なり、前記第１のトランジスタには第１の入力信号電圧
（Ｖx）と第２の入力信号電圧（Ｖy）と直流電圧（Ｖ
K）の和電圧が印加され、前記第２のトランジスタには
零電圧が印加され、前記第３のトランジスタには直流電
圧（ＶK）が印加され、前記第４のトランジスタには第
１の入力信号電圧（Ｖx）と第２の入力信号電圧（Ｖy）
の和電圧が印加され、前記第５のトランジスタには第２
の入力信号電圧（Ｖy）が印加され、前記第６のトラン
ジスタには第２の入力信号電圧（Ｖy）と直流電圧（Ｖ
K）の和電圧が印加され、前記第７のトランジスタには
第１の入力信号電圧（Ｖx）が印加され、前記第８のト
ランジスタには第２の入力信号電圧（Ｖy）と直流電圧
（ＶK）の和電圧が印加されることを特徴とする。
め、本発明のマルチプライヤは、第１と第２のトランジ
スタからなる第１の差動対、第３と第４のトランジスタ
からなる第２の差動対、第５と第６のトランジスタから
なる第３の差動対、第７と第８のトランジスタからなる
第４の差動対、の４つの差動対の出力が並列接続されて
なり、前記第１のトランジスタには第１の入力信号電圧
（Ｖx）と第２の入力信号電圧（Ｖy）と直流電圧（Ｖ
K）の和電圧が印加され、前記第２のトランジスタには
零電圧が印加され、前記第３のトランジスタには直流電
圧（ＶK）が印加され、前記第４のトランジスタには第
１の入力信号電圧（Ｖx）と第２の入力信号電圧（Ｖy）
の和電圧が印加され、前記第５のトランジスタには第２
の入力信号電圧（Ｖy）が印加され、前記第６のトラン
ジスタには第２の入力信号電圧（Ｖy）と直流電圧（Ｖ
K）の和電圧が印加され、前記第７のトランジスタには
第１の入力信号電圧（Ｖx）が印加され、前記第８のト
ランジスタには第２の入力信号電圧（Ｖy）と直流電圧
（ＶK）の和電圧が印加されることを特徴とする。
【００２２】本発明の実施の形態について図面を参照し
て以下に説明する。本発明は、その好ましい実施の形態
において、図１を参照して、第１及び第２のトランジス
タＱ１、Ｑ２からなる第１の差動対、第３及び第４のト
ランジスタＱ３、Ｑ４からなる第２の差動対と、第５及
び第６のトランジスタＱ５、Ｑ６からなる第３の差動
対、第７及び第８のトランジスタＱ７、Ｑ８からなる第
４の差動対、の４つの差動対の出力が並列接続されて構
成される。
て以下に説明する。本発明は、その好ましい実施の形態
において、図１を参照して、第１及び第２のトランジス
タＱ１、Ｑ２からなる第１の差動対、第３及び第４のト
ランジスタＱ３、Ｑ４からなる第２の差動対と、第５及
び第６のトランジスタＱ５、Ｑ６からなる第３の差動
対、第７及び第８のトランジスタＱ７、Ｑ８からなる第
４の差動対、の４つの差動対の出力が並列接続されて構
成される。
【００２３】第１のトランジスタＱ１のベースには第１
の入力信号電圧（Ｖx）と第２の入力信号電圧（Ｖy）と
直流電圧（ＶK）の和電圧が抵抗加算回路（不図示）を
介して印加され、第２のトランジスタＱ２のベースには
零電圧が印加され、第３のトランジスタＱ３のベースに
は直流電圧（ＶK）が抵抗加算回路を介して印加され、
第４のトランジスタＱ４のベースには第１の入力信号電
圧（Ｖx）と第２の入力信号電圧（Ｖy）の和電圧が抵抗
加算回路を介して印加される。
の入力信号電圧（Ｖx）と第２の入力信号電圧（Ｖy）と
直流電圧（ＶK）の和電圧が抵抗加算回路（不図示）を
介して印加され、第２のトランジスタＱ２のベースには
零電圧が印加され、第３のトランジスタＱ３のベースに
は直流電圧（ＶK）が抵抗加算回路を介して印加され、
第４のトランジスタＱ４のベースには第１の入力信号電
圧（Ｖx）と第２の入力信号電圧（Ｖy）の和電圧が抵抗
加算回路を介して印加される。
【００２４】そして、第５のトランジスタＱ５のベース
には第２の入力信号電圧（Ｖy）が抵抗加算回路を介し
て印加され、第６のトランジスタＱ６のベースには第２
の入力信号電圧（Ｖy）と直流電圧（ＶK）の和電圧が抵
抗加算回路を介して印加され、第７のトランジスタのベ
ースには第１の入力信号電圧（Ｖx）が抵抗加算回路を
介して印加され、第８のトランジスタＱ８のベースには
第２の入力信号電圧（Ｖy）と直流電圧（ＶK）の和電圧
が抵抗加算回路を介して印加される。
には第２の入力信号電圧（Ｖy）が抵抗加算回路を介し
て印加され、第６のトランジスタＱ６のベースには第２
の入力信号電圧（Ｖy）と直流電圧（ＶK）の和電圧が抵
抗加算回路を介して印加され、第７のトランジスタのベ
ースには第１の入力信号電圧（Ｖx）が抵抗加算回路を
介して印加され、第８のトランジスタＱ８のベースには
第２の入力信号電圧（Ｖy）と直流電圧（ＶK）の和電圧
が抵抗加算回路を介して印加される。
【００２５】このように、２対の差動対にオフセット電
圧を加算することで２乗回路が構成できる。また、第１
の入力信号電圧（Ｖx）と第２の入力信号電圧（Ｖy）の
和が入力される第１の２乗回路の出力と、第１の入力信
号電圧（Ｖx）と第２の入力信号電圧（Ｖy）の差が入力
される第２の２乗回路の出力と、を減算することで、ク
ォータスクェアマルチプライヤが実現できる。
圧を加算することで２乗回路が構成できる。また、第１
の入力信号電圧（Ｖx）と第２の入力信号電圧（Ｖy）の
和が入力される第１の２乗回路の出力と、第１の入力信
号電圧（Ｖx）と第２の入力信号電圧（Ｖy）の差が入力
される第２の２乗回路の出力と、を減算することで、ク
ォータスクェアマルチプライヤが実現できる。
【００２６】また、差動対においては、減算項（−）は
入力端子を替えることで加算項（＋）に変えることがで
きる。すなわち、加算項（＋）だけの入力は簡単な抵抗
加算回路で実現できる。このため、４対の差動対と抵抗
加算回路あるいは抵抗分圧回路でクォータスクェアマル
チプライヤが実現できる。
入力端子を替えることで加算項（＋）に変えることがで
きる。すなわち、加算項（＋）だけの入力は簡単な抵抗
加算回路で実現できる。このため、４対の差動対と抵抗
加算回路あるいは抵抗分圧回路でクォータスクェアマル
チプライヤが実現できる。
【００２７】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００２８】図１に、本発明の一実施例に係るクォータ
スクェアマルチプライヤの回路図を示す。図１を参照し
て、コレクタが交叉接続されてなる第１及び第２の差動
対Ｑ１、Ｑ２、及びＱ３、Ｑ４は、第１の２乗回路、を
構成し、コレクタが交叉接続されてなる第３及び第４の
差動対Ｑ５、Ｑ６、及びＱ７、Ｑ８は、第２の２乗回路
を構成している。そしてこれらの差動対の交叉接続点
（すなわちトランジスタＱ１、Ｑ３、及びＱ５、Ｑ７の
コレクタの接続点、トランジスタＱ２、Ｑ４、及びＱ
６、Ｑ８のコレクタの接続点）はそれぞれ共通接続され
負荷抵抗ＲLを介して電源ＶCCに接続されている。第１
の差動対のトランジスタＱ１のベースには電圧Ｖx＋Ｖy
＋ＶKが、トランジスタＱ２のベースには零電位がそれ
ぞれ印加され、第２の差動対のトランジスタＱ４のベー
スには電圧Ｖx＋Ｖyが、トランジスタＱ３のベースには
電圧ＶKがそれぞれ印加され、第３の差動対のトランジ
スタＱ５のベースには電圧Ｖyが、トランジスタＱ６の
ベースには電圧Ｖx＋Ｖyがそれぞれ印加され、第４の差
動対のトランジスタＱ７のベースには電圧Ｖxが、トラ
ンジスタＱ８のベースには電圧Ｖy＋ＶKがそれぞれ印加
される。
スクェアマルチプライヤの回路図を示す。図１を参照し
て、コレクタが交叉接続されてなる第１及び第２の差動
対Ｑ１、Ｑ２、及びＱ３、Ｑ４は、第１の２乗回路、を
構成し、コレクタが交叉接続されてなる第３及び第４の
差動対Ｑ５、Ｑ６、及びＱ７、Ｑ８は、第２の２乗回路
を構成している。そしてこれらの差動対の交叉接続点
（すなわちトランジスタＱ１、Ｑ３、及びＱ５、Ｑ７の
コレクタの接続点、トランジスタＱ２、Ｑ４、及びＱ
６、Ｑ８のコレクタの接続点）はそれぞれ共通接続され
負荷抵抗ＲLを介して電源ＶCCに接続されている。第１
の差動対のトランジスタＱ１のベースには電圧Ｖx＋Ｖy
＋ＶKが、トランジスタＱ２のベースには零電位がそれ
ぞれ印加され、第２の差動対のトランジスタＱ４のベー
スには電圧Ｖx＋Ｖyが、トランジスタＱ３のベースには
電圧ＶKがそれぞれ印加され、第３の差動対のトランジ
スタＱ５のベースには電圧Ｖyが、トランジスタＱ６の
ベースには電圧Ｖx＋Ｖyがそれぞれ印加され、第４の差
動対のトランジスタＱ７のベースには電圧Ｖxが、トラ
ンジスタＱ８のベースには電圧Ｖy＋ＶKがそれぞれ印加
される。
【００２９】クォータスクェアマルチプライヤの差動出
力電流ΔＩは、それぞれの差動対への差動入力信号電圧
を差動入力端子間の差電圧をとって表わされ、すなわち
第１の２乗回路の差動出力電流ＩSQ1及び第２の２乗回
路の差動出力電流ＩSQ2として、上式（４）、（５）を
用いて、このＩSQ1とＩSQ2の差から、次式（６）が得ら
れ、従って次式（７）のように表される。
力電流ΔＩは、それぞれの差動対への差動入力信号電圧
を差動入力端子間の差電圧をとって表わされ、すなわち
第１の２乗回路の差動出力電流ＩSQ1及び第２の２乗回
路の差動出力電流ＩSQ2として、上式（４）、（５）を
用いて、このＩSQ1とＩSQ2の差から、次式（６）が得ら
れ、従って次式（７）のように表される。
【００３０】
【数５】
【００３１】ここで、ＶK＝２．３ＶT（ＶK＝３ＶTｌｎ
｛ｃｏｓｈ-1（５）｝の場合には、次式（８）と表され
る。
｛ｃｏｓｈ-1（５）｝の場合には、次式（８）と表され
る。
【００３２】
【数６】
【００３３】図２に、上式（８）を用いてＶK＝２．３
ＶTの場合の伝達特性の計算値をＶyをパラメータにして
示す。入力信号電圧Ｖxが２ＶT以下では乗算器特性を持
つことがわかる。
ＶTの場合の伝達特性の計算値をＶyをパラメータにして
示す。入力信号電圧Ｖxが２ＶT以下では乗算器特性を持
つことがわかる。
【００３４】さらに、図３に、上式（８）を入力信号電
圧Ｖxで微分して、ＶK＝２．３ＶTの場合のトランスコ
ンダクタンス特性の計算値をＶyをパラメータにして示
す。
圧Ｖxで微分して、ＶK＝２．３ＶTの場合のトランスコ
ンダクタンス特性の計算値をＶyをパラメータにして示
す。
【００３５】本実施例に係るクォータスクェアマルチプ
ライヤは、図１に示されるように、全ての入力信号電圧
が、＋項（加算演算）のみで印加される。したがって、
入力加算回路は抵抗を用いて実現できる。
ライヤは、図１に示されるように、全ての入力信号電圧
が、＋項（加算演算）のみで印加される。したがって、
入力加算回路は抵抗を用いて実現できる。
【００３６】図４に、ｌ、ｍ、ｎの３本１組の抵抗組を
用いた抵抗加算回路を示す。第１の入力信号電圧Ｖx
は、Ｂ端子からＡ端子に印加され、第２の入力信号電圧
Ｖyは、Ｄ端子からＣ端子に印加され、直流電圧ＶKは、
Ｆ端子からＥ端子に印加されている。ｌ、ｍ、ｎの３本
１組の抵抗組は、抵抗ｌについてはＡまたはＢ端子から
それぞれのトランジスタのベースに接続されており第１
の入力信号電圧Ｖxの加算にかかわり、抵抗ｍについて
はＣまたはＤ端子からそれぞれのトランジスタのベース
に接続されており第２の入力信号電圧Ｖyの加算にかか
わり、抵抗ｎについてはＥまたはＦ端子からそれぞれの
トランジスタのベースに接続されており直流電圧ＶKの
加算にかかわっている。ここで、Ｂ、Ｄ、Ｆの各端子電
圧を共通にすると、簡略化できて１組の抵抗を省略でき
る。
用いた抵抗加算回路を示す。第１の入力信号電圧Ｖx
は、Ｂ端子からＡ端子に印加され、第２の入力信号電圧
Ｖyは、Ｄ端子からＣ端子に印加され、直流電圧ＶKは、
Ｆ端子からＥ端子に印加されている。ｌ、ｍ、ｎの３本
１組の抵抗組は、抵抗ｌについてはＡまたはＢ端子から
それぞれのトランジスタのベースに接続されており第１
の入力信号電圧Ｖxの加算にかかわり、抵抗ｍについて
はＣまたはＤ端子からそれぞれのトランジスタのベース
に接続されており第２の入力信号電圧Ｖyの加算にかか
わり、抵抗ｎについてはＥまたはＦ端子からそれぞれの
トランジスタのベースに接続されており直流電圧ＶKの
加算にかかわっている。ここで、Ｂ、Ｄ、Ｆの各端子電
圧を共通にすると、簡略化できて１組の抵抗を省略でき
る。
【００３７】図５に、抵抗加算回路を用いたクォータス
クェアマルチプライヤの回路の構成の一例を示す。図５
を参照して、それぞれの入力信号電圧は１／３に分圧さ
れている。
クェアマルチプライヤの回路の構成の一例を示す。図５
を参照して、それぞれの入力信号電圧は１／３に分圧さ
れている。
【００３８】この場合のＶKの最適値は６．９ＶTとな
り、常温ではおよそ１７２ｍＶである。
り、常温ではおよそ１７２ｍＶである。
【００３９】図５に示すクォータスクェアマルチプライ
ヤの差動出力電流ΔＩは、次式（９）となり、ＶK＝
６．９ＶT（ＶK＝３ＶTｌｎ｛ｃｏｓｈ-1（５）｝の場
合には次式（１０）となる。
ヤの差動出力電流ΔＩは、次式（９）となり、ＶK＝
６．９ＶT（ＶK＝３ＶTｌｎ｛ｃｏｓｈ-1（５）｝の場
合には次式（１０）となる。
【００４０】
【数７】
【００４１】図６、及び図７に、図５に示すクォータス
クェアマルチプライヤの伝達特性の実測値を示す。トラ
ンジスタ・アレーを用い、電源電圧ＶCCは１Ｖとし、そ
れぞれの差動対のテール電流（共通エミッタ電流）はお
よそ２５μＡ、加算回路の抵抗値はすべて１ｋΩ、負荷
抵抗ＲLの抵抗値は２．２ｋΩである。
クェアマルチプライヤの伝達特性の実測値を示す。トラ
ンジスタ・アレーを用い、電源電圧ＶCCは１Ｖとし、そ
れぞれの差動対のテール電流（共通エミッタ電流）はお
よそ２５μＡ、加算回路の抵抗値はすべて１ｋΩ、負荷
抵抗ＲLの抵抗値は２．２ｋΩである。
【００４２】実測結果を示す図６においては、オフセッ
ト電圧ＶKを１７０ｍＶとした場合に、Ｖyをパラメータ
にして５０ｍＶステップで変えている。また、図７では
第２の入力信号電圧Ｖyを±１００ｍＶとした場合に、
オフセット電圧ＶKをパラメータにして５０ｍＶステッ
プで変えている。オフセット電圧ＶKが最適値であるＶK
＝６．９ＶT（ＶK＝３ＶTｌｎ｛ｃｏｓｈ-1（５）｝を
越えない範囲内では、オフセット電圧ＶKを第３の入力
信号電圧Ｖzと見なすと、３つの入力信号電圧を乗算す
るトリプラとなっていることがわかる。
ト電圧ＶKを１７０ｍＶとした場合に、Ｖyをパラメータ
にして５０ｍＶステップで変えている。また、図７では
第２の入力信号電圧Ｖyを±１００ｍＶとした場合に、
オフセット電圧ＶKをパラメータにして５０ｍＶステッ
プで変えている。オフセット電圧ＶKが最適値であるＶK
＝６．９ＶT（ＶK＝３ＶTｌｎ｛ｃｏｓｈ-1（５）｝を
越えない範囲内では、オフセット電圧ＶKを第３の入力
信号電圧Ｖzと見なすと、３つの入力信号電圧を乗算す
るトリプラとなっていることがわかる。
【００４３】図８に、抵抗加算回路を用いたクォータス
クェアマルチプライヤの他の回路図を示す。それぞれの
入力信号電圧は１／４に分圧されている。この場合のＶ
Kの最適値は９．２ＶTとなり、常温ではおよそ２３０ｍ
Ｖである。
クェアマルチプライヤの他の回路図を示す。それぞれの
入力信号電圧は１／４に分圧されている。この場合のＶ
Kの最適値は９．２ＶTとなり、常温ではおよそ２３０ｍ
Ｖである。
【００４４】図８に示すクォータスクェアマルチプライ
ヤの差動出力電流ΔＩは、次式（１１）となり、ＶK＝
９．２ＶT（ＶK＝４ＶTｌｎ｛ｃｏｓｈ-1（５）｝の場
合には次式（１２）となる。
ヤの差動出力電流ΔＩは、次式（１１）となり、ＶK＝
９．２ＶT（ＶK＝４ＶTｌｎ｛ｃｏｓｈ-1（５）｝の場
合には次式（１２）となる。
【００４５】
【数８】
【００４６】図９に、抵抗加算回路を用いたクォータス
クェアマルチプライヤの他の回路図を示す。第１の入力
信号電圧Ｖxと第２の入力信号電圧Ｖyはそれぞれ１／４
に分圧され、オフセット電圧ＶKは１／２に分圧されて
いる。この場合のＶKの最適値は４．６ＶTとなり、常温
ではおよそ１１５ｍＶである。
クェアマルチプライヤの他の回路図を示す。第１の入力
信号電圧Ｖxと第２の入力信号電圧Ｖyはそれぞれ１／４
に分圧され、オフセット電圧ＶKは１／２に分圧されて
いる。この場合のＶKの最適値は４．６ＶTとなり、常温
ではおよそ１１５ｍＶである。
【００４７】図９に示すクォータスクェアマルチプライ
ヤの差動出力電流ΔＩは、次式（１３）となり、ＶK＝
４．６ＶT（ＶK＝２ＶTｌｎ｛ｃｏｓｈ-1（５）｝の場
合には次式（１４）となる。
ヤの差動出力電流ΔＩは、次式（１３）となり、ＶK＝
４．６ＶT（ＶK＝２ＶTｌｎ｛ｃｏｓｈ-1（５）｝の場
合には次式（１４）となる。
【００４８】
【数９】
【００４９】図１０、及び図１１に、図９に示すクォー
タスクェアマルチプライヤの伝達特性の実測値を示す。
トランジスタ・アレーを用い、電源電圧は１Ｖであり、
それぞれの差動対のテール電流はおよそ２５μＡ、加算
回路の抵抗値はすべて１ｋΩ、負荷抵抗は２．２ｋΩで
ある。
タスクェアマルチプライヤの伝達特性の実測値を示す。
トランジスタ・アレーを用い、電源電圧は１Ｖであり、
それぞれの差動対のテール電流はおよそ２５μＡ、加算
回路の抵抗値はすべて１ｋΩ、負荷抵抗は２．２ｋΩで
ある。
【００５０】図１０ではオフセット電圧ＶKを１１５ｍ
Ｖとした場合に、Ｖyをパラメータにして５０ｍＶステ
ップで変えている。また、図１１では、図２の入力信号
電圧Ｖyを±１００ｍＶとした場合に、オフセット電圧
ＶKをパラメータにして５０ｍＶステップで変えてい
る。オフセット電圧ＶKが最適値であるＶK＝４．６ＶT
（ＶK＝２ＶTｌｎ｛ｃｏｓｈ-1（５）｝を越えない範囲
内では、オフセット電圧ＶKを第３の入力信号電圧Ｖzと
見なすと、３つの入力信号電圧を乗算するトリプラとな
っている。
Ｖとした場合に、Ｖyをパラメータにして５０ｍＶステ
ップで変えている。また、図１１では、図２の入力信号
電圧Ｖyを±１００ｍＶとした場合に、オフセット電圧
ＶKをパラメータにして５０ｍＶステップで変えてい
る。オフセット電圧ＶKが最適値であるＶK＝４．６ＶT
（ＶK＝２ＶTｌｎ｛ｃｏｓｈ-1（５）｝を越えない範囲
内では、オフセット電圧ＶKを第３の入力信号電圧Ｖzと
見なすと、３つの入力信号電圧を乗算するトリプラとな
っている。
【００５１】以上、実施例に基づいて抵抗加算回路を用
いたクォータスクェアマルチプライヤを説明したが、抵
抗加算回路を用いることで入力信号電圧が分圧されるた
めに入力電圧範囲が広がり、抵抗加算回路を用いること
でオフセット電圧（直流電圧）を含めたそれぞれの入力
信号電圧の分圧比を任意に設定できる。
いたクォータスクェアマルチプライヤを説明したが、抵
抗加算回路を用いることで入力信号電圧が分圧されるた
めに入力電圧範囲が広がり、抵抗加算回路を用いること
でオフセット電圧（直流電圧）を含めたそれぞれの入力
信号電圧の分圧比を任意に設定できる。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００５３】（１）本発明の第１の効果は、１Ｖ程度の
低電圧でも動作可能なクォータスクェアマルチプライヤ
が実現できる、ということである。
低電圧でも動作可能なクォータスクェアマルチプライヤ
が実現できる、ということである。
【００５４】その理由は、本発明においては、トランジ
スタを縦積みしない整合差動対を用いて回路を実現して
いるからである。
スタを縦積みしない整合差動対を用いて回路を実現して
いるからである。
【００５５】（２）本発明の第２の効果は、回路を簡略
化できる、ということである。
化できる、ということである。
【００５６】その理由は、本発明においては、４対の整
合差動対と抵抗加算回路を用いてクォータスクェアマル
チプライヤを実現しているからである。
合差動対と抵抗加算回路を用いてクォータスクェアマル
チプライヤを実現しているからである。
【００５７】（３）本発明の第３の効果は、回路電流を
減らすことができるということである。
減らすことができるということである。
【００５８】その理由は、抵抗加算回路を用いて入力回
路を実現している、ことによる。このように、本発明に
よれば、半導体集積回路上に形成して好適とされる、低
消費電流、低電圧動作可能なクォータスクェアマルチプ
ライヤを簡単な回路で実現可能とし、その実用的価値は
極めて高い。
路を実現している、ことによる。このように、本発明に
よれば、半導体集積回路上に形成して好適とされる、低
消費電流、低電圧動作可能なクォータスクェアマルチプ
ライヤを簡単な回路で実現可能とし、その実用的価値は
極めて高い。
【図１】本発明の一実施例のクォータスクェアマルチプ
ライヤの回路構成を示す図である。
ライヤの回路構成を示す図である。
【図２】図１に示すクォータスクェアマルチプライヤの
伝達特性を示す図（計算値）である。
伝達特性を示す図（計算値）である。
【図３】図１に示すクォータスクェアマルチプライヤの
トランスコンダクタンス特性を示す図（計算値）であ
る。
トランスコンダクタンス特性を示す図（計算値）であ
る。
【図４】本発明における抵抗加算回路の一般回路を示す
図である。
図である。
【図５】本発明の第２の実施例に係るクォータスクェア
マルチプライヤの回路構成を示す図である。
マルチプライヤの回路構成を示す図である。
【図６】図５に示すクォータスクェアマルチプライヤの
伝達特性を示す図（実測値）である。
伝達特性を示す図（実測値）である。
【図７】図５に示すクォータスクェアマルチプライヤの
伝達特性を示す図（実測値）である。
伝達特性を示す図（実測値）である。
【図８】本発明の第３の実施例に係るクォータスクェア
マルチプライヤの回路構成を示す図である。
マルチプライヤの回路構成を示す図である。
【図９】本発明の第４の実施例に係るクォータスクェア
マルチプライヤの回路構成を示す図である。
マルチプライヤの回路構成を示す図である。
【図１０】図９に示すクォータスクェアマルチプライヤ
の伝達特性を示す図（実測値）である。
の伝達特性を示す図（実測値）である。
【図１１】図９に示すクォータスクェアマルチプライヤ
の伝達の特性を示す図（実測値）である。
の伝達の特性を示す図（実測値）である。
【図１２】クォータスクェアマルチプライヤの構成を示
すブロック図である。
すブロック図である。
【図１３】従来の２乗回路の回路構成を示す図である。
【図１４】図１３に示す２乗回路の伝達特性を示す図
（計算値）である。
（計算値）である。
【図１５】図１３に示す２乗回路のトランスコンダクタ
ンス特性を示す図（計算値）である。
ンス特性を示す図（計算値）である。
１０１、１０２ 乗算回路 １０３ 加算回路 １０４、１０５ 減算回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/163 H03D 7/14
Claims (5)
- 【請求項１】第１と第２のトランジスタからなる第１の
差動対、第３と第４のトランジスタからなる第２の差動
対、第５と第６のトランジスタからなる第３の差動対、
第７と第８のトランジスタからなる第４の差動対、の４
つの差動対の出力が並列接続されてなり、 前記第１のトランジスタには第１の入力信号電圧（Ｖ
x）と第２の入力信号電圧（Ｖy）と直流電圧（ＶK）の
和電圧が印加され、前記第２のトランジスタには零電圧
が印加され、 前記第３のトランジスタには直流電圧（ＶK）が印加さ
れ、前記第４のトランジスタには第１の入力信号電圧
（Ｖx）と第２の入力信号電圧（Ｖy）の和電圧が印加さ
れ、 前記第５のトランジスタには第２の入力信号電圧（Ｖ
y）が印加され、前記第６のトランジスタには第２の入
力信号電圧（Ｖy）と直流電圧（ＶK）の和電圧が印加さ
れ、 前記第７のトランジスタには第１の入力信号電圧（Ｖ
x）が印加され、前記第８のトランジスタには第２の入
力信号電圧（Ｖy）と直流電圧（ＶK）の和電圧が印加さ
れることを特徴とするマルチプライヤ。 - 【請求項２】前記第１、及び第３から第８のトランジス
タに印加される電圧が、抵抗加算回路又は抵抗分圧回路
を介して入力されることを特徴とする請求項１記載のマ
ルチプライヤ。 - 【請求項３】前記第１の入力信号電圧（Ｖx）と前記第
２の入力信号電圧（Ｖy）と前記直流電圧（ＶK）とがい
ずれも１／３に分圧されて、前記第１、及び第３から第
８のトランジスタにそれぞれ印加されることを特徴とす
る請求項２記載のマルチプライヤ。 - 【請求項４】前記第１の入力信号電圧（Ｖx）と前記第
２の入力信号電圧（Ｖy）と前記直流電圧（ＶK）とがい
ずれも１／４に分圧されて、前記第１、及び第３から第
８のトランジスタにそれぞれ印加されることを特徴とす
る請求項２記載のマルチプライヤ。 - 【請求項５】前記第１の入力信号電圧（Ｖx）と前記第
２の入力信号電圧（Ｖy）がいずれも１／４に分圧さ
れ、前記直流電圧（ＶK）がいずれも１／２に分圧され
て、前記第１、第３から第８のトランジスタにそれぞれ
印加されることを特徴とする請求項２記載のマルチプラ
イヤ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8257763A JP3022339B2 (ja) | 1996-09-06 | 1996-09-06 | マルチプライヤ |
| GB9719072A GB2317036A (en) | 1996-09-06 | 1997-09-08 | Quarter-square analog multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8257763A JP3022339B2 (ja) | 1996-09-06 | 1996-09-06 | マルチプライヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084225A JPH1084225A (ja) | 1998-03-31 |
| JP3022339B2 true JP3022339B2 (ja) | 2000-03-21 |
Family
ID=17310764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8257763A Expired - Lifetime JP3022339B2 (ja) | 1996-09-06 | 1996-09-06 | マルチプライヤ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3022339B2 (ja) |
| GB (1) | GB2317036A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104184459B (zh) * | 2014-07-30 | 2017-05-17 | 苏州纳芯微电子有限公司 | 高精度模拟平方电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2062875C (en) * | 1991-03-13 | 1997-05-13 | Katsuji Kimura | Multiplier and squaring circuit to be used for the same |
| JPH06162229A (ja) * | 1992-11-18 | 1994-06-10 | Nec Corp | マルチプライヤ |
-
1996
- 1996-09-06 JP JP8257763A patent/JP3022339B2/ja not_active Expired - Lifetime
-
1997
- 1997-09-08 GB GB9719072A patent/GB2317036A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| GB2317036A (en) | 1998-03-11 |
| GB9719072D0 (en) | 1997-11-12 |
| JPH1084225A (ja) | 1998-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6111463A (en) | Operational transconductance amplifier and multiplier | |
| US5883539A (en) | Differential circuit and multiplier | |
| EP0415620B1 (en) | Electrical circuit | |
| JPH0452645B2 (ja) | ||
| KR100304773B1 (ko) | 윈도우비교기 | |
| US7024448B2 (en) | Multiplier | |
| JP3022339B2 (ja) | マルチプライヤ | |
| JPH0770935B2 (ja) | 差動電流増幅回路 | |
| JPH0547868B2 (ja) | ||
| CA1113160A (en) | Electronic circuitry for multiplying/dividing analog input signals | |
| GB2301214A (en) | Bipolar multiplier | |
| JP3022388B2 (ja) | トランスリニアマルチプライヤ | |
| US5206581A (en) | Constant voltage circuit | |
| JP3171137B2 (ja) | トランスリニア・マルチプライヤ | |
| JP2900879B2 (ja) | バイポーラ・マルチプライヤ | |
| JP3106584B2 (ja) | 掛算回路 | |
| JPH0478044B2 (ja) | ||
| JP2888212B2 (ja) | バイポーラマルチプライヤ | |
| JPH1093362A (ja) | Ｏｔａおよびそれに用いる可変電流分配出力回路 | |
| US6043700A (en) | Analog multiplier with thermally compensated gain | |
| US6031409A (en) | Three-input multiplier and multiplier core circuit used therefor | |
| JPH03112214A (ja) | 電圧比較回路 | |
| US20030094989A1 (en) | Multiplier | |
| JP2573279B2 (ja) | 電流変換回路 | |
| JP3127952B2 (ja) | バイポーラ・マルチプライヤ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991214 |