JPH0317455Y2

JPH0317455Y2 -

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Publication number: JPH0317455Y2
Application number: JP11450984U
Authority: JP
Priority date: 1984-07-27
Filing date: 1984-07-27
Publication date: 1991-04-12
Also published as: JPS6133520U

Description

【考案の詳細な説明】（考案の技術分野）本考案は、２つの入力電圧の差電圧を入力信号
とし、この入力信号に比例した信号を出力する差
動増幅回路に関するものである。

〔従来技術の説明〕

演算増幅器（以下、OPアンプとする）は、差
動増幅器として用いることができるが、この場合
の最大の目的は、入力される２つの信号の差を取
り出すことにある。

差動増幅器は、反転と非反転の２つの入力端子
をもつた増幅器であるが、実際の使用では、増幅
よりもむしろ信号の同相成分、つまり２つの入力
信号の両方に共通に含まれている成分を取り除く
ために用いられるのが通常である。

このようなことから、OPアンプを差動増幅器
として用いる場合には、同相成分除去比
（Common Mode Rejection以下、CMRと略す
る）がどの程度の値になるかということが、回路
設計にあたつての重要なポイントになる。

従来、このようなOPアンプを用いた差動増幅
回路として、例えば、第３図に示すような電気回
路図のものがあつた。

この従来例は、「アナログIC応用ハンドブツ
ク」、（社）日本電子工業振興協会編P.119〜120に
記載されたものである。

第３図において、A₁，A₂およびA₃は第１，第
２および第３の差動増幅器、R₁〜R₉は抵抗であ
る。

第１および第２のOPアンプA₁およびA₂の非反
転入力端子１および２は、入力電圧V_S1および
V_S2の入力端子になつている。

抵抗R₂は、第１のOPアンプA₁の反転入力端子
３と出力端子４の間に接続されている。抵抗R₃
は、第２のOPアンプA₂の反転入力端子５と出力
端子６の間に接続されている。抵抗R₁は、抵抗
R₂とR₃の間に接続されている。抵抗R₈およびR₉
は、第１および第２の非反転入力端子１および２
に接続されていて、過大入力に対してアンプを保
護するための抵抗である。

第３のOPアンプA₃は、第１のOPアンプA₁と
第２のOPアンプA₂の差動出力をシングルエンド
に変換する。第３のOPアンプA₃には、抵抗R₄〜
R₇が接続されている。

このような差動増幅回路では、第１のOPアン
プA₁の出力電圧V_O1と第２のOPアンプA₂の出力
電圧V_O2の差V_O1−V_O2は、次のようになる。

V_O1−V_O2＝（V_S1−V_S2）（１＋R₂＋R₃／R₁）ここで、抵抗R₁，R₂およびR₃の抵抗値をR₁，
R₂およびR₃で表わす。以下、抵抗値について同
様とする。この式に示すように、出力電圧の差信
号V_O1−V_O2は、入力電圧の差V_S1−V_S2が積算さ
れているため、第１および第２のOPアンプA₁お
よびA₂と抵抗R₁〜R₃で構成される回路では、
CMRは、抵抗R₁〜R₃の影響を受けることがな
い。

このことから、差動増幅回路全体のCMRは、
第３のOPアンプA₃と抵抗R₄〜R₇によつて構成さ
れる回路部分によつて決まる。すなわち、R₅・
R₆＝R₄・R₇なる条件に近い抵抗値を選ぶほど
CMRが大きくなる。

抵抗R₄〜R₇として、抵抗値が0.05％の誤差の
ものを用いても、回路全体のCMRは、たかだか
60dB程度である。

このことから、より大きなCMRを得るために
は、抵抗R₄〜R₇としてさらに抵抗値が高精度で
高安定のものを用いる必要がある。しかし、この
種の抵抗を用いると、回路が高価になるという問
題点があつた。このため、調整用可変抵抗を付加
し、抵抗値がR₄・R₇＝R₅・R₆なる条件を満たす
ように整合する工程を設ける必要があつた。

（考案が解決しようとする問題）本考案は、このような従来回路における問題点
に鑑みてなされたもので、その目的は、高い
CMRを有するとともに、高速性を有し、半導体
集積回路化に適した差動増幅回路を実現しようと
するものである。

（問題点解決のための手段）このような目的を達成するための本考案の構成
は、正，負の入力電圧が印加される正，負の入力
端子と、出力信号を得る出力端子と、前記正，負
入力端子にそれぞれベースが接続され、各エミツ
タが抵抗を介して共通に接続されると共に、定電
流源７を介して負の電源端子に接続され、コレク
タがそれぞれ抵抗を介して正の電源端子に接続さ
れた一対のトランジスタＱ１，Ｑ２と、この一対
のトランジスタの各コレクタに正負の入力端が接
続され出力端が前記出力端子に接続された演算増
幅器と、各エミツタが抵抗を介して共通に接続さ
れると共に、定電流源を介して負の電源端子に接
続され、各コレクタが前記トランジスタＱ１，Ｑ
２のコレクタにそれぞれ接続された一対のトラン
ジスタＱ３，Ｑ４とを具備し、前記一対のトラン
ジスタＱ３，Ｑ４のうちの一方のトランジスタＱ
３のベースを基準電位端子に、他方のトランジス
タＱ４のベースを前記演算増幅器の出力端にそれ
ぞれ接続した点に特徴がある。

（作用）一対のトランジスタＱ１，Ｑ２は、正負の入力
電圧の差電圧を差電流に変換し、もう一方の一対
のトランジスタＱ３，Ｑ４は、演算増幅器の出力
電圧と基準電位との差電圧を差電流に変換すると
ともに、入力電圧の差に比例した差電流を打ち消
すように帰還し、演算増幅器の出力端から入力電
圧の差に対応した出力電圧を得る。

（実施例）第１図は、本考案に係る回路の一例を示す接続
図である。この図において、１は入力電圧V_i+が
印加される正入力端子、２は入力電圧V_i-が印加
される負入力端子、３は差動増幅回路の出力信号
V0を得る出力端子、４は基準電位点が接続され
る基準電位端子、５は正電源Ｖ＋が接続される正
電源端子、６は負電源Ｖ−が接続される負電源端
子である。７，８はいずれも定電流源である。

Ｑ１，Ｑ２はそれぞれベースが入力端子１，２
に接続された一対のトランジスタで、各エミツタ
はそれぞれ抵抗Ｒ１，Ｒ２を介して共通に接続さ
れ、その共通接続点が定電流源７を介して負の電
源端子６に接続されている。また、各コレクタ
は、それぞれ抵抗Ｒ５，Ｒ６を介して正電源端子
５に接続されている。Ｕ１はトランジスタＱ１，
Ｑ２の各コレクタに正負の入力端が接続され、出
力端が出力端子３に接続されたOPアンプ、Ｑ３，
Ｑ４は一対のトランジスタで、一方のトランジス
タＱ３のベースは基準電位端子４に、コレクタは
トランジスタＱ１のコレクタに、エミツタは抵抗
Ｒ３及び定電流源８を介して負電源端子６にそれ
ぞれ接続されている。他方のトランジスタＱ４の
ベースは、OPアンプＵ１の出力端（出力端子３）
に、コレクタはトランジスタＱ２のコレクタに、
エミツタは抵抗Ｒ４，定電流源８を介して負電源
端子６にそれぞれ接続されている。

各トランジスタＱ３，Ｑ４のエミツタは、それ
ぞれ抵抗Ｒ３，Ｒ４を介して共通に接続されてお
り、この共通接続点が定電流源８を介して負の電
源端子６に接続されるようになつている。

ここで、各トランジスタＱ１〜Ｑ４は、いずれ
も特性の良く揃つたトランジスタである。また、
各抵抗Ｒ１〜Ｒ６の抵抗値は、この符号がそのま
ま抵抗値を示しているものとすれば、Ｒ１＝Ｒ２
＝Ｒ３＝Ｒ４＝RE Ｒ５＝Ｒ６＝RCであるとす
る。また各、定電流源７，８の定電流値Ｉ１，Ｉ
２は、I₁＝I₂＝Ｉであるものとする。

このように構成した回路の動作を次に説明す
る。入力段を構成している一対のトランジスタＱ
１，Ｑ２は、抵抗Ｒ１，Ｒ２及び定電流源７の働
きによつて、入力端子１，２に印加される入力信
号V_i+，V_i-に対応したコレクタ電流IC１，IC２
を出力する。この時、各入力信号の差V_i+−V_i-
と、IC１−IC２は比例関係となる。各コレクタ
電流IC１，IC２は、抵抗Ｒ５，Ｒ６によつて電
圧変換され、OPアンプＵ１の入力となる。ここ
で、各入力信号の差（V_i+−V_i-）が増加すると、
OPアンプＵ１はその出力信号V0を上昇させる方
向に付勢する。

一対のトランジスタＱ３，Ｑ４の動作は、トラ
ンジスタＱ１，Ｑ２の動作とほぼ同様であり、
OPアンプＵ１の出力を帰還するループを構成し
ている。このトランジスタＱ３，Ｑ４のコレクタ
電流IC３，IC４の差（IC３−IC４）は、出力電
圧V₀に比例しており、回路の動作がバランスし
ているとき、IC１−IC２を打ち消す大きさのIC
３−IC４が帰還され、OPアンプＵ１の正負入力
電位は同電位となり、結果的に入力信号V_i+−V_i-
に等しい出力信号V0が出力端子３に出力される。

なお、IC１＝IC４，IC２＝IC３で、このため
各トランジスタＱ１〜Ｑ４に特性の揃つたものを
使用すると、トランジスタＱ１とＱ４，Ｑ２とＱ
３のV_BEを一致させることが可能で、高い安定性
を得ることができる。

次に、入力端子１，２に印加される入力電圧
V_i+，V_i-の差電圧を差電流に変換する部分及び帰
還ループにおける出力電圧V₀を差電流に変換す
る部分の原理的な動作を次に説明する。

はじめに各トランジスタＱ１〜Ｑ４のベース電
流とベースエミツタ間電圧を無視すると、入力段
では、｛V_i+−I_C1・R₁＝V_i-−I_C2・R₂ …… I_C1＋I_C2＝I₁ ……｝が成立し、各コレクタ電流I_C1，I_C2は式，式
の通りとなる。

I_C1＝V_i+−V_i-／R₁＋R₂＋R₂／R₁＋R₂・I₁ …… I_C2＝−（V_i+−V_i-）／R₁＋R₂＋R₁／R₁＋R₂・I₁……
また、帰還ループでは同様に、各コレクタ電流
I_C3，I_C4は式，式の通りとなる。

I_C3＝−V₀／R₃＋R₄＋R₄／R₃＋R₄・I₂ …… I_C4＝V₀／R₃＋R₄＋R₃／R₃＋R₄・I₂ …… ここでR₁＝R₂＝R₃＝R₄＝Ｒ，I₁＝I₂＝Ｉである
から〜式は、〜式の通りとなる。

I_C1＝１／2R（V_i+−V_i-）＋Ｉ／２ …… I_C2＝−１／2R（V_i+−V_i-）＋Ｉ／２ …… I_C3＝−１／2R・V₀＋Ｉ／２ …… I_C4＝１／2R・V₀＋Ｉ／２ …… 回路がバランスした状態でのI_C1〜I_C4の関係は、
R5＝R6だから I_C1＋I_C3＝I_C2＋I_C4 …… であり、式に〜式を代入すると、 V₀＝V_i+−V_i- …… が得られる。

前記，式において、I_C1，I_C2は、いずれも
入力電圧V_i+，V_i-の差に比例するものであり、
I_C1，I_C2はともに同相成分に対しては本質的に不
感である。従つて、このような回路構成を基本と
することで、容易に高いCMRを得ることができ
る。

次に、各トランジスタＱ１〜Ｑ４のベース・エ
ミツタ間電圧を考慮した場合について説明する。

各トランジスタＱ１〜Ｑ４のベース．エミツタ
間電圧をV_BE1，V_BE2，V_BE3，V_BE4とすると、前記
した式は、（V_i+−V_BE1）−I_C1・R₁＝（V_i-−V_BE2）−I_C2・R₂
…… となり、〜式に相当する、I_C1〜I_C4の値は
〜式の通りとなる。

I_C1＝１／2R（V_i+−V_i-−V_BE1＋V_BE2）＋Ｉ／２……
I_C2＝−１／2R（V_i+−V_i-−V_BE1＋V_BE2）＋Ｉ／２ …… I_C3＝−１／2R（V₀−V_BE4＋V_BE3）＋Ｉ／２ …… I_C4＝１／2R（V₀−V_BE4＋V_BE3）＋Ｉ／２ …… 回路バランス状態の条件式を〜式に代入す
ると、 V₀＝V_i+−V_i-−V_BE1＋V_BE2−V_BE3＋V_BE4
…… が得られ、V_BE1〜V_BE4が入出力特性の誤差となる
ことがわかる。トランジスタのベースエミツタ間
電圧は、温度とコレクタ電流の関数であることが
知られており、OPアンプ入力段の差動回路など
では、２つの特性の整合したトランジスタを等し
いコレクタ電流で動作させることにより、高精度
を得ている。いま、V_BE1〜V_BE4について、その値
を考察すると、〜式から、Ｑ１〜Ｑ４のコレ
クタ電流は大略 I_C1＝I_C4，I_C2＝I_C3 である。したがつて、 V_BE1＝V_BE4，V_BE2＝V_BE3 が期待できる。よつて式は、式で表わすこと
ができ、IC化に適することが分かる。

V₀＝（V_i+−V_i-）−（V_BE1−V_BE4）＋（V_BE2−V_BE
３）＝V_i+−V_i- …… 第２図は、本考案回路の他の例を示す接続図で
ある。この実施例においては、入力段を構成して
いる一対のトランジスタＱ１，Ｑ２の各エミツタ
間を抵抗Raを介して共通に接続すると共に、各
エミツタをそれぞれ定電流源７１，７２を介して
負の電源端子６に接続するようにしたものであ
る。また、帰還ループ側を構成している一対のト
ランジスタＱ３，Ｑ４の各エミツタ間を抵抗Rb
で接続するとともに、各エミツタ間と負電源端子
６との間に、それぞれ定電流源８１，８２を接続
したものである。

この実施例においては、I_C1−I_C2は式で、I_C3
−I_C4は式でそれぞれ表わすことができる。

I_C1−I_C2＝V_i+−V_i-／Ra …… I_C3−I_C4＝−V₀／Rb …… ，式において、 Ra＝Rb，R5＝R6，各定電流源７１，７２，
８１，８２の定電流I₁，I₂，I₃，I₄をいずれも等
しく設定すると、出力電圧V₀は式の通りとな
る。

V₀＝V_i+−V_i- …… （本考案の効果）以上説明したように、本考案によれば、入力段
の電圧／電流変換部分は本質的にコモンモード成
分に不感であり、高いCMR特性を得ることがで
きる。また、コモンモード電圧の変化に対して、
トランジスタＱ１，Ｑ２の電位が変化するだけ
で、他の回路各部の電位変化が無い。従つて、そ
の周波数特性を制限する要素は、ほとんどＱ１，
Ｑ２のコレクタ容量を充電する速度のみである。
よつて高速性を得ることができる。また、各トラ
ンジスタＱ１〜Ｑ４の特性を揃えることで、高安
定化が期待でき、IC化に適した回路が実現でき
る。

【図面の簡単な説明】

第１図及び第２図は、本考案に係る回路の接続
図、第３図は従来回路の接続図である。１……正入力端子、２……負入力端子、３……
出力端子、４……基準電位端子、５……正電源端
子、６……負電源端子、７，８……定電流源、Ｑ
１〜Ｑ４……トランジスタ、Ｕ１……演算増幅
器、Ｒ１〜Ｒ６……抵抗。

Claims

【実用新案登録請求の範囲】正，負の入力電圧が印加される正，負の入力端
子１，２と、出力信号を得る出力端子３と、前記正負入力端子にそれぞれベースが接続さ
れ、各エミツタが抵抗を介して共通に接続される
と共に定電流源７を介して負電源端子に接続さ
れ、コレクタがそれぞれ抵抗を介して正の電源端
子に接続された一対のトランジスタＱ１，Ｑ２
と、この一対のトランジスタの各コレクタに正負の
入力端が接続され、出力端が前記出力端子に接続
された演算増幅器Ｕ１と、各エミツタが抵抗を介して共通に接続されると
共に定電流源８を介して負電源端子に接続され、
各コレクタが前記一対のトランジスタＱ１，Ｑ２
のコレクタにそれぞれ接続された一対のトランジ
スタＱ３，Ｑ４とを具備し、前記一対のトランジスタＱ３，Ｑ４のうちの一
方のトランジスタＱ３のベースを基準電位端子
に、他方のトランジスタＱ４のベースを前記演算
増幅器の出力端にそれぞれ接続した差動増幅回
路。