JP2012090056A - カレントミラー回路 - Google Patents

Abstract

【課題】ゲートリーク電流による影響を軽減させることができ、なおかつ、高周波ノイズに対する耐性を向上させることができるカレントミラー回路を提供する。
【解決手段】カレントミラー回路は、ミラー元となる第１のＭＯＳトランジスタと、ミラー先となる第２のＭＯＳトランジスタのゲートと、第１のＭＯＳトランジスタのゲートと第２のＭＯＳトランジスタのゲートとの間に、この順序で直列に接続された第４、第２、第１および第３の抵抗と、第１の抵抗および第３の抵抗の間のノード、ならびに、第２の抵抗および第４の抵抗の間のノードを入力とし、第１および第２の抵抗の間のノードを出力とする差動増幅回路とを備える。第３の抵抗は第１の抵抗よりも大きい抵抗値に設定され、第４の抵抗は第２の抵抗よりも大きい抵抗値に設定され、第３の抵抗は第４の抵抗よりも大きい抵抗値に設定されている。
【選択図】 図１

Description

本発明は、電流源からミラー元のトランジスタに流れる参照電流を基準値として、ミラー先のトランジスタに流れる出力電流にミラーすることによって、所望の出力電流を生成するカレントミラー回路に関するものである。

テクノロジー（半導体製造技術）の微細化が進むにつれて、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのゲートリーク電流は指数関数的に増大しており、それがカレントミラー回路を構成するミラー元およびミラー先のＭＯＳトランジスタのゲート電圧を所望のバイアス点（バイアス電圧）から変動させてしまうことも少なくない。このため、精度よく参照電流をミラーするために、カレントミラー回路に対して、ゲートリーク電流を補償する回路を付加した構成が用いられることがある（特許文献１参照）。

一方で、参照電流の電流源から供給される参照電流に含まれる高周波ノイズを軽減させるために、カレントミラー回路自身にＲＣ型ローパスフィルタ回路を付加した構成が用いられることがある（特許文献２〜４参照）。このように、カレントミラー回路にローパスフィルタ回路を付加することによって、付加したローパスフィルタ回路のカットオフ周波数よりも高周波成分のノイズは出力電流から除去され、安定した出力電流を供給することが可能になる。

特開２００６−１４０２９９号公報 特公平７−３６４６号公報 特開２００３−１２４７５１号公報 特開２００６−５９０５７号公報

図８は、ＲＣ型ローパスフィルタ回路を備える従来のカレントミラー回路の構成を表す一例の回路図である。同図に示すカレントミラー回路４０は、参照電流の電流源１２と、ミラー元となるＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）Ｍ_０と、ミラー先となるＮＭＯＳＭ_１と、抵抗Ｒ_０および容量Ｃ_０からなるＲＣ型ローパスフィルタ回路とによって構成されている。ここで、カレントミラー回路４０のミラー比は１であるものとする。

カレントミラー回路４０では、電流源１２から供給される参照電流Ｉ_ＲＥＦがミラー元のＮＭＯＳＭ_０に流れる。ＮＭＯＳＭ_０のゲートは、そのドレインに接続されているため、ＮＭＯＳＭ_０に参照電流Ｉ_ＲＥＦを流すことができる所定の電圧にバイアスされる。

ＮＭＯＳＭ_０のゲートの電圧は、ＲＣ型ローパスフィルタ回路を介してミラー先のＮＭＯＳＭ_１のゲートに供給される。従って、理想的には、ＮＭＯＳＭ_１には、ミラー元のＮＭＯＳＭ_０に流れる参照電流Ｉ_ＲＥＦと等しい出力電流Ｉ_ＯＵＴが流れる。

ここで、ローパスフィルタ回路４０は、抵抗Ｒ_０および容量Ｃ_０の時定数によって決定されるカットオフ周波数に応じて、電流源１２から供給される参照電流Ｉ_ＲＥＦに含まれる、カットオフ周波数よりも高い周波数成分のノイズを除去する。

ＭＯＳトランジスタのゲート酸化膜厚が十分厚い場合には、ゲートリーク電流を無視することができるが、微細化が進んでＭＯＳトランジスタのゲート酸化膜厚が薄くなるに従って、図中矢印で示すように、無視できないゲートリーク電流のパス（経路）が生じる。プロセス上、薄膜ＭＯＳトランジスタにおけるゲートリーク電流自体を軽減させることは非常に困難である。

ゲートリーク電流が発生した場合、ゲートリーク電流が抵抗Ｒ_０を流れることによってＩＲドロップが生じ、ＮＭＯＳＭ_０のゲートと抵抗Ｒ_０との間のノードＸ’の電圧Ｖ_Ｘ’と、ＮＭＯＳＭ_１のゲートと抵抗Ｒ_０との間のノードＢ’の電圧Ｖ_Ｂ’との間に差が生じる。その結果、ミラー元のＮＭＯＳＭ_０に流れる参照電流Ｉ_ＲＥＦとミラー先のＮＭＯＳＭ_１に流れる出力電流Ｉ_ＯＵＴとの間に差が生じる。

また、高周波ノイズを軽減させるために、カレントミラー回路に対して、ＭＯＳ容量を利用したＲＣ型ローパスフィルタ回路を付加した場合、図中矢印で示すように、参照電流をミラーするためのＮＭＯＳＭ_０およびＭ_１だけではなく、ローパスフィルタ回路の容量（Ｃ）として機能するＭＯＳ容量においてもゲートリーク電流が発生する。このため、ローパスフィルタ回路を構成する抵抗（Ｒ）におけるＩＲドロップによるバイアス点の更なる変動は避けられない。

言い換えると、ミラー元とミラー先におけるＭＯＳトランジスタのゲート−ソース間の電圧差がより一層広がるために、カレントミラー回路における電流ミラーの精度が格段に低下してしまう。

本発明の目的は、ゲートリーク電流による影響を軽減させることができ、なおかつ、高周波ノイズに対する耐性を向上させることができるカレントミラー回路を提供することにある。

上記目的を達成するために、本発明は、第１の電流源からミラー元となる第１のＭＯＳトランジスタのゲートおよびドレインに流れる電流を、第２のＭＯＳトランジスタを流れる電流にミラーするカレントミラー回路において、
前記第１のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのゲートとの間に、この順序で直列に接続された第４、第２、第１および第３の抵抗と、
前記第１の抵抗および前記第３の抵抗の間のノード、ならびに、前記第２の抵抗および前記第４の抵抗の間のノードを入力とし、前記第１および第２の抵抗の間のノードを出力とする差動増幅回路とを備え、
前記第３の抵抗は前記第１の抵抗よりも大きい抵抗値に設定され、前記第４の抵抗は前記第２の抵抗よりも大きい抵抗値に設定され、前記第３の抵抗は前記第４の抵抗よりも大きい抵抗値に設定されていることを特徴とするカレントミラー回路を提供するものである。

ここで、前記第１の抵抗および前記第３の抵抗の抵抗値の比率と前記第２の抵抗および前記第４の抵抗の抵抗値の比率とが等しい値に設定されていることが好ましい。

さらに、一方の端子が前記第３の抵抗と前記第２のＭＯＳトランジスタのゲートとの間のノードに接続された容量素子を備え、前記第１の抵抗および前記第３の抵抗と前記容量素子とによってローパスフィルタが構成されていることが好ましい。

さらに、前記第１の抵抗および前記第２の抵抗の間のノードに接続された第２の電流源と、ゲートおよびドレインが前記第１の抵抗および前記第２の抵抗の間のノードに接続された第３のＭＯＳトランジスタとを備えることが好ましい。

本発明によれば、差動増幅回路によるフィードバック制御を行うことによって、ゲートリーク電流が生じる場合であっても、ゲートリーク電流によるバイアス電圧の変動を軽減し、ミラーされる電流の変動を軽減することができる。

本発明のカレントミラー回路の構成を表す一実施形態の回路図である。 図１に示すＡｍｐの構成を表す回路図である。 図１に示す本実施形態のカレントミラー回路の具体的な設計例の回路概念図である。 図３に示す本実施形態のカレントミラー回路のシミュレーション結果を表す回路概念図である。 図３に示す本実施形態のカレントミラー回路における伝達関数（Ｚ→Ｂ）のシミュレーション結果表すグラフである。 図９に示す従来のカレントミラー回路における伝達関数（Ｘ’→Ｂ’）および図３に示す本実施形態のカレントミラー回路における伝達関数（Ｘ→Ｂ）のシミュレーション結果を表すグラフである。 本発明のカレントミラー回路の構成を表す別の実施形態の回路図である。 従来のカレントミラー回路の構成を表す一例の回路図である。 図８に示す従来のカレントミラー回路の具体的な設計例の回路概念図である。 図９に示す従来のカレントミラー回路のシミュレーション結果を表す回路概念図である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のカレントミラー回路を詳細に説明する。

図１は、本発明のカレントミラー回路の構成を表す一実施形態の回路図である。同図に示すカレントミラー回路１０は、電流源１２，１４と、ＮＭＯＳＭ_０，Ｍ_１，Ｍ_２と、抵抗Ｒ_１，αＲ_１，Ｒ_２，αＲ_２と、容量Ｃ_０と、差動増幅回路であるＡｍｐ１６とによって構成されている。本実施形態のカレントミラー回路１０は、図８に示す従来のカレントミラー回路４０に本発明を適用したものであり、同一の構成要素には同一の符号を付けてある。

ミラー元となるＮＭＯＳＭ_０は、電流源１２とグランドとの間に接続され、ゲートがドレインに接続（ダイオード接続）されている。また、ミラー先となるＭＯＳＭ_１のソースは、グランドに接続されている。

抵抗Ｒ_１，αＲ_１，Ｒ_２，αＲ_２および容量Ｃ_０は、ＲＣ型ローパスフィルタを構成する。抵抗Ｒ_１，αＲ_１，Ｒ_２，αＲ_２は、ＮＭＯＳＭ_０のゲートとＮＭＯＳＭ_１のゲートとの間に、ＮＭＯＳＭ_０のゲートの側から（図１中左側から）抵抗αＲ_２，Ｒ_２，Ｒ_１，αＲ_１の順序で直列に接続されている。容量Ｃ_０は、抵抗αＲ_１とＮＭＯＳＭ_１のゲートとの間のノードＢとグランドとの間に接続されている。電流源１４は、抵抗Ｒ_１と抵抗Ｒ_２との間のノードＺに接続されている。ＮＭＯＳＭ_２は、ノードＺとグランドとの間に接続され、ゲートがドレインに接続（ダイオード接続）されている。

ここで、抵抗αＲ_１は、抵抗Ｒ_１よりも大きい抵抗値に設定されている。例えば、抵抗αＲ_１は抵抗Ｒ_１の１０〜５０倍程度の抵抗値に設定することが望ましい。同様に、抵抗αＲ_２は、抵抗Ｒ_２よりも大きい抵抗値に設定されている。例えば、抵抗αＲ_２は抵抗Ｒ_２の１０〜５０倍程度の抵抗値に設定することが望ましい。また、抵抗Ｒ_１，αＲ_１の抵抗値の比率と抵抗Ｒ_２，αＲ_２の抵抗値の比率とが等しい値に設定されている。

抵抗αＲ_１の抵抗値は大きい方が、αＲ_１および容量Ｃ_０からなるＲＣ型ローパスフィルタのカットオフ周波数を低くするために好ましい。これによって電流Ｉ_ＲＥＦに含まれる高周波ノイズだけでなく、Ａｍｐ１６が発生する高周波ノイズも除去することができる。

一方、抵抗Ｒ_１の抵抗値は小さい方が好ましい。その理由は以下の通りである。
・Ａｍｐ１６の入力から出力間の抵抗を小さくするため。
・Ａｍｐ１６にノイズが入力すればそれも増幅されることを考えると、ミラー元入力ノードにノイズの発生する要因となる抵抗値を大きくするのは回路動作においてマイナスとなる。

また、抵抗Ｒ_１を抵抗Ｒ_２よりも大きく設定することが好ましい。その理由は以下の通りである。
・ローパスフィルタによってノイズを排除することを考えれば、ミラー先に近い側に高抵抗値を配置するのが理想である。
・仮にミラー元に近い抵抗Ｒ_２が大きいと、Ａｍｐ１６に接続するノードはＡｍｐ１６の正入力端子に入力しており、Ａｍｐ１６の正入力端子への入力電圧が大きく（正帰還ループのゲインが高く）なり、ループが不安定になる。
・また、ミラー元の抵抗αＲ_２として高抵抗を配置した場合、αは抵抗Ｒ_１と抵抗Ｒ_２で等しくする必要があるので、必然的に抵抗Ｒ_２の抵抗値は現状より大きくなり（例えば、抵抗αＲ_２を５００ｋΩとした場合、抵抗Ｒ_２は１０ｋΩとなるが、これは実施例の２０倍となる）、Ａｍｐ１６に数倍以上のノイズが入力され、むしろＡｍｐ１６でノイズを増幅することになり、上述したように回路動作においてマイナスとなる。従って、その副次的な理由からもミラー先に大きな抵抗を配置することが好ましい。

なお、抵抗Ｒ_１，αＲ_１の値の比率と抵抗Ｒ_２，αＲ_２の値の比率とを等しく設定する理由に関しては後述する。

Ａｍｐ１６の入力端子−には、抵抗Ｒ_１と抵抗αＲ_１との間のノードＡの電圧Ｖ_Ａが入力され、入力端子＋には、抵抗Ｒ_２と抵抗αＲ_２との間のノードＹの電圧Ｖ_Ｙが入力される。Ａｍｐ１６は、ノードＡの電圧Ｖ_ＡとノードＹの電圧Ｖ_Ｙとの差を検出し、その差に応じて、その差を打ち消すためのフィードバック電流Ｉ_ＡｍｐをノードＺに出力する。

以下、Ａｍｐ１６の一例を挙げて説明する。

図２は、図１に示すＡｍｐの構成を表す回路図である。同図に示すＡｍｐ１６は、入力部１８と、出力部２０と、バイアス電圧発生部２２とによって構成されている。

バイアス電圧発生部２２は、電流源３０と、ＮＭＯＳＭ_３とを備えている。ＮＭＯＳＭ_３は、電流源３０とグランドＧＮＤとの間に接続されている。バイアス電圧発生部２２では、ＮＭＯＳＭ_３のゲートが、電流源３０とＮＭＯＳＭ_３のドレインとの間のノードに接続（ダイオード接続）されて、ＮＭＯＳＭ_３のゲート上にＤＣバイアス電圧Ｖｂが発生される。

入力部１８は、ＮＭＯＳＭ_４，Ｍ_５，Ｍ_６と、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）Ｍ_７，Ｍ_８とを備えている。ＮＭＯＳＭ_５，Ｍ_６のゲートには、それぞれ入力電圧Ｖ_ｉｎ ⁻，Ｖ_ｉｎ ^＋が入力され、ソースはＮＭＯＳＭ_４を介してグランドＧＮＤに接続されている。ＰＭＯＳＭ_７，Ｍ_８のソースは電源ＶＤＤに接続され、ドレインは、それぞれ、ＮＭＯＳＭ_５，Ｍ_６のドレインに接続され、ゲートは、ＰＭＯＳＭ_７のドレインに接続されて、カレントミラー回路が構成されている。

出力部２０は、電源ＶＤＤとグランドＧＮＤとの間に直列に接続されたＰＭＯＳＭ_１０およびＮＭＯＳＭ_９と、容量Ｃ_１と備えている。容量Ｃ_１は、入力部１８のＰＭＯＳＭ_８とＮＭＯＳＭ_６との間のノードＤと、出力部２０のＰＭＯＳＭ_１０とＮＭＯＳＭ_９との間のノードＥと、の間に接続されている。ＰＭＯＳＭ_１０のゲートは、ノードＤに接続されている。また、ノードＥから出力電流Ｉ_ＯＵＴが出力される。

また、バイアス電圧発生部２２のＮＭＯＳＭ_３のゲートと、入力部１８のＮＭＯＳＭ_４のゲートと、出力部２０のＮＭＯＳＭ_９のゲートとが接続されて、カレントミラー回路が構成されている。

Ａｍｐ１６では、入力部１８の２つのＮＭＯＳＭ_５，Ｍ_６に入力される差動入力電圧Ｖ_ｉｎ ⁻およびＶ_ｉｎ ^＋（つまり、電圧Ｖ_ＡおよびＶ_Ｙ）に応じて、これに対応する出力電流Ｉ_ｏｕｔ（つまり、フィードバック電流Ｉ_Ａｍｐ）が、出力部２０のノードＥから出力される。つまり、Ｖ_ｉｎ ^＋＞Ｖ_ｉｎ ⁻の場合には、その電圧差に応じて出力電流Ｉ_ｏｕｔが増加し、Ｖ_ｉｎ ^＋＜Ｖ_ｉｎ ⁻の場合には、その電圧差に応じて出力電流Ｉ_ｏｕｔが減少する。

なお、Ａｍｐ１６の具体的な構成は上記例に限定されず、各種構成の差動増幅回路を利用することができる。

次に、カレントミラー回路１０における作用を説明する。

カレントミラー回路１０は、電流源１２からミラー元のＮＭＯＳＭ_０に流れる参照電流Ｉ_ＲＥＦを基準値として、ミラー先のＮＭＯＳＭ_１に流れる電流にミラーすることによって、所望の出力電流Ｉ_ＯＵＴを生成するものである。

カレントミラー回路１０では、電流源１２から供給される参照電流Ｉ_ＲＥＦがミラー元のＮＭＯＳＭ_０に流れる。ＮＭＯＳＭ_０のゲートは、そのドレインに接続されているため、ＮＭＯＳＭ_０に参照電流Ｉ_ＲＥＦを流すことができる所定の電圧にバイアスされる。

また、電流源１４から供給される参照電流Ｉ_ＲＥＦがＮＭＯＳＭ_２に流れる。同様に、ＮＭＯＳＭ_２のゲートは、そのドレインに接続されているため、ゲートリーク電流が流れないと仮定した場合には、ＮＭＯＳＭ_２に参照電流Ｉ_ＲＥＦを流すことができる所定の電圧にバイアスされる。

ＮＭＯＳＭ_０のゲートの電圧は、抵抗αＲ_２，Ｒ_２，Ｒ_１，αＲ_１および容量Ｃ_０を介してミラー先のＮＭＯＳＭ_１のゲートに供給される。ここで、ゲートリーク電流が、抵抗αＲ_２，Ｒ_２，Ｒ_１，αＲ_１に流れないと仮定した場合には、ＮＭＯＳＭ_０のゲートと抵抗αＲ_２との間のノードＸの電圧Ｖ_ＸとノードＢの電圧Ｖ_Ｂとの間にＩＲドロップによる電圧差は生じることはなく、ミラー先のＮＭＯＳＭ_１には、ミラー元のＮＭＯＳＭ_０に流れる参照電流Ｉ_ＲＥＦと等しい値の出力電流Ｉ_ＯＵＴが流れる。

上記の説明では、ゲートリーク電流が流れない場合を仮定しているが、実際には、テクノロジが微細化され、ＭＯＳトランジスタのゲート酸化膜が薄膜化されるに従って、ゲートリーク電流が増大し、無視できなくなる。カレントミラー回路１０において、ゲートリーク電流が流れるパス（経路）は、図１中に矢印で示すように、ＮＭＯＳＭ_０，Ｍ_１，Ｍ_２および容量Ｃ_０の合計４箇所である。

ローパスフィルタ回路は、電流源１２から供給される参照電流Ｉ_ＲＥＦに高周波ノイズが含まれていた場合には、ＮＭＯＳＭ_０のゲートに発生するバイアス電圧にも高周波ノイズが含まれる。しかし、抵抗αＲ_２，Ｒ_２，Ｒ_１，αＲ_１および容量Ｃ_０の時定数によって決定されるカットオフ周波数に応じて、カットオフ周波数よりも高い周波数成分のノイズを除去する。これにより、参照電流Ｉ_ＲＥＦに含まれる高周波ノイズの影響によってノードＢの電圧Ｖ_Ｂが変動し、ミラーされる電流が変動するのを防止することができる。

Ａｍｐ１６は、ゲートリーク電流によるＩＲドロップによって、ノードＡの電圧Ｖ_ＡとノードＹの電圧Ｖ_Ｙとの間に差が生じた場合に、その差に応じて、両者の電圧が等しくなるようにフィードバック電流Ｉ_Ａｍｐを出力する。これにより、ゲートリーク電流が生じる場合であっても、ゲートリーク電流によるバイアス電圧の低下を軽減し、ミラー精度の低下を軽減することができる。なお、Ａｍｐ１６内にもカレントミラー回路を使用しており、本願のカレントミラー回路でのゲートリーク電流によるＩＲドロップと同様の現象によって、ミラーの精度が低下することが考えられるが、Ａｍｐ１６に要求される動作周波数が低いため、動作性能に影響を及ぼす可能性は低い。また、ローパスフィルタ回路を付加する必要もない。

ここで、ローパスフィルタ回路は、Ａｍｐ１６から出力されるフィードバック電流Ｉ_Ａｍｐに高周波ノイズが含まれていた場合にも、抵抗Ｒ_１，αＲ_１および容量Ｃ_０の時定数によって決定されるカットオフ周波数よりも高い周波数成分のノイズを除去することができる。これにより、フィードバック電流Ｉ_Ａｍｐに含まれる高周波ノイズの影響によってノードＢの電圧Ｖ_Ｂが変動し、ミラーされる電流が変動するのを防止することができる。

以下、Ａｍｐ１６によって、ノードＡの電圧Ｖ_ＡとノードＹの電圧Ｖ_Ｙとの間の電圧差を検出し、この電圧差を解消するフィードバック電流Ｉ_Ａｍｐを出力することにより、ノードＸの電圧Ｖ_ＸとノードＢの電圧Ｖ_Ｂとの電位差を解消できることを説明する。

ここで、カレントミラー回路１０における電流のミラー比は１であるとする。また、ＮＭＯＳＭ_０，Ｍ_１，Ｍ_２のトランスコンダクタンスをｇ_ｍ、Ａｍｐ１６のトランスコンダクタンスをＧ_ｍとする。また、ノードＺからノードＢに向かって抵抗Ｒ１，αＲ_１に流れる電流をＩ_Ｒ１、ノードＺからノードＸに向かって抵抗Ｒ_２，αＲ_２に流れる電流をＩ_Ｒ２とする。

前述のように、Ａｍｐ１６は、ノードＡの電圧Ｖ_ＡとノードＹの電圧Ｖ_Ｙとの差を検出し、その差に応じて、下記式（１）に示すように、その電圧差を打ち消すためのフィードバック電流Ｉ_Ａｍｐを出力する。
Ｇ_ｍ（Ｖ_Ｙ−Ｖ_Ａ）＝Ｉ_Ａｍｐ … （１）

ここで、Ａｍｐ１６が理想的であるとすると、Ａｍｐ１６の入力端子に流れ込む電流は無視できるので、抵抗Ｒ_１を流れる電流Ｉ_Ｒ１および抵抗Ｒ_２を流れる電流Ｉ_Ｒ２を用いて、ノードＸの電圧Ｖ_ＸおよびノードＢの電圧Ｖ_Ｂは、それぞれ下記式（２）で表すことができる。
Ｖ_Ｘ＝Ｖ_Ｚ−（１＋α）Ｒ_２Ｉ_Ｒ２
Ｖ_Ｂ＝Ｖ_Ｚ−（１＋α）Ｒ_１Ｉ_Ｒ１ … （２）

同じく、Ａｍｐ１６が理想的であれば、ノードＹの電圧Ｖ_ＹとノードＡの電圧Ｖ_Ａは等しくなるので、下記式（３）が成り立つ。
Ｒ_１Ｉ_Ｒ１＝Ｒ_２Ｉ_Ｒ２ … （３）

従って、式（１）〜（３）をまとめると、下記式（４）を導き出すことができる。
Ｖ_Ｘ＝Ｖ_Ｂ … （４）
つまり、前述のように、Ａｍｐ１６によって、ノードＡの電圧Ｖ_ＡとノードＹの電圧Ｖ_Ｙとの間の電圧差を検出し、この電圧差を解消するフィードバック電流Ｉ_Ａｍｐを出力することにより、ノードＸの電圧Ｖ_ＸとノードＢの電圧Ｖ_Ｂとの電位差を解消できる。

なお、上記式（４）が成り立つためには、抵抗Ｒ_１，αＲ_１の値の比率と抵抗Ｒ_２，αＲ_２の値の比率とを等しく設定する必要がある。

上記のようにＡｍｐ１６が理想的であれば、Ａｍｐ１６によって、ノードＡの電圧Ｖ_ＡとノードＹの電圧Ｖ_Ｙが等しくなると、ノードＸの電圧Ｖ_ＸとノードＢの電圧Ｖ_Ｂは等しくなり、ミラー先のＮＭＯＳＭ_１には、ミラー元のＮＭＯＳＭ_０に流れる参照電流Ｉ_ＲＥＦと等しい出力電流Ｉ_ＯＵＴが流れる。しかし、実際のＡｍｐ１６では、ノードＸの電圧Ｖ_ＸとノードＢの電圧Ｖ_Ｂとの間に、近似的にＧ_ｍ／ｇｍの大きさに応じた分のオフセットが生じることになる。

前述のように、ゲートリーク電流によるＩＲドロップによって、ノードＸの電圧Ｖ_ＸとノードＢの電圧Ｖ_Ｂとの間には差が生じる。カレントミラー回路１０では、Ｇ_ｍ／ｇ_ｍの値が大きくなればなるほど、この差を打ち消すことができる。従って、Ａｍｐ１６の利得（ゲイン）を大きくすることが望まれるが、Ａｍｐ１６のポール（Ｐｏｌｅ：極）と、Ａｍｐ１６の外部のポールとの関係に注意が必要となる。

ここで、ポールとは、Ａｍｐ１６のゲイン（利得）が低下し始めるポイント（周波数）である。例えば、横軸を周波数特性とし、縦軸をゲインとするＡｍｐ１６の動作特性のグラフを想定する（例えば、図５参照）。このグラフにおいて、ある一定の周波数まではゲインは変化しないが、周波数が高くなっていってポールの周波数に到達すると、それ以上の周波数ではゲインが低下する（図５の場合、概略で１０^４前後）。

ポールが１個しか存在しない場合には、Ａｍｐ１６へのフィードバック信号の位相は最大で９０°までしかずれないので正帰還がかかる虞はないが、Ａｍｐ１６と、出力ノードＺとノードＡ，Ｙにポールを持つ可能性があり、メインとなるＡｍｐ１６のポールと他のポールとの距離が近いと、Ａｍｐ１６へのフィードバック信号の位相が容易に最大で１８０°までずれる現象が発生し、そのため、設計次第ではＡｍｐ１６に正帰還がかかって発振する虞がある。

従って、複数のポールが存在する場合には、Ａｍｐ１６の内部にポールが発生する周波数を、他のポールから十分離すように設計することによって、Ａｍｐ１６に正帰還がかかって発振する可能性をより低減することができる。従って、図７に示すように、論理的には、電流源１４とトランジスタＭ_２を設けることは必須ではないが、設計上では、電流源１４とトランジスタＭ_２を設けた方が上記のような設計が容易になるというメリットがあるため、図１に示すように、電流源１４とＮＭＯＳＭ_２を設けた構成の方が好ましい。

ここで、電流源１４とＮＭＯＳＭ２を設けると、内部のポールとＡｍｐ１６出力のポールとを離すことができる理由について説明する。
・Ａｍｐ１６の出力に直接見えるＲＣ時定数を小さくすることによって極を遠ざけることができる。
・ＲＣ時定数の「Ｒ」を小さくするために、ダイオードＭＯＳを設ける（ダイオードＭＯＳを設けるため、結果的に電流源も必要となる）。
・Ｇｍを下げる（利得を下げる）ことで極を遠ざけ、正帰還を抑制する。
また、このことから出力のＲＣ時定数も改善されるので、実施例の回路特性としても改善される。

次に、カレントミラー回路１０の具体的な設計例を挙げて説明する。

図１に示す本実施形態のカレントミラー回路１０および図８に示す従来のカレントミラー回路４０について、各構成要素の具体的な値（参照電流Ｉ_ＲＥＦの電流値、ＮＭＯＳのトランジスタサイズおよびトランスコンダクタンス値、抵抗値、容量値等）を設定し、シミュレーションを実施した。

図９は、図８に示す従来のカレントミラー回路の具体的な設計例の回路概念図である。同図は、図８に示す従来のカレントミラー回路４０の各構成要素に設定した値を示したものである。すなわち、図９のカレントミラー回路４０において、電流源１２から供給される参照電流Ｉ_ＲＥＦ＝５０μＡ、ＮＭＯＳＭ_０，Ｍ_１のトランジスタサイズＷ／Ｌ＝１０μｍ／１．５μｍ、ＮＭＯＳＭ_０，Ｍ_１のトランスコンダクタンスｇ_ｍ＝０．５ｍＳ、抵抗Ｒ_０＝５００ｋΩ、容量Ｃ_０＝１００ｐＦに設定した。

図３は、図１に示す本実施形態のカレントミラー回路の具体的な設計例の回路概念図である。同図は、図１に示す本実施形態のカレントミラー回路１０の各構成要素に設定した値を示したものである。すなわち、図３のカレントミラー回路１０において、電流源１２，１４から供給される参照電流Ｉ_ＲＥＦ＝５０μＡ、ＮＭＯＳＭ_０，Ｍ_１，Ｍ_２のトランジスタサイズＷ／Ｌ＝１０μｍ／１．５μｍ、ＮＭＯＳＭ_０，Ｍ_１，Ｍ_２のトランスコンダクタンスｇ_ｍ＝０．５ｍＳ、抵抗Ｒ_１，αＲ_１，Ｒ_２，αＲ_２＝１０ｋΩ、５００ｋΩ、０．５ｋΩ、２５ｋΩ、容量Ｃ_０＝１００ｐＦ、Ａｍｐ１６のポールの周波数＝１００ｋＨｚ、Ａｍｐ１６のトランスコンダクタンスＧ_ｍ＝２００ｍＳに設定した。

前述のように、図１に示す本実施形態のカレントミラー回路１０は、図８に示す従来のカレントミラー回路４０に本発明を適用したものである。そのため、図３に示すカレントミラー回路１０において、電流源１２から供給される参照電流Ｉ_ＲＥＦ、ＮＭＯＳＭ_０，Ｍ_１のトランジスタサイズＷ／Ｌおよびトランスコンダクタンスｇ_ｍ、容量Ｃ_０の値は、図９に示すカレントミラー回路４０の場合と同じ値に設定している。また、抵抗Ｒ_１，αＲ_１，Ｒ_２，αＲ_２の合成抵抗の値についても、抵抗Ｒ_０とほぼ同様の値に設定している。

続いて、図１０は、図９に示す従来のカレントミラー回路のシミュレーション結果を表す回路概念図である。同図に示すように、従来のカレントミラー回路４０では、シミュレーションの結果、ミラー元のＮＭＯＳＭ_０に流れる電流は５０μＡであり、ノードＸ’における電圧は５０６ｍＶであった。これに対し、ミラー先のＮＭＯＳＭ１に流れる電流は３０μＡであり、ノードＢ’におけるバイアス電圧は４５７ｍＶであった。

従来のカレントミラー回路４０では、ノードＸ’におけるバイアス電圧が５０６ｍＶであるのに対して、ノードＢ’におけるバイアス電圧は４５７ｍＶであり、ゲートリーク電流の影響によって、バイアス電圧が大きく変動していることが分かる。そのため、ミラー元のＮＭＯＳＭ_０に流れる電流が５０μＡであるのに対して、ミラー先のＮＭＯＳＭ_１に流れる電流は３０μＡとなり、大幅に減少している。

一方、図４は、図３に示す本実施形態のカレントミラー回路のシミュレーション結果を表す回路概念図である。同図に示すように、本実施形態のカレントミラー回路１０において、ミラー元のＮＭＯＳＭ_０に流れる電流は５２μＡであり、ノードＸにおけるバイアス電圧は５１１ｍＶであった。これに対し、ミラー先のＮＭＯＳＭ１に流れる電流は４９μＡであり、ノードＢにおけるバイアス電圧は５０２ｍＶであった。

本実施形態のカレントミラー回路１０では、ノードＸにおけるバイアス電圧が５１１ｍＶであるのに対して、ノードＢにおけるバイアス電圧は５０２ｍＶであり、バイアス電圧がほとんど変動していないことが分かる。ミラー元のＮＭＯＳＭ_０に流れる電流は、Ａｍｐ１６等の追加によって５２μＡと微増しているが、ミラー先のＮＭＯＳＭ_１に流れる電流は４９μＡとなり、ほとんど減少していない。

以上のように、本実施形態のカレントミラー回路１０は、従来のカレントミラー回路４０と比べて、ゲートリーク電流の影響によるバイアス電圧の変動を大幅に低減し、ミラー元からミラー先に精度よく電流をミラーすることができることが分かった。

続いて、図５および図６に、カレントミラー回路におけるＲＣ型ローパスフィルタの特性を表すシミュレーション結果のグラフを示す。これらのグラフの縦軸は利得Ｇ（ｄＢ）、横軸は周波数ｆｒｅｑ（Ｈｚ）を表す。

図５は、図３に示す本実施形態のカレントミラー回路における伝達関数（Ｚ→Ｂ）のシミュレーション結果を表す。ＲＣ型ローパスフィルタの特性は、抵抗Ｒ_１，αＲ_１および容量Ｃ_０の時定数に応じて決定される。このグラフに示すように、図３に示す本実施形態のカレントミラー回路１０のＲＣ型ローパスフィルタのカットオフ周波数は、概略で周波数１０^４である。そして、そこから入力信号の周波数が１０^１（１０倍）増加するに従って、出力信号の利得は２０ｄＢずつ減少する（−２０ｄＢ／ｄｅｃ）。

図６は、図９に示す従来のカレントミラー回路における伝達関数（Ｘ’→Ｂ’）および図３に示す本実施形態のカレントミラー回路における伝達関数（Ｘ→Ｂ）のシミュレーション結果を表す。このグラフに示すように、図９に示す従来のカレントミラー回路４０のカットオフ周波数は、概略で１０^３〜１０^４の間、図３に示す本実施形態のカレントミラー回路のカットオフ周波数は、概略で１０^４〜１０^５の間であり、カットオフ周波数は、従来のカレントミラー回路４０の方が少しだけ低い。一方、カットオフ周波数以上の周波数におけるゲイン低下量は、１０^５〜１０^６の間でグラフが交差し、それ以上の周波数では、本実施形態のカレントミラー回路１０の方が、従来のカレントミラー回路４０よりも大きい。すなわち、良好なフィルタ特性を示している。

ここで、Ｚ→Ｂ、Ｘ→Ｂの伝達関数のグラフ（図５，６）が異なるのは、対象となる系の伝達関数に影響を与える回路が全く異なるためである。
図５（Ｚ→Ｂ）は、Ａｍｐ１６や電流源１４を追加しているが、Ｚからミラー先までの部分では従来技術と変わらない回路構成であり（抵抗値が１０ｋΩ増えているが、無視できるレベル）、実際に従来技術と特性が変わっていないことを示す。
Ｘ→Ｂは、系の中に複数のポールを持ち、特に最初の部分は、第１のｐｏｌｅ（−２０ｄＢ／ｄｅｃ）と第２のｐｏｌｅ（−４０ｄＢ／ｄｅｃ）がかなり接近していると考えられる。その後、ｚｅｒｏ点（グラフが変化しない。水平になる。）を経てさらに第３のｐｏｌｅを持つような特性となっていることにより、グラフが波打っているような形となっている。つまり、Ａｍｐ１６などの回路が系の中に存在するが故の特性である。

また、図６（Ｘ→Ｂ）において、従来技術の最初のｐｏｌｅが高周波側にずれているのは、Ａｍｐ１６の利得による影響である（１０倍程度伸びている。）。それをフィルタの抵抗値で再現すると８０ｋΩであり、「帯域が広くてもよければ８０ｋΩで良い」ことを示す。ただし、その後のフィルタ特性は本提案の回路の方が良く、結果として本提案の方が特性としては良い。
なお、正帰還に留意すべきは、Ａｍｐ１６の系を持つＡまたはＹ→Ｚのループ内であり、Ｘ→Ｂについては問題とはならない。

以上のように、本実施形態のカレントミラー回路１０は、同程度の帯域幅（カットオフ周波数）を持つ従来のカレントミラー回路４０と比べて、高周波領域におけるノイズ軽減特性が大きく改善されていることが分かる。

なお、カレントミラー回路１０は、ＮＭＯＳＭ_０〜Ｍ_２の代わりにＰＭＯＳを使用して構成することも可能である。また、電流源１２から供給される参照電流Ｉ_ＲＥＦの値は適宜変更してもよいし、カレントミラー回路１０のミラー比を適宜変更してもよい。また、電流源１４からＮＭＯＳＭ_２に供給される参照電流Ｉ_ＲＥＦの値を、電流源１２から供給される参照電流Ｉ_ＲＥＦとは別個に適宜変更してもよい。また、電流源１４およびＮＭＯＳＭ_２は必要に応じて適宜設けることが望ましい。容量Ｃ_０は、例えば、ミラー先のＭＯＳトランジスタのゲート容量等で代用することによって省略することも可能である。Ａｍｐの出力にダイオード接続のＭＯＳを設けることは必須ではないが、極による正帰還が発生する可能性を考慮すると、設けた回路構成にした方が好ましい。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。例えば、本実施例では、カレントミラーのミラー比を１で説明しているが、本発明はミラー比によって限定されるものではなく、他のミラー比の場合にも適用可能である。

１０，４０ カレントミラー回路
１２，１４，３０ 電流源
１６ Ａｍｐ
１８ 入力部
２０ 出力部
２２ バイアス電圧発生部
Ｍ_０〜Ｍ_６，Ｍ_９ ＮＭＯＳ
Ｍ_７，Ｍ_８，Ｍ_１０ ＰＭＯＳ
Ｒ_０，Ｒ_１，αＲ_１，Ｒ_２，αＲ_２ 抵抗
Ｃ_０，Ｃ_１ 容量

Claims (4)

1. 第１の電流源からミラー元となる第１のＭＯＳトランジスタのゲートおよびドレインに流れる電流を、第２のＭＯＳトランジスタを流れる電流にミラーするカレントミラー回路において、
   前記第１のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのゲートとの間に、この順序で直列に接続された第４、第２、第１および第３の抵抗と、
   前記第１の抵抗および前記第３の抵抗の間のノード、ならびに、前記第２の抵抗および前記第４の抵抗の間のノードを入力とし、前記第１および第２の抵抗の間のノードを出力とする差動増幅回路とを備え、
   前記第３の抵抗は前記第１の抵抗よりも大きい抵抗値に設定され、前記第４の抵抗は前記第２の抵抗よりも大きい抵抗値に設定され、前記第３の抵抗は前記第４の抵抗よりも大きい抵抗値に設定されていることを特徴とするカレントミラー回路。
2. 前記第１の抵抗および前記第３の抵抗の抵抗値の比率と前記第２の抵抗および前記第４の抵抗の抵抗値の比率とが等しい値に設定されていることを特徴とする請求項１記載のカレントミラー回路。
3. さらに、一方の端子が前記第３の抵抗と前記第２のＭＯＳトランジスタのゲートとの間のノードに接続された容量素子を備え、前記第１の抵抗および前記第３の抵抗と前記容量素子とによってローパスフィルタが構成されていることを特徴とする請求項１または２に記載のカレントミラー回路。
4. さらに、前記第１の抵抗および前記第２の抵抗の間のノードに接続された第２の電流源と、ゲートおよびドレインが前記第１の抵抗および前記第２の抵抗の間のノードに接続された第３のＭＯＳトランジスタとを備えることを特徴とする請求項１〜３のいずれかに記載のカレントミラー回路。

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