JPH0240945A

JPH0240945A - Ｍｏｓ容量結合回路

Info

Publication number: JPH0240945A
Application number: JP19168088A
Authority: JP
Inventors: Susumu Tanimoto; 谷本　晋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-07-31
Filing date: 1988-07-31
Publication date: 1990-02-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明はアナログ・ディジタル混在回路における電圧増
幅部に適用するのに好適のＭＯＳ容量結合回路に関する
。

［従来の技術］従来、この種のシリコンゲートＣＭＯＳ集積回路におけ
る　１ｍＶ乃至１００ｍＶ程度の精度若しくは悪魔を必
要とする容量結合部分は、第４図又は第６図の等価回路
で表現できる。即ち、第４図において、結合容量Ｃ４１
の一方の端子４４は抵抗Ｒ４、を介して入力端子４１に
接続されていると共に、電源４２との間に寄生容量Ｃ４
２が存在する。一方、結合容量Ｃａｔの他方の端子４３
は増幅器４５及びバイアス回路４６に接続されている。

また、第６図においては、結合容量Ｃ６１の一方の端子
６５は抵抗Ｒ６１を介して入力端子６１に接続され、電
源６２及び電源６３との間には夫々寄生容量Ｃ６２及び
寄生容量Ｃ６２＋　Ｃ６３が形成されている。結合容量
Ｃ６１の他方の端子６４は増幅器６６及びバイアス回路
６７に接続されている。

而して、第４図に示す結合容量は、第５図に示すように
、半導体基板５４上に形成され、第６図に示す結合容量
Ｃ６１は、第７図に示すように半導体基板７４上に形成
された基板と逆導電型のウェル７５中に形成されている
。

即ち、第５図において、基板５４の表面には、ＭＯＳ容
量の拡散層側電極５６、この電極引出部５５及び基板電
極５８が形成されており、拡散層側電極５６上には、絶
縁膜５７を介してポリシリコン電極５３が形成されてい
る。

そして、端子４３はポリシリコン電極５３に接続され、
端子４４は電極引出部５５に接続され、電源４２は基板
電極５８に接続されている。これにより、拡散層側電極
５６に接続された引出部５５と、ポリシリコン電極５３
との間には結合容量Ｃ４１が形成される。この場合に、
基板電極５８とＭＯＳ容量の拡散層側電極引出部５５と
の間には、寄生的に容量Ｃ４２が形成される。

また、第７図においても、基板７４の表面に形成された
逆導電型のウェル７５内に、ＭＯＳ容量の拡散層側電［
７７、その電極引出部７６及びウェル電極７９が形成さ
れており、基板７４の表面には、基板電極７６ａが形成
されている。そして、拡散層側電極７７上に絶縁膜７８
を介してポリシリコン電極７３が形成されている。また
、電源６３は基板電極７６ａに接続され、電源６２はウ
ェル電源７９に接続されている。これにより、ポリシリ
コン電極７３と引出部７６との間には結合容量Ｃ６１が
形成される一方、電源６２と電源６３との間には寄生容
量Ｃ６３が形成され、電源６２と端子６５との間には寄
生容量Ｃ６２が形成される。

而して、回路動作上必要な容量はＣ４１＋　Ｃ６□だけ
であり、Ｃ４□ｒ”６□、Ｃ６３は不必要ながら寄生的
に形成される容量である。結合容量のポリシリコン電極
側端子４３．６４を増幅器４５．６６側に接続するのは
、ポリシリコン電極側端子４３゜６４の寄生容量が素子
分離領域上の配線容量のみなので、通常のＬＯＣＯ３法
等においては、接合容量Ｃ４２，Ｃ６□に比して１桁程
度小さいため、増幅器入力端子４３．６４と、電源との
カップリングが小さくなるからである。一般に容量結合
部では、容量の入力側端子より増幅器側端子の方がイン
ピーダンスが高くなっており、電源又は他信号との寄生
的カップリングがある場合はその影響を受けやすい。

［発明が解決しようとする課題］上述した従来のＭＯＳ容量結合回路は、第４図の従来例
においては寄生容量Ｃ４２、第６図の従来例においては
主に寄生容量Ｃ６２の存在により、結合容量の入力側端
子４４．６５が電源４２．６２とカップリングしている
ため、集積回路自体の主にディジタル部に起因して電源
配線上に発生するノイズが入力信号に重畳され、精度が
劣化するという欠点がある。

なお、第６図の従来例における容量Ｃ６Ｓも電源６３と
結合容量Ｃ６１の入力側端子６５とをカップリングさせ
ているが、容量Ｃ６２と直列に接続されていて、また、
−ｉにＣ６２はＣ６３の数倍乃至１桁程度大きいので、
その影響は小さい。

本発明はかかる問題点に鑑みてなされたものであって、
高入力感度化及び高精度化することができるＭＯＳ容量
結合回路を提供することを目的とする。

［課題を解決するための手段］本発明に係るＭＯＳ容量結合回路は、第１導電型基板表
面に形成された第２導電型ウェル内の第１導電型拡散層
をＭＯＳ容量の一方の電極とすると共に、この第１導電
型拡散層を入力端子側に接続した容量結合回路において
、前記第２導電型ウェルの電極とこの第２導電型ウェル
の電位を与える電源とを抵抗を介して接続したことを特
徴とする。

［作用コ本発明においては、容量を基板と逆導電型のウェル中に
形成するが、その際、ウェルの電位を与える電源とウェ
ルとを抵抗を介して接続する。これにより、その抵抗と
ウェルと基板との接合容量からなるローパスフィルタが
、ウェルの電位を与える電源と結合容量の入力側端子と
の間に形成される。従って、このローパスフィルタによ
り電源に乗っている高周波ノイズが除去され、入力感度
特性及び精度特性が向上する。

［実施例］次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例回路を示す回路図である。１１
．１２はアナログ入力端子であり、結合容量Ｃｔｔとア
ナログ入力端子１１．１２との間にはアナログ入力を切
換えるためのＭＯＳスイッチＴ１．’ｒ２が接続されて
いる。Ｃｔｔは入力結合容量であり、入力電圧のＤＣ成
分をカットし、ＡＣ成分だけを増幅器であるセルフバイ
アスされたインバータＩｌｌに伝達する。Ｔ１．はＩｌ
ｌをセルフバイアスするための帰還抵抗として作用する
ＭＯＳスイッチである。Ｃ１ｌは基板と逆導電型のウェ
ル２５中に第２図のように形成されている。即ち、基板
２４と逆導電型のウェル２５の表面には、基板２４と同
一導電型の拡散層２６．２７が形成されており、更に、
拡散層２７上には絶縁膜２８を介してポリシリコン電極
２０が形成されている。

これにより、ポリシリコン電極２０と拡散層２６゜２７
との間に容量Ｃ１ｌが形成される。また、ウェル２５内
にはウェル電極２つが形成されており、基板２４の表面
には基板電極２６ａが形成されている。

このように構成された回路において、Ｃ１□は結合容量
Ｃ１１の拡散層側電極となる拡散層２６，２７とウェル
２５との間の接合容量であり、ＣｔＳはウェル２５と基
板２４との間の接合容量である。

１３はウェル電位を与える電源であり、電源１３は抵抗
Ｒ１１を介してウェル２５のウェル電極２９と接続され
る。また、１７も電源であり、１４は端子である。

このように、抵抗Ｒ１，をウェル２５とウェル電位を与
える電源１３との間に挿入することにより、電源１３に
対し、結合容量Ｃ１ｌの入力側１６からみて、Ｒ工、と
Ｃ１３とからなるローパスフィルタが接続されたことに
なるので、電源１３に乗っている高周波ノイズを除去し
、入力感度特性を向上させることができる。なお、抵抗
Ｒ１□を挿入せずとも、一般に数百乃至数にΩ程度のウ
ェル自体の抵抗が存在するが、この程度の抵抗では容量
Ｃ１３（１乃至数ｐＦ）とで十分なノイズ除去能力を持
てない。

第３図は本発明の第２の実施例を示す回路図である。本
実施例は第１の実施例回路と同様の入力結合容量（Ｃ３
１，Ｃ３２）とセルフバイアスアンプ（ＭＯＳスイッチ
Ｔ３３．　Ｔ３４及びインバータＩ３１゜■３□）を２
段カスケードに接続し、Ａ／Ｄ変換器のコンパレータ等
に適用してその分解能を上げようとしたものである。

なお、符号３１．３２はアナログ入力端子、３３．３つ
は電源、Ｔ、、、　Ｔ３２．　’ｒ３．．　ＴＳ４はＭ
ＯＳスイッチ、Ｉ３１．Ｉｎ２はインバータ、Ｃ３１゜
Ｃ３２は結合容量、Ｃ３Ｓ＋　Ｃ３４＋　Ｃ３５＋　Ｃ
３６は接合容量、Ｒ３１＋　Ｒ３２は抵抗である。また
、符号３４゜３５、’３６，３７．３８は端子である。

−ｍに、このように分解能を上げるためにカスケードに
するのは、初段のＭＯＳスイッチＴ３３のフィールドス
ルーノイズを次段の結合容量Ｃ３２で吸収しようとする
ためである。

而して、従来例では結合容量形成時に寄生的に形成され
る容量Ｃ３３，Ｃ３５を通じ、電源３３のノイズが乗り
、十分な分解能が得られなかった。しかし、上述の本実
施例においては、電源３３に対し、夫々Ｒ３１とＣ３４
、Ｒ３２とＣ３６からなるローパスフィルタが接続され
ているため、電源３３に乗っているノイズを除去するこ
とができ、高分解能が得られる。

［発明の効果］以上説明したように本発明は、基板と逆導電型のウェル
上に形成された基板と同一導電型の拡散層を一方の電極
とする容量において、そのウェルの電位を与える電源と
そのウェルとの間に抵抗を入れることにより、高入力感
度及び高精度化できる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係るＭＯＳ容量結合回路を示
す回路図、第２図は同じくその入力結合容量の形成方法
を示す半導体装置の断面図、第３図は本発明の第２の実
施例を示す回路図、第４図及び第６図は従来のＭＯＳ容
量結合回路の回路図、第５図及び第７図は夫々第４図及
び第６図中の結合容量の構成を示す断面図である。１１．１２，３１．３２，４１，６１　、入力端子、１
３．１７．３３，３９．４２．６２，６３；電源、Ｒ１
１，Ｒ３１，Ｒ３２；抵抗、ＣＩＩ＋　Ｃ３１＋Ｃ３８
・Ｃ４１・Ｃ６１＋結合容量、Ｉｌｌ・　Ｉ３１・　Ｉ
Ｓ２；インバータ、４５，６６；増幅器、４６．６７；
バイアス回路、Ｔ、１．　’ｒ、２．　Ｔ１３・ＴＳｌ
・Ｔ３２・ＴＳ３．　Ｔ３４；　ＭＯＳスイッチ、２９
，７９．ウェル電極、２６．５８，７６；基板電極、２
７，５６．７７、ＭＯ８容量の拡散層側電極、２６，５
５．７６、ＭＯ８容量の拡散層側電極引出部４１：　入
力護）

Claims

【特許請求の範囲】

（１）第１導電型基板表面に形成された第２導電型ウェ
ル内の第１導電型拡散層をＭＯＳ容量の一方の電極とす
ると共に、この第１導電型拡散層を入力端子側に接続し
た容量結合回路において、前記第２導電型ウェルの電極
とこの第２導電型ウェルの電位を与える電源とを抵抗を
介して接続したことを特徴とするＭＯＳ容量結合回路。