JPH0411044B2

JPH0411044B2 -

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Publication number: JPH0411044B2
Application number: JP58204459A
Authority: JP
Priority date: 1983-10-31
Filing date: 1983-10-31
Publication date: 1992-02-27
Also published as: JPS6096906A

Description

【発明の詳細な説明】本発明はGaAs半導体ウエフア上にFET、抵抗
を形成し、それらを接続することにより作成され
るGaAs FET IC、さらに詳しくいえばそれらIC
のうちアンバランス高周波信号をバランス高周波
信号に変換するGaAs FETのIC回路に関する。

GaAsウエフア上にFET、抵抗を形成して作成
するICとしては、従来は増幅器、ミキサが主で
あり、バランス信号を内部で作るICの例は少な
い。

一方、シリコンバイポーラプロセスを用いた
ICではアンバランス、バランス変換を行なうた
め差動トランジスタ回路を用いることが一般的で
あるが、この場合は高周波特性が良好ではなく、
数百ＭHzまでの動作が限界となつている。

第１図にシリコンバイポーラプロセスを用いた
アンバランス、バランス変換回路の一例を示す。
図において、４０，４１は差動トランジスタ、４
２は定電流用のトランジスタである。本回路では
入力端子１に単一のアンバランス信号を加える
と、出力端子２，３よりレベルのそろつたバラン
ス信号が得られるが、その周波数は比較的低い周
波数に限定されていた。

第２図は、第１図と同じ考えに基づいてGaAs
ウエフア上に作成したアンバランス、バランス変
換回路の従来例である。

本図においては端子４に電源電圧を加え、端子
１より高周波信号を入力して端子２と３とに高周
波差動信号を得ることができる。この回路の特性
は、1GHzを超える高い周波数にわたつてゲイン
がほぼ一定であり、両出力の位相差がほぼ180度
であるという優れた特長を持つているが、両出力
にゲイン差があり出力３側のゲインが数dB低く
なるという欠点があつた。

本発明の目的は、高周波特性とバランス特性の
良好なGaAsウエフアを用いたアンバランス、バ
ランス変換IC回路を提供することにある。

前記目的を達成するために、本発明による
GaAs FET回路は、FETと抵抗を同一GaAsウ
エフア上に形成し、第１と第２のFETのソース
電極を直接に、またはそれぞれのソース電極に抵
抗値の等しい抵抗を直列に接続した後に共通接続
し、その共通接続点を抵抗を介して接地端子に接
続し、第３のFETのソース電極を直接または抵
抗を介して前記共通接続点に接続し、さらに第３
のFETのゲート電極を第１のFETのゲート電極
に接続するとともに、高周波信号を入力するため
の端子に接続し、さらに第２のFETのゲート電
極を高周波的に接地し、またはウエフア外で高周
波的に接地するための電極に接続し、さらに第１
と第２のFETのドレイン電極を、本IC回路の出
力を受ける取る別の回路を介して電源端子に、ま
たはそれぞれ抵抗を介して電源端子およびそれぞ
れ出力用の端子に、またはそれぞれ出力用端子に
接続し、第３のFETのドレイン電極に直接電源
端子に、または間接に電源を供給する回路に接続
するとともに、第１、第２、および第３のFET
のゲート電極にバイアスを供給する回路を接続し
て構成されている。

前記構成によれば本発明の目的は完全に達成で
きる。

以下、図面を参照して本発明のさらに詳しく説
明する。

第３図は、本発明によるGaAs FET IC回路の
第１の実施例を示す回路図である。この実施例の
動作を説明するために、まず第３のFET４８が
存在しない場合についての動作を説明し、その後
に本発明に係るFET４８の働きについて説明す
る。この実施例は第１と第２のFETのソース電
極が直接に接続され、それぞれのドレイン電極が
抵抗２２，２３をそれぞれ介して電源端子９に接
続されるとともに、それぞれ出力用端子７，８に
接続されて構成された場合である。アンバランス
の高周波信号は、入力端子６と接地間に加えられ
る。GaAsウエフア上に作られた第１のFET４６
の動作によつて出力端子７に逆相の信号が出力さ
れる。また、このとき入力の信号周波数が変化し
た場合に、出力の信号レベルが高い周波数にわた
りほぼ一定であることがGaAs FETを用いた場
合の特長である。抵抗２２に高周波電流が流れ、
その結果として端子７に出力が得られたと同一の
高周波電流が抵抗２１を通つて流れる。この電流
の流れる通路と、第２のFET４７のソース電流
の流れる通路とが同一とみなされる限り第２の
FET４７のゲートがコンデンサ３３を介して高
周波的に接地されているため、第２のFET４７
のドレイン抵抗２３に同一の高周波電流が流れ、
しかも電流の流れる方向が抵抗２２の場合と逆方
向であるから、出力端子７と８との間に対接地間
のレベルが同一で、しかも極性が180度異なつた
バランス信号を得ることができる。

以上の説明は、従来のシリコンバイポーラIC
の実施例を応用したGaAsウエフア上のアンバラ
ンス、バランス変換回路（第２図）においても成
立するはずであり、上述の考察によれば第２図の
回路においても出力端子２と３の間に対接地間の
レベルが同一で、しかも極性が180度異なつたバ
ランス信号を得ることができるはずである。しか
し、実際には端子３に得られる信号レベルは端子
２に得られる信号レベルより数dB低く、またそ
れは十分に低い周波数帯にも成立する。この原因
はGaAsウエフア上のFET４３のソースを流れる
電流の通路とFET４４のソースを流れる電流の
通路とが実際には同一でないためであると考えら
れる。

第４図に、第２図の回路のFET４３，４４の
ソース周辺の回路の等価回路図を示し検討する。
図中抵抗２５はFET４３の内部に存在するソー
ス抵抗を示し、４９はそのソース抵抗を除いた理
想FETを示す。同じく抵抗２６はFET４４の内
部のソース抵抗であり、５０はそれを除く理想
FETを示す。FET４５と抵抗１８から成る回路
は、高周波的に値の一定な抵抗とみなし、その等
価抵抗を抵抗２４で示す。

GaAsウエフア上に形成したFET４３，４４の
内部に存在するソース抵抗２５，２６の存在のた
め、理想FET４９，５０のソース電流の通路は
まつたく同一とは言えず、理想FET５０のソー
スに加わる電流は抵抗２５，２４で分圧された大
きさに減じられる。

このことをさらに詳しく説明すると、理想
FET４９のソース電流は、抵抗２５と抵抗２４
を通り接地点は流れる。この場合、抵抗２４の両
端に発生する電圧は、ソース、接地間の電圧の
（抵抗２４の抵抗値）／抵抗２４の抵抗値＋抵抗
２５の抵抗値）倍となり、この割合で減じられた
電圧が抵抗２６を通して理想FET５０のソース
ゲート間に印加される。したがつて、理想FET
５０のドレインに接続された負荷抵抗１７には、
抵抗１６に流れる電流値に比べ、（抵抗２４の抵
抗値）／（抵抗２４の抵抗値＋抵抗２５抵抗値）
倍に減じられた電流が流れることになる。

以上の検討によりGaAsウエフア上に作つた
FETの内部に存在するソース抵抗を減ずるか、
またはFET４５、抵抗１８から成る回路の定電
流回路としての動作を完全なものとさせ、等価抵
抗２４の値を十分大となせば出力端子２，３の出
力レベルをほぼ同一とし得ると考えられる。
GaAsウエフア上に作つたFETの内部に存在する
ソース抵抗はFETの構造によつて定まり、回路
上の変更で左右されない。また、GaAs FETを
用いた定電流回路は、FETのGmが大きくないの
で十分効果的な定電流源とはならない。また、高
周波においては、分布容量を低減させないかぎ
り、等価抵抗２４の値を大きくすることの効果は
小さい。

本発明の一実施例を示す第３図においては、第
２のFET４７のソースに流入する高周波電流の
損失を補正するため、新らたな第３のFET４８
を用意してある。このFETの存在によつて端子
６に加えられた入力の高周波信号は第１のFET
４６のゲートに加わるのみならず第３のFET４
８のゲートに加わり抵抗２１に流れる高周波電流
が補正され、第２のFET４７のソースおよびド
レインに流れる高周波電流が増加し、出力端子７
と８のレベルを揃えることができる。FET４６
を流れる電流値と抵抗２２の抵抗値との積に等し
い電圧値が、一方の出力として端子７に現れる。
上記のFET４６に流れる電流により抵抗２１の
両端にも電圧が発生するが、この電圧は、FET
４６のソース抵抗により減じられた値となつてい
る。ところが、高周波信号はFET４８にも加え
られているため、抵抗２１には、FET４６に流
れる電流だけでなくFET４８を通る電流も流れ
る。このFET４８を通る電流が、上記の減じら
れた値を補正するようにFET４８の物理的寸法
を選ぶことによつて、FET４７のゲート接地間
には、FET４６のゲート接地間に加えられたの
と同一の大きさで位相が180°異なる電圧が得られ
る。したがつて抵抗２３には抵抗２２に流れるの
と同一の大きさで位相が180°異なつた電流が流れ
ることになり、端子８には端子７に現れた電圧と
等しく逆位相の電圧が、もう一方の出力として得
られる。このようにしてアンバランス高周波信号
をバランス高周波信号に変換する目的が達成され
る。第３図においてはゲートのバイアスとして抵
抗１９，２０を用いて同一のバイアス供給端子５
に接続してあるが、これは端子９に加わる電源電
圧と接地とを用いそれぞれ個別にバイアスを加え
ることもできる。また、バイアス供給端子５に加
えられる電圧を調整することによつてFETの動
作点を変更し、回路のバランスを最良にすること
ができるので、モノリシツクICにおいて効果が
大である。また、高周波特性をさらに良好なもの
とするために第１と第２のFET４６，４７のソ
ースに直列に抵抗を挿入することも可能である。
ただし、その場合にはバランスを保つために抵抗
２１の値を大きく選ばねばならず、抵抗２１によ
る電圧消費を許容しなければならない。本実施例
では出力端子７，８に出力を得る例を示したが、
この信号を直接同一チツプの内他の回路に接続
し、一体化を図ることもできる。また、入力側も
同一チツプ内の他の回路に接続し、一体化を図る
こともできる。第２のFET４７のゲートを高周
波的に接地するためのコンデンサ３３はチツプ外
の個別部品とすることも可能であるし、高い周波
数での動作のみに限定すればGaAsウエフア上に
形成することもできる。同様にコンデンサ３２も
外付け、またはチツプ上のいづれも可能である。

第５図に、本発明の他の実施例を示す。

本実施例は第３のFET４８のソースとドレイ
ンに直列に抵抗２７，２８が挿入されており、か
つ、第１と第３のFET４６，４８のゲートのバ
イアスは抵抗３５と３６の分圧によつて、第２の
FET４７のゲートバイアスは抵抗２９と３４の
分圧によつて与えられている点で第３図の実施例
と異つている。他の構成は第３図と変わらない。
以上のことから本発明によればGaAs FETの高
速性を利用し、高周波特性の優れた、しかも出力
レベルのバランスの良い、アンバランス、バラン
ス変換回路をGaAsウエフア上に実現できる。本
発明による回路はバランス特性の改善、小形、低
価格化などで効果を発揮するものである。

【図面の簡単な説明】

第１図はシリコンバイポーラプロセスを用いた
従来のアンバランス、バランス変換IC回路を示
す回路図、第２図は第１図の考えにもとづき
GaAsウエフア上に形成した従来のアンバラン
ス、バランス変換IC回路を示す回路図、第３図，
第５図は本発明によるGaAs FET回路の第１，
第２の実施例を示す回路図、第４図は第２図の回
路における差動回路のソース周辺を示す等価回路
図である。１，６……入力端子、２，７……逆相出力端
子、３，８……同相出力端子、４，９……電源端
子、５……バイアス供給端子、１０〜２６，２７
〜２９，３４〜３６……抵抗、３０，３２……入
力DCカツト用コンデンサ、３１，３３……高周
波接地用コンデンサ、４０〜４２……シリコンバ
イポーラトランジスタ、４３〜５０……GaAs
FET。

Claims

【特許請求の範囲】

１ FETと抵抗を同一GaAsウエフア上に形成
し、第１と第２のFETのソース電極を直接に、
またはそれぞれのソース電極に抵抗値の等しい抵
抗を直列に接続した後に共通接続し、その共通接
続点を抵抗を介して接地端子に接続し、第３の
FETのソース電極を直接または抵抗を介して前
記共通接続点に接続し、さらに第３のFETのゲ
ート電極を第１のFETのゲート電極に接続する
とともに、高周波信号を入力するための端子に接
続し、さらに第２のFETのゲート電極を高周波
的に接地し、またはウエフア外で高周波的に接地
するための電極に接続し、さらに第１と第２の
FETのドレイン電極を、本IC回路の出力を受け
取る別の回路を介して電源端子に、またはそれぞ
れ抵抗を介して電源端子およびそれぞれ出力用の
端子に、またはそれぞれ出力用端子に接続し、第
３のFETのドレイン電極に直接電源端子に、ま
たは間接に電源を供給する回路に接続するととも
に、第１、第２、および第３のFETのゲート電
極にバイアスを供給する回路を接続して構成した
ことを特徴とするGaAs FET回路。