JPH0436575B2 - - Google Patents
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- Publication number
- JPH0436575B2 JPH0436575B2 JP22320584A JP22320584A JPH0436575B2 JP H0436575 B2 JPH0436575 B2 JP H0436575B2 JP 22320584 A JP22320584 A JP 22320584A JP 22320584 A JP22320584 A JP 22320584A JP H0436575 B2 JPH0436575 B2 JP H0436575B2
- Authority
- JP
- Japan
- Prior art keywords
- junction
- leakage current
- circuit
- point
- reverse bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
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- 230000000694 effects Effects 0.000 description 3
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の構造、特にリーク
電流が及ぼす回路誤動作等を容易に低減しうる半
導体集積回路の構造に関する。
電流が及ぼす回路誤動作等を容易に低減しうる半
導体集積回路の構造に関する。
半導体集積回路において、従来より、例えば信
号処理回路のフイルタ用あるいは信号経路交流結
合用等にPN接合素子を利用した接合容量が使用
されている。この接合容量を使用した従来の例を
第２図に示す。及第２図において、２，３は増幅
器、５は接合容量、６は抵抗、４は電源電圧供給
点、また１，１３は各々入出力端子を示してい
る。一定の逆バイアス電圧が印加された接合容量
５は、抵抗６とともにローパスフイルタを構成し
ている。従つて、この回路は、端子１を入力し、
端子１３を出力とするフイルタ回路として動作す
る。
号処理回路のフイルタ用あるいは信号経路交流結
合用等にPN接合素子を利用した接合容量が使用
されている。この接合容量を使用した従来の例を
第２図に示す。及第２図において、２，３は増幅
器、５は接合容量、６は抵抗、４は電源電圧供給
点、また１，１３は各々入出力端子を示してい
る。一定の逆バイアス電圧が印加された接合容量
５は、抵抗６とともにローパスフイルタを構成し
ている。従つて、この回路は、端子１を入力し、
端子１３を出力とするフイルタ回路として動作す
る。
かかるフイルタ回路では、接合容量５に、逆バ
イアス電圧によるリーク電流が流れるが、特に接
合面積の大きい場合には、無視出来ない値とな
り、このリーク電流による抵抗６での電圧降下に
よつて、増幅器３の入力の直流動作点が変動した
り、更には、小入力信号に応答しない等の不具合
点を生じる欠点があつた。
イアス電圧によるリーク電流が流れるが、特に接
合面積の大きい場合には、無視出来ない値とな
り、このリーク電流による抵抗６での電圧降下に
よつて、増幅器３の入力の直流動作点が変動した
り、更には、小入力信号に応答しない等の不具合
点を生じる欠点があつた。
本発明の目的は、かかる半導体集積回路の信号
処理回路等におけるPN接合素子のリーク電流に
よる回路動作不具合を改善した半導体集積回路を
提供する事にある。
処理回路等におけるPN接合素子のリーク電流に
よる回路動作不具合を改善した半導体集積回路を
提供する事にある。
本発明によれば、一端が所定電位点或いはバイ
アス供給回路に接続され、所定の逆バイアス電圧
が印加された第１のPN接合素子の他端に信号経
路が接続されると共にこの第１のPN接合素子の
他端にカレントミラー回路の出力点を接続し、こ
のカレントミラー回路の入力点に、第１のPN接
合素子と同一構造で、且つ、第１のPN接合素子
と、ほぼ等しい逆バイアス電圧が印加された第２
のPN接合素子が接続されている事を特徴とする
半導体集積回路が得られる。
アス供給回路に接続され、所定の逆バイアス電圧
が印加された第１のPN接合素子の他端に信号経
路が接続されると共にこの第１のPN接合素子の
他端にカレントミラー回路の出力点を接続し、こ
のカレントミラー回路の入力点に、第１のPN接
合素子と同一構造で、且つ、第１のPN接合素子
と、ほぼ等しい逆バイアス電圧が印加された第２
のPN接合素子が接続されている事を特徴とする
半導体集積回路が得られる。
本発明によれば、第１と第２のPN接合素子に
はほぼ等しいリーク電流がながれることとなるの
で、第２のPN接合素子に流れるリーク電流をカ
レントミラー回路を介して第１のPN接合素子に
加えることによつて、第１のPN接合素子に流れ
るリーク電流が信号経路に流れることを防止でき
る。これによつて、信号経路は第１のPN接合素
子に流れるリーク電流に関係なく、正常動作を維
持することができる。
はほぼ等しいリーク電流がながれることとなるの
で、第２のPN接合素子に流れるリーク電流をカ
レントミラー回路を介して第１のPN接合素子に
加えることによつて、第１のPN接合素子に流れ
るリーク電流が信号経路に流れることを防止でき
る。これによつて、信号経路は第１のPN接合素
子に流れるリーク電流に関係なく、正常動作を維
持することができる。
次に、図面を参照して、本発明をより詳細に説
明する。
明する。
第１図に本発明の一実施例を示す。第１図にお
いて、２，３は増幅器５，７はPN接合素子によ
る接合容量、６は抵抗、８，９，１０はトランジ
スタ、４は電源電圧供給点及び１，１３は各々入
出力端子を示している。増幅器２の出力に抵抗６
を介して次段の増幅器３の入力点が接続されると
共に、所定の逆バイアス電圧が印加された接合容
量５の一端が接続されている。この接合容量５は
抵抗６と共にローパスフイルタを構成している。
一方、増幅器３の入力点には、カレントミラー回
路１４を構成するトランジスタ９のコレクタが接
続されると共に、トランジスタ９のベースには、
ベース・コレクタ共通接続されたトランジスタ１
０のベース・コレクタ共通接続点及びトランジス
タ８のコレクタが接続される。トランジスタ８の
エミツタには、電源電圧供給点４との間に、接合
容量５と同一構造の接合容量７が接続され、且
つ、接合容量７に印加される逆バイアス電位が、
接合容量５に印加される逆バイアス電位に概略等
しくなる様にトランジスタ８のベースにはバイア
ス電圧供給源１１が接続されている。
いて、２，３は増幅器５，７はPN接合素子によ
る接合容量、６は抵抗、８，９，１０はトランジ
スタ、４は電源電圧供給点及び１，１３は各々入
出力端子を示している。増幅器２の出力に抵抗６
を介して次段の増幅器３の入力点が接続されると
共に、所定の逆バイアス電圧が印加された接合容
量５の一端が接続されている。この接合容量５は
抵抗６と共にローパスフイルタを構成している。
一方、増幅器３の入力点には、カレントミラー回
路１４を構成するトランジスタ９のコレクタが接
続されると共に、トランジスタ９のベースには、
ベース・コレクタ共通接続されたトランジスタ１
０のベース・コレクタ共通接続点及びトランジス
タ８のコレクタが接続される。トランジスタ８の
エミツタには、電源電圧供給点４との間に、接合
容量５と同一構造の接合容量７が接続され、且
つ、接合容量７に印加される逆バイアス電位が、
接合容量５に印加される逆バイアス電位に概略等
しくなる様にトランジスタ８のベースにはバイア
ス電圧供給源１１が接続されている。
接合容量５及び７に印加された逆バイアス電圧
により、リーク電流が発生する。ここで、接合容
量５及び７は、概略等しい逆バイアス電圧が印加
され、且つ、同一半導体集積回路基板上に同一構
造で近接配置されているので、これらの接合容量
５及び７には、各々の接合面積に比例したリーク
電流が流れると仮定出来、これらのリーク電流は
等しいものとなる。そこで、接合容量７のリーク
電流を、カレントミラー回路１４の入力とし、出
力より、接合容量５のリーク電流に等しい電流を
取り出し、このリーク電流を、増幅器３の入力点
に加えることによつて、接合容量５に生じるリー
ク電流による他の回路への影響を相殺する事がで
きる。
により、リーク電流が発生する。ここで、接合容
量５及び７は、概略等しい逆バイアス電圧が印加
され、且つ、同一半導体集積回路基板上に同一構
造で近接配置されているので、これらの接合容量
５及び７には、各々の接合面積に比例したリーク
電流が流れると仮定出来、これらのリーク電流は
等しいものとなる。そこで、接合容量７のリーク
電流を、カレントミラー回路１４の入力とし、出
力より、接合容量５のリーク電流に等しい電流を
取り出し、このリーク電流を、増幅器３の入力点
に加えることによつて、接合容量５に生じるリー
ク電流による他の回路への影響を相殺する事がで
きる。
従つて、所望の回路動作に対し、例えば動作点
変動等の不具合点をもたらすリーク電流が容易に
補償される。また、本発明によれば、接合容量５
及び７の接合面積が等しくない場合においても、
カレントミラー回路１４の入出力電流比を調整す
る事により、何ら支障なく補償効果が得られる。
例えば第１図において、接合容量５，７の接合面
積比がｎ＝１である場合、カレントミラー回路１
４のトランジスタ９及び１０のエミツタ面積比を
概略１＝ｎに設定すれば良い。
変動等の不具合点をもたらすリーク電流が容易に
補償される。また、本発明によれば、接合容量５
及び７の接合面積が等しくない場合においても、
カレントミラー回路１４の入出力電流比を調整す
る事により、何ら支障なく補償効果が得られる。
例えば第１図において、接合容量５，７の接合面
積比がｎ＝１である場合、カレントミラー回路１
４のトランジスタ９及び１０のエミツタ面積比を
概略１＝ｎに設定すれば良い。
このように、本発明によれば、接合容量のリー
ク電流が他の回路の動作に影響することのない半
導体集積回路を得ることができる。
ク電流が他の回路の動作に影響することのない半
導体集積回路を得ることができる。
第１図は本発明の一実施例を示す回路図であ
り、第２図は従来例を示す回路図である。 １，１３……端子、２，３……増幅器、４……
電源電圧供給点、５，７……接合容量、８〜１０
……トランジスタ、１１……バイアス供給源、１
２……基準電位点、１４……カレントミラー回
路。
り、第２図は従来例を示す回路図である。 １，１３……端子、２，３……増幅器、４……
電源電圧供給点、５，７……接合容量、８〜１０
……トランジスタ、１１……バイアス供給源、１
２……基準電位点、１４……カレントミラー回
路。
１ シヨツトキバリアダイオードでクランプされ
た半導体素子を含む半導体装置であつて、 半導体基板の一主面上に分離領域に囲まれて形
成された第１伝導型のコレクタ領域と、 前記コレクタ領域内に形成され、表面が露出さ
れた第２伝導型のベース領域と、 前記コレクタ領域内に主表面が露出して形成さ
れ、一側面が前記分離領域と接するとともに、前
記シヨツトキバリアダイオードの形成領域を囲う
ように前記ベース領域に接続された第２伝導型の
ガードリング層と、 前記ベース領域内に表面が露出して形成された
第１伝導型のエミツタ領域と、 前記ガードリング層の少なくとも一部に接続さ
れるとともに前記分離領域上まで延在された第１
のシリコン膜と、 配線及び抵抗領域に前記第１のシリコン膜と同
時に形成される第２のシリコン膜と、
た半導体素子を含む半導体装置であつて、 半導体基板の一主面上に分離領域に囲まれて形
成された第１伝導型のコレクタ領域と、 前記コレクタ領域内に形成され、表面が露出さ
れた第２伝導型のベース領域と、 前記コレクタ領域内に主表面が露出して形成さ
れ、一側面が前記分離領域と接するとともに、前
記シヨツトキバリアダイオードの形成領域を囲う
ように前記ベース領域に接続された第２伝導型の
ガードリング層と、 前記ベース領域内に表面が露出して形成された
第１伝導型のエミツタ領域と、 前記ガードリング層の少なくとも一部に接続さ
れるとともに前記分離領域上まで延在された第１
のシリコン膜と、 配線及び抵抗領域に前記第１のシリコン膜と同
時に形成される第２のシリコン膜と、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22320584A JPS61101068A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22320584A JPS61101068A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61101068A JPS61101068A (ja) | 1986-05-19 |
| JPH0436575B2 true JPH0436575B2 (ja) | 1992-06-16 |
Family
ID=16794436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22320584A Granted JPS61101068A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101651242B1 (ko) | 2015-04-27 | 2016-08-26 | (주)보부하이테크 | 플라즈마 균일도 향상을 위한 웨이퍼 지지체 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1252623B (it) * | 1991-12-05 | 1995-06-19 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
-
1984
- 1984-10-24 JP JP22320584A patent/JPS61101068A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101651242B1 (ko) | 2015-04-27 | 2016-08-26 | (주)보부하이테크 | 플라즈마 균일도 향상을 위한 웨이퍼 지지체 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61101068A (ja) | 1986-05-19 |
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