KR101651242B1 - 플라즈마 균일도 향상을 위한 웨이퍼 지지체 - Google Patents

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Abstract

본 발명은 플라즈마의 발생을 위해 웨이퍼 안착면에 제1 전극(20)을 매립하고, 플라즈마의 균일도 향상을 위해 제1 전극(20)과 다른 깊이로 제2 전극(30)를 매립하여서, 플라즈마 발생을 위한 RF 전원을 제1 전극(20)과 제2 전극(30) 간의 커패시턴스 성분에 의해 제2 전극(30)에 인가되게 한 플라즈마 균일도 향상을 위한 웨이퍼 지지체에 관한 것이다.

Description

플라즈마 균일도 향상을 위한 웨이퍼 지지체{WAFER SUPPORTING APPARATUS FOR IMPROVING PLASMA UNIFORMITY}
본 발명은 플라즈마의 발생을 위해 웨이퍼 안착면에 제1 전극(20)을 매립하고, 플라즈마의 균일도 향상을 위해 제1 전극(20)과 다른 깊이로 제2 전극(30)를 매립하여서, 플라즈마 발생을 위한 RF 전원을 제1 전극(20)과 제2 전극(30) 간의 커패시턴스 성분에 의해 제2 전극(30)에 인가되게 한 플라즈마 균일도 향상을 위한 웨이퍼 지지체에 관한 것이다.
반도체 웨이퍼 또는 액정용 유리기판 등의 웨이퍼를 플라즈마 공정처리(예를 들면, 에칭 처리 또는 성막 처리)하기 위한 챔버 내에는 웨이퍼를 안정적으로 고정하면서 플라즈마를 발생시키는 웨이퍼 지지체를 설치한다.
이러한 웨이퍼 지지체는 일반적으로 정전 흡착력으로 웨이퍼를 고정하므로 정전척(ESC : Electrostatic Chuck)이라고 불리우며, 정전 흡착용 DC전극과 플라즈마 발생을 위한 RF전극을 매립한 판상의 세라믹 기체에 웨이퍼를 안착하게 한 구조를 갖지만, 정전 흡착용 DC전극과 플라주마 발생용 RF전극을 하나의 전극으로 구현한 기술도 있다. 또한, 발생시킨 플라즈마에 의한 웨이퍼 지지체의 손상을 최소화하기 위해서 웨이퍼 안착면을 웨이퍼보다 작게 하고, 웨이퍼 안착면의 테두리를 에지링으로 감싸서 웨이퍼를 적합한 위치에 고정시키면서 세라믹 기체의 손상을 방지하게 한다.
그런데, 웨이퍼의 상부에서 웨이퍼를 향해 형성되는 플라즈마 쉬스(plasma sheath)의 포텐셜 라인(potential line)은 웨이퍼 전면에 균일하게 형성되지 아니하고, 웨이퍼의 테두리 부위에서 왜곡되어 곡면(bending)으로 나타난다. 이와 같은 플라즈마 쉬스의 왜곡을 해소하지 아니하면 집적도 및 수율(yield)이 저하되는 문제가 발생한다.
도 1은 일본 등록특허 제4436575호에서 플라즈마 쉬스의 왜곡을 해소하기 위해 보여준 세라믹 기체(1)의 구조도로서, 세라믹 기체(1)를 구성함에 있어서 웨이퍼 안착면(2)의 하부에 제1 전극(6)을 매설한 상부의 직경보다 큰 직경의 플랜지(5)를 하부에 조성하고, 플랜지(5)에 링형상의 제2 전극(7)을 매설하며, 두개의 전극을 전도성 통전부(8, 예를 들면 전동성 페이스트)로 연결하여 도통시켰다. 이에, 제1 전극(6)이 급전단자(4)를 통해 RF 전원을 인가받을 시에 제2 전극(7)도 RF 전원을 제1 전극(6)을 통해 인가받게 되어서, 웨이퍼(W)의 전면에 균일한 플라즈마 쉬스를 발생시킬 수 있다.
하지만, 일본 등록특허 제4436575호와 같이 세라믹 기체(1)를 구성하면, 플라즈마 발생을 위한 RF 전원과 정전 흡착을 위한 DC 전원을 제1 전극(6)에 인가할 시에 제2 전극(6)에도 정전 흡착을 위한 DC전원이 인가되어서, 웨이퍼 안착면(2)에 가해지는 정전 흡착력의 불균형(chucking force unbalance) 문제가 발생할 수 있다.
또한, RF 전원이 제1 전극(6)과 동일하게 제2 전극(6)에 인가되므로, 웨이퍼(W)의 테두리에 작용시킬 플라즈마의 양을 적합한 양으로 맞추도록 제작하기에 어려움이 있다.
이러한 문제 또는 어려움을 해소할 수 있는 방법으로서, 한국 공개특허 제10-2014-0088583호에서는 제1 전극과 제2 전극을 분리하여 전원을 인가받게 한 구조를 보여줬으나, 전극을 분리하는 방식은 일본 등록특허 제4436575호에서 밝혔듯이 급전단자의 추가에 따른 구조의 복잡성 및 실링의 어려움이 있고, 제2 전극의 위치에 급전단자를 설치하여 RF 전원을 인가하는 것이 플라즈마의 균일성을 위해 좋지만 이럴 경우에 세라믹 기체(10)의 중심에 급전단자를 집중하지 않는 구조에 따른 설치 구조의 어려움이 있다. 이에, 별도의 급전단자를 설치하면 그에 따른 단점도 있게 된다.
또한, 일본 등록특허 제4436575호는 제1 전극과 제2 전극을 전기적으로 연결하기 위한 통전부(8)를 매립하기 위해서 비아(via) 홀에 기둥형 세라믹 성형체를 삽입한 후 비아 홀과 기둥형 세라믹 성형체 사이의 틈새에 전도성 페이스트를 주입하는 방식으로 제조하였다. 이에, 기둥형 세라믹 성형체의 제작 및 통전부(8)의 매립 형성 과정에서 공정상 어려움이 있고, 전도성 페이스트를 주입한 틈새의 간격이 일정하지 아니할 수도 있었다. 또한, 틈새의 간격을 일정하기 위해서 예를 들면 별도의 돌기를 비아 홀에 균일하게 조설해야 한다고 했지만, 이러한 방법도 제조상 어려움이 따른다.
JP 4436575 B2 2010.01.08. 도 1, 2, 3 KR 10-2014-0088583 A 2014.07.10.
따라서, 본 발명은 플라즈마의 균일도 향상을 위해서 웨이퍼의 테두리 측 하부에 추가하여 매립하는 전극에 RF 전원을 인가하되, 급전단자를 추가하지 아니하여도 정전 흡착을 위한 DC 전원의 유입을 차단하고, RF 전원의 인가 전압을 제조 과정에서 조절할 수 있게 하여 적합한 플라즈마 량이 웨이퍼의 테두리 부위에 작용하도록 제조 가능하며, 통전의 위한 구조도 간소화 된 플라즈마 균일도 향상을 위한 웨이퍼 지지체를 제공하는 데 그 목적을 둔다.
상기 목적을 달성하기 위해 본 발명은 플라즈마 균일도 향상을 위한 웨이퍼 지지체에 있어서, 세라믹 기체(10)의 상면을 웨이퍼 안착면(11)으로 하고, 웨이퍼 안착면(11)의 하부에 제1 전극(20)을 매립하여 플라즈마 발생을 위한 RF전원을 인가받게 하며, 제1 전극(20)의 테두리와 상하로 마주하는 면과 제1 전극(20)과 상하로 마주하지 아니하는 테두리 부위를 갖는 링 형상의 제2 전극(30)을 제1 전극(20)의 하부에 이격 매립하여서, 제2 전극(30)이 제1 전극(20)과의 사이에 형성되는 커패시턴스에 의해 RF전원을 인가받게 한 것임을 특징으로 한다.
상기 세라믹 기체(10)의 하부는 웨이퍼 안착면(11)의 직경보다 상대적으로 큰 직경의 플랜지(13)로 형성되어, 플랜지(13)에 의해 조성된 단차(12)에 링 형상의 에지링(50)을 안착하며, 상기 제2 전극(30)의 테두리 부위는 플랜지(13)를 향해 연장 매립된 것임을 특징으로 한다.
상기 제2 전극(30)과 제1 전극(20) 사이에는 제1 전극(20)의 테두리와 상하로 이격되어 마주하는 링형상의 커플링 전극(31)이 비아홀 전극(32)에 의해 제2 전극(30)에 연결되게 매립됨을 특징으로 한다.
상기 비아홀 전극(32)은 상단을 커플링 전극(31)에 연결하고 하단을 제2 전극(30)에 연결한 중공의 관체로 형성되되, 상단에서 하단까지 절개된 부위를 통해 세라믹 기체(10)가 내부 중공으로 연장되어 채워진 형태임을 특징으로 한다.
상기 플랜지(13)는 링 형상의 사이드커버링(60)으로 감싸고, 상기 에지링(50)은 플랜지(13)에 의한 단차(12)와 사이드커버링(60)의 상단을 덮도록 안착되는 것임을 특징으로 한다.
상기한 바와 같이 구성되는 본 발명은 플라즈마 쉬스의 균일도 향상을 위해 매립하는 제2 전극(30)을 별도의 급전단자를 통하지 아니하고 제1 전극(20)을 통해 RF 전력을 공급받되, 제1 전극(20)과의 이격 및 세라믹 기체의 유전율에 따라 생기는 커패시턴스에 의해 RF 전력을 공급받으므로, 제1 전극(20)과 제2 전극(30) 사이를 전도성 도체로 직접 연결할 때보다 전기 연결을 위한 공정이 용이하고, 제조할 시에 간격 조절 또는 상하로 마주하는 면의 면적을 조절하여 적합한 플라즈마 량이 웨이퍼 테두리에 가해지게 할 수 있으며, 이에, 웨이퍼의 수율(yield)을 높일 수 있고, 특히 에칭 공정에 적용할 시에 웨이퍼 전면에 걸쳐 에칭 균일도를 향상시킬 수 있다.
또한, 본 발명은 제1 전극(20)을 정전 흡착 및 플라즈마 발생을 위한 공통 전극으로 사용할 시에 정전 흡착용 DC 전력이 제2 전극(30)에 인가되지 아니하게 차단하므로 DC 전력의 인가에 따라 발생할 수 있었던 정전 흡착력의 불균형 문제도 생기지 아니한다.
본 발명은 제1 전극(20)과 제2 전극(30) 사이에 커플링 전극(31)을 추가 매립함으로써, 제1 전극(20)과 제2 전극(30) 간의 커패시턴스를 적합한 값으로 조절하며 제조하기에 용이하다.
본 발명은 제2 전극(30)과 커플링 전극(31)을 상호 연결할 비아홀 전극(32)을 형성할 시에, 비아홀의 평단면 형상을 열린 곡선으로 조성함으로써, 전도성 페이스트를 비아홀에 충진하는 공정, 및 전극에 도통시키는 공정이 용이하고, 종래 기술에 따라 비아홀을 원통형으로 형성할 시에 원주 형상의 세라믹 기체를 제작하여 비아홀에 삽입하였던 공정상의 어려움도 해소할 수 있다.
도 1은 종래 웨이퍼 지지체의 구성요소인 세라믹 기체의 단면도.
도 2는 본 발명의 제1 실시예에 따른 플라즈마 균일도 향상을 위한 웨이퍼 지지체의 단면도 및 사용 상태도.
도 3은 본 발명의 제1 실시예를 구성하는 세라믹 기체(10)의 단면도.
도 4는 세라믹 기체(20)의 제조 과정 순서도.
도 5는 도 4에서 제3 플레이트(10c)의 투시 사시도.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 균일도 향상을 위한 웨이퍼 지지체에 있어서, 세라믹 기체의 단면도.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 당해 분야에 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 설명한다. 본 발명의 실시예를 설명함에 있어서 웨이퍼를 정전 흡착하고 플라즈마를 발생시키기 위한 전극이 매립되는 세라믹 기체(10)의 재질과 제조과정, 웨이퍼 지지체가 설치되는 챔버의 구조 및 웨이퍼 지지체의 설치 구조에 대해서는 본 발명이 속한 기술분야에서 공지된 기술인 바 이에 대한 상세한 설명은 생략하고, 본 발명의 요지에 대해 명확하게 이해할 수 있도록 상세하게 설명한다.
도 2는 본 발명의 제1 실시예에 따른 플라즈마 균일도 향상을 위한 웨이퍼 지지체의 단면도로서, 웨이퍼(W)를 올려놓고 RF 전원을 인가하여 플라즈마를 발생시켰을 시에 웨이퍼(W)의 상부에 형성되는 플라즈마 쉬스(plasma sheath)를 점선으로 표시하였다.
도 3은 세라믹 기체(10)의 단면도이다. 도 3을 도시할 시에는 제1 전극(20)의 반경(r1), 제2 전극(30)의 내반경(r2) 및 제1 전극(20)과 제2 전극(30) 사이의 높이차(d)도 표시하여서, 제2 전극(30)과 제1 전극(20) 사이에 존재하는 커패시턴스(capacitance)의 크기에 대한 설명을 이행할 수 있게 하였다.
도 2 및 도 3에 도시한 바와 같이 본 발명의 실시예에 따른 플라즈마 균일도 향상을 위한 웨이퍼 지지체는 웨이퍼(W)를 안착하는 세라믹 기체(10), 세라믹 기체(10)에 매립되는 제1 전극(20)과 제2 전극(30), 세라믹 기체(10)를 상면에 접합하여 지지하는 베이스(40), 세라믹 기체(10) 하부와 베이스(40)의 측면을 감싸 보호하는 사이드커버링(60), 및 세라믹 기체(10)의 상부 측면과 사이드커버링(60)의 상부를 감싸 보호하는 에지링(50)을 포함하여 구성된다.
상기 세라믹 기체(10)는 원판 형상으로 형성되되, 하부의 외주면에는 외측으로 연장된 플랜지(13)가 형성되어 있어서, 상부 구조의 직경보다 하부 구조의 직경이 상대적으로 크게 되고, 이에, 외주면에는 단차(12)를 갖게 된다. 단차(12)에는 후술하는 에지링(50)이 올려진다.
여기서, 상부 구조의 상면은 웨이퍼(W)를 올려놓는 웨이퍼 안착면(11)으로 사용하는 데, 상부에서 발생시키는 플라즈마에 의해 세라믹 기체(10)가 손상되는 것을 방지하기 위해서, 일반적으로 웨이퍼 안착면(11)의 직경을 웨이퍼(W)의 직경보다 작게 한다. 이에, 웨이퍼(W)는 웨이퍼 안착면(11)에 안착시켰을 시에 테두리 부위는 웨이퍼 안착면(11)에 안착되지 아니하고 외측으로 벗어나 있게 된다.
그리고, 세라믹 기체(10)에는 서로 다른 외경을 갖는 제1 전극(20)과 제2 전극(30)이 서로 다른 깊이로 매설되며, 이에, 하기에서 도 4 및 도 5를 참조하여 설명하는 바와 같이 복수의 세라믹 플레이트(10a, 10b, 10c, 10d)를 마련하여 필요한 위치의 세라믹 플레이트에 매립 대상물을 형성한 후, 복수의 세라믹 플레이트(10a, 10b, 10c, 10d)를 적층하고 소결함으로써 제조될 수 있다. 제1 전극(20)의 매립 깊이를 맞추거나 또는 웨이퍼 안착면(11)에 조도를 주기 위해 웨이퍼 안착면(11)를 절삭 또는 연삭 가공하기도 한다.
상기 제1 전극(20)은 상기 세라믹 기체(10)의 상부 구조에 매립되는 전극으로서, 웨이퍼 안착면(11)의 하부에 매립되며, 가능하면 웨이퍼 안착면(11) 전체와 평행한 면을 갖는 메쉬(mesh) 형상 또는 동심원을 그리는 다수의 띠로 구성될 수 있으나, 편의상 원판으로 간주하여 그 크기를 직경으로 표현하며 설명한다.
상기 제1 전극(20)은 세라믹 기체(10)의 저면 중심에 조성한 구멍에 삽입 설치하는 급전단자(22)에 전기적으로 연결되어, 급전단자(22)에 고정하는 전도성 로드(22a)를 통해서 RF전원(23) 및 DC전원(25)의 전기를 공급받는다. 여기서, RF전원(23)은 플라즈마 발생을 위한 고주파 전력을 정합 회로(24, Impedance Matching Circuit) 및 DC 성분 차단 수단인 콘덴서를 경유한 후 로드(22a)를 통해 상기 제1 전극(20)에 급전하도록 전기회로적으로 연결되며, DC전원(25)은 정전 흡착을 위한 직류 전력을 로드(22a)를 통해 상기 제1 전극(20)에 급전하도록 병렬적으로 회로 구성된다. 이러한 RF전원(23) 및 DC전원(25)은 공지 기술인 바 상세 설명을 생략한다.
한편, 후술하는 바와 같이 세라믹 성형체로 이루어진 다수의 세라믹 플레이트(10a, 10b, 10c, 10d)를 적층한 후 소성하여 이루어지는 세라믹 기체(10)의 제조 과정에 의해서, 급전단자(22)와 제1 전극(20) 사이에는 다수의 비아홀 전극(21)이 형성될 수 있다.
상기 제2 전극(30)은 상기 세라믹 기체(10)의 상부 구조에 매립되는 제1 전극(20)과 상하로 이격되도록 상기 세라믹 기체(10)의 하부 구조에 매립되는 전극으로서, 제1 전극(20)의 테두리 부위와 상하로 마주하는 면과 하부 구조의 플랜지(13)를 향해 연장 매립되어 제1 전극(20)과 상하로 마주하지 아니하게 되는 테두리 부위를 갖는 링 형상으로 구성된다. 즉, 상기 제2 전극(30)은 제1 전극(20)의 직경보다는 큰 외경을 갖고 제1 전극(20)의 직경보다는 작은 내경을 갖추며, 내경에 가까운 부위를 제1 전극(20)의 테두리를 따라 중첩되게 매립된다.
이에 따라, 제1 전극(20)의 테두리 부위와 제2 전극(30)의 안쪽 부위는 상하로 마주하게 되어서, 아래의 수학식1로 계산되는 바와 같이, 세라믹 기체(10)의 비유전율(relative permittivity, εr), 상하 간격(d) 및 상하 마주하는 면적(A)에 따라 나타나는 커패시턴스(capacitance, C) 성분에 의해서, 제1 전극(20)에 인가되는 RF전원 및 DC전원 중에 DC전원은 차단하고 RF전원만 교호적인 정전유도에 의해 제2 전극(30)에 인가된다.
Figure 112015040792125-pat00001
여기서, ε0 는 진공 유전율이고, εr 는 세라믹 기체(10)의 비유전율(relative permittivity)이고, d 는 제1 전극(20)과 제2 전극(30) 간의 상하 높이차이고, A 는 제1 전극(20)과 제2 전극(30) 간의 상하로 마주하는 면적으로서 제1 전극의 반경 r1 과 제2 전극(30)의 내반경 r2 에 의해 정해진다. 물론, 상하로 마주하지 아니하는 면도 커패시턴스 성분의 크기에 영향을 주지만, 그 영향이 미미하므로, 본 발명의 실시예 설명에서는 무시하는 것으로 설명한다. 하지만, 그 영향을 반영하여 면적 A를 그 영향을 반영한 유효 면적으로 확장하여 적용할 수도 있다.
이에, 세라믹 기체(10)의 재질이 정해진 경우에, 제2 전극(30)에 인가되는 RF 전압은 제2 전극(30)의 내경 크기에 따라 달라지는 면적 A 와 제2 전극(30)의 매립 위치에 달라지는 간격 d에 의해서 조절 가능하므로, 적절한 값으로 조절하며 세라믹 기체(10)를 제조할 수 있다.
구체적인 실시예에 따르면, 제2 전극(30)의 안쪽 부위를 제1 전극(20)에 매우 근접하게 매립할 수 있게 하기 위해서, 상호 마주하는 제2 전극(30)의 안쪽 부위와 제1 전극(20)의 테두리 부위 사이에는 링형상의 커플링 전극(31)을 매립하되, 커플링 전극(31)을 비아홀 전극(32)으로 제2 전극(30)에 전기적으로 연결하였다. 이에, 제1 전극(20)에 인가되는 RF 전력이 커플링 전극(31)과의 사이에 존재하는 커패시턴스에 의해 커플링 전극(31)에 인가되어 제2 전극(30)에도 인가되게 하였다.
상기 비아홀 전극(32)은 상단을 커플링 전극(31)에 연결하고 하단을 제2 전극(30)에 연결한 중공의 관체로 형성되되, 상단에서 하단까지 절개된 부위를 갖추어서, 세라믹 기체(10)가 절개된 부위를 통해 내부 중공으로 연장되어 내부 중공을 채운 형태로 세라믹 기체(10)에 매립된다. 비아홀 전극(32)의 매립 과정에 대해서는 하기의 도 4 및 도 5를 참조하여 설명한다.
예시적으로, 제1 전극(10)과 커플링 전극(31) 사이의 임피던스(Impedance)를 계산하여 본다. 조건은 RF 전원이 13.56MHz의 주파수를 갖는 AC 전원이고, 세라믹 기체(10)의 재질이 비유전율 εr=9 인 Al2O3 이고, 각 전극(제1 전극, 제2 전극, 커플링 전극, 비아홀 전극)을 형성하기 위한 페이스트(paste)가 텅스텐을 주성분으로 하고, 제1 전극(10)과 커플링 전극(31) 사이의 상하 간격이 300㎛ 이고, 제1 전극(20)의 반경 r1=144mm 이고, 커플링 전극(31)의 내경 r2=138mm 이고, 진공 유전율 ε0=8.854 x 10-12 [F/m]으로 하고, 세라믹 기체의 재질인 Al2O3 의 고유저항은 고저항 척인 경우와 중저항 척인 경우에 따라 상이하므로 1010 ~ 1016 Ω㎝의 범위에서 최저값과 최대값을 사용한다. 이러한 조건에서 아래와 같이 커패시턴스에 의한 리액턴스(Reactance, Xc) 성분과 리지스턴스(Resistance, R) 성분을 얻을 수 있다.
Figure 112015040792125-pat00002
Figure 112015040792125-pat00003
Figure 112015040792125-pat00004
Figure 112015040792125-pat00005

그리고, 간격 d 를 300㎛에서 500㎛으로 증가시켰을 경우에는 아래의 수학식 3의 값을 얻을 수 있다.
Figure 112015040792125-pat00006
Figure 112015040792125-pat00007
상기 수학식 2 및 수학식 3의 결과에 따르면, 저항 R이 매우 크므로 DC 전원은 실질적으로 차단되고, 리액턴스 Xc 의 값이 매우 작으므로 AC 전원인 RF 전원은 실질적으로 도체에 의해 직결된 것처럼 전달됨을 알 수 있다. 그리고, 커플링 전극(31)에 인가되는 RF 전압의 크기도 간격 d 로 조절할 수 있다. 물론, 면적 A 로 조절할 수도 있고, 간격 d와 면적 A를 함께 고려하여 조절할 수도 있다.
즉, 제2 전극(30)에는 정전 흡착을 위한 DC 전원이 인가되지 아니하여 다중 전극을 사용함에 따라 발생할 수 있는 정전 흡착력의 불균형(unbalance) 우려가 없다.
반면에, RF 전원은 제2 전극(30)에 인가되어 도 2에 도시한 바와 같이 플라즈마 쉬스(plasma sheath)가 웨이퍼(W)의 외곽 주변에서도 실질적으로 평탄하게 하고, 그만큼 RF 균일도(uniformity)를 향상시키며, 웨이퍼(W) 외곽 주변의 RF 강도도 적합한 크기를 갖도록 제작 가능하다.
이와 같이 제1 전극(20) 및 제2 전극(30)이 매립된 세라믹 기체(10)는 베이스(40)의 상면에 접합된다.
상기 베이스(40)는 상면에 세라믹 기체(10)를 접합함으로써 세라믹 기체를 지지하며, 일반적으로 금속제로 구성된다. 그런데, 웨이퍼(W)는 플라즈마와의 화학 반응열이나, 플라즈마 상태에 있는 이온 등의 충돌 입사 에너지에 의해 가열되므로, 냉각할 필요가 있다. 이를 위해서, 금속제 기반의 베이스(40)에는 일반적으로 냉각유로를 설치하여 베이스(40)를 냉각시키며, 이에, 웨이퍼(W)를 세라믹 기체(10)로 정전 흡착하여 열전도율이 양호한 상태이므로, 베이스(40)의 내각으로 웨이퍼(W)를 냉각할 수 있다.
상기 사이드커버링(60)은 베이스(40)의 외주면과 세라믹 기체(10)에 조성된 하부 구조의 플랜지(13) 외주면을 감싸는 원통형으로 형성되어, 베이스(40)와 세라믹 기체(10)를 플라즈마로부터 보호할 뿐만 아니라, 전기적으로 절연한다.
세라믹 기체(10)의 상부 구조는 하기의 에지링(50)에 의해서 플라즈마로부터 보호한다.
상기 에지링(50)은 세라믹 기체(10)에서 플랜지(13)의 상면, 즉, 단차(12)에 올려지는 링 형상으로 구성되어 세라믹 기체(10)의 상부 구조 측면을 감싸며, 상기 사이드커버링(60)의 상단까지 덮도록 외측으로 연장된다. 아울러, 웨이퍼(W)를 웨이퍼 안착면(11)에 올려놓을 시에 올려놓는 위치를 정확하게 맞추기 위해서 상기 에지링(50)의 상면은 웨이퍼 안착면(11)의 높이에 맞춘 내측의 면과, 웨이퍼(W)의 외곽 측면을 감싸는 단턱이 조성된다. 이는 웨이퍼(W)의 직경이 웨이퍼 안착면(11)의 직경보다 상대적으로 크기 때문이다.
이와 같이 형성된 에지링(50)은 웨이퍼(W)를 감싸는 형태로 배치되어서, 웨이퍼(W)를 적합한 위치에 고정시킬 수 있고, 세라믹 기체(10)를 플라즈마에 의해 손상되지 아니하게 보호한다.
다음으로 제1,2 전극(20, 30)이 매립되는 세라믹 기체(10)의 제조과정에 대해서 설명한다.
도 4는 본 발명의 제1 실시예에서 세라믹 기체(10)의 제조 과정을 보여주는 순서도이고, 도 5는 도 4에서 제3 플레이트(10c)의 투시 사시도이다.
도 4 및 도 5를 참조하면, 세라믹 기체(10)는 저면에 제1 전극(20)을 형성한 제1 세라믹 플레이트(10a), 제1 세라믹 플레이트(10a)의 저면에 적층되는 제2 세라믹 플레이트(10b), 상면에 커플링 전극(31)을 형성하고 저면에 제2 전극(30)을 형성하며 커플링 전극(31)과 제2 전극(30) 사이를 관통하여 상호 전기적으로 연결하는 비아홀 전극(32)을 구비한 제3 세라믹 플레이트(10c), 및 제3 세라믹 플레이트(10c)의 저면에 적층하며 평면상 중심을 관통하는 구멍(10d-1)이 조성되어 급전단자(22)를 구멍(10d-1)에 삽입고정할 수 있게 한 제4 세라믹 플레이트(10d),를 차례로 적층한 후 열간 압착에 의한 소성 공정으로 일체화한 것이다.
여기서, 제1 전극(20)과 구멍(10d-1)에 삽입하는 급전단자(22) 사이에는 제2 세라믹 플레이트(10b) 및 제3 세라믹 플레이트(10c)가 가로막게 되므로, 제2 세라믹 플레이트(10b) 및 제3 세라믹 플레이트(10c)에도 각각 상하로 관통하는 비아홀 전극(21)을 형성하여서 제1 전극(20)과 급전단자(22) 사이를 전기적으로 도통시킨다.
제2 전극(30)과 커플링 전극(31) 사이를 연결하기 위한 비아홀 전극(32)은 도 5에 도시한 바와 같이 평단면 형상이 'C'자형인 비아홀(10c-2)을 제3 세라믹 플레이트(10c)에 상하로 관통되게 조성한 후 전도성 페이스트(paste)를 비아홀(10c-2)에 충진하여 형성한 전극이다. 그리고, 비아홀 전극(32)을 형성함과 동시에 전도성 페이스트로 상면에는 커플링 전극(31)을 형성하고 저면에는 제2 전극(30)을 형성한다. 여기서, 커플링 전극(31)은 비아홀(10c-2)의 상단을 지나는 원을 따라 형성하여서 링 형상의 띠로 형성하고, 제2 전극(30)도 비아홀(10c-2)의 하단을 지나는 원을 따라 형성하여 링 형상의 띠로 형성하되 비아홀(10c-2)의 하단을 지나는 원보다는 큰 외경을 갖도록 형성한다.
도 5에 도시한 실시예에서는 비아홀 전극(32)을 형성하기 위한 비아홀(10c-2)이 2개만 도시되어 있으나 원을 따라 2개를 초과하는 개수로 형성할 수도 있다.
또한, 비아홀(10c-2)의 평단면 형상은 'C'자로 도시되어 있으나, 이에 한정하지 아니하여도 되며, 적어도 개곡선(open curve), 즉, 단일폐곡선을 절개하여 끊어진 부위를 갖는 열린 곡선이면 만족한다. 이에, 개곡선으로 에워싸이는 내부도 분리되지 아니하고 제3 세라믹 플레이트(10c)에 남아있게 된다.
종래에는 비아홀의 평단면 형상을 폐곡선으로 형성하여 에워싸이는 내부를 세라믹 플레이트로부터 분리함에 따라 비아홀 내벽에 페이스트를 도포한 후 원주 형상의 세라믹 성형체를 비아홀에 삽입하였으나, 본 발명의 실시예에 따르면, 이러한 원주 형상의 세라믹 성형체를 필요치 아니하므로, 공정이 간소화된다.
또한, 종래에는 비아홀의 상면 또는 저면에 형성하는 전극을 비아홀에 형성하는 비아홀 전극과 전기적으로 연결하는 공정이 필요하였으나, 본 발명의 실시예에 따르면, 비이홀 전극(32)을 형성하면 제2 전극(30) 및 커플링 전극(31)을 형성할 수 있으므로 , 전기적 연결을 확실하게 할 수 있고, 전기적 연결도 용이하다. 이는 원주 형상의 세라믹 성형체를 삽입하지 아니하기 때문이다.
여기서, 상기 커플링 전극(31)은 제3 세라믹 플레이트(10c)의 표면에서 비아홀(10c-2)의 단부를 덮는 방식으로 형성되는 비아홀 랜드(via hall land)로 볼 수 있으므로, 저면에 제2 전극(30)를 형성한 후 비아홀(10c-2)에 전도성 페이스트를 충진하여 비아홀 전극(32)을 형성하면서 동시에 커플링 전극(31)을 형성하는 방식을 형성할 수 있다. 이때, 커플링 전극(31)의 폭(외경과 내경의 차이)을 적절한 값을 갖게 형성하고, 적절한 두께를 갖는 제2 세라믹 플레이트(10b)를 사용하면, 제1 전극(20)과 커플링 전극(31) 간의 커패시턴스, 즉 제1 전극(20)과 제2 전극(30) 간의 커패시턴스가 원하는 값으로 된 세라믹 기체(10)를 얻을 수 있다.
한편, 제3 세라믹 플레이트(10c)의 중심에도 별도의 비아홀(10c-1)을 형성하여 상기한 바와 같이 급전단자(22)와 제1 전극(20)의 전기 연결을 위한 비아홀 전극(21)을 형성하여야 하므로, 이때의 비아홀(10c-1)도 개곡선으로 형성하는 것이 좋다. 물론, 제2 세라믹 플레이트(10b)에 비아홀 전극을 형성할 시에도 개곡선 형상의 비아홀을 조성하는 것이 좋다.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 균일도 향상을 위한 웨이퍼 지지체에 있어서, 세라믹 기체(10)의 단면도이다.
본 발명의 제2 실시예에 따르면, 커플링 전극(31)이 구비되지 아니하고, 대신에, 제2 전극(30)의 안쪽 부분, 즉, 제1 전극(20)과 상하로 마주하는 부위에 의해서 제1 전극(20)과 커패시턴스 성분이 형성된다.
이에, 커플링 전극(31)과 제2 전극(30) 사이를 전기적으로 연결하기 위한 비아홀 전극(32)도 필요치 아니하므로, 세라믹 기체(10)의 제조 공정이 간소화된다.
그런데, 웨이퍼 안착면(11)과 제1 전극(20) 간의 높이차가 되는 제1 전극(20)의 매립 깊이와, 플랜지(13)에 의해 형성되는 단차(12, 플랜지의 상면)와 플랜지(13)에 연장되어 매립되는 제2 전극(30) 간의 높이차가 되는 제2 전극(30)의 매립 깊이는 가능하면 작게 하는 것이 좋다. 이에, 제1 전극(20)과 제2 전극(30)의 높이차를 매우 작게 할 경우에, 단차(12)를 형성해야 하는 상황에서는 제한적이므로, 제1 전극(20)과 제2 전극(30) 간의 커패시턴스를 적절한 값으로 하기 위해서는 상하로 마주하는 면적의 크기 조절로 적절한 크기의 커패시턴스를 갖게 하는 것이 좋다. 즉, 제2 전극(30)의 내경 크기의 조절로 커패시턴스 성분의 크기를 조절할 수 있는 것이다.
이상에서 본 발명의 기술적 사상을 예시하기 위해 구체적인 실시 예로 도시하고 설명하였으나, 본 발명은 상기와 같이 구체적인 실시 예와 동일한 구성 및 작용에만 국한되지 않고, 여러가지 변형이 본 발명의 범위를 벗어나지 않는 한도 내에서 실시될 수 있다. 따라서, 그와 같은 변형도 본 발명의 범위에 속하는 것으로 간주해야 하며, 본 발명의 범위는 후술하는 특허청구범위에 의해 결정되어야 한다.
W : 웨이퍼
10 : 세라믹 기체
10a : 제1 세라믹 플레이트
10b : 제2 세라믹 플레이트
10c : 제3 세라믹 플레이트 10c-1,10c-2 : 비아홀
10d : 제4 세라믹 플레이트 10d-1 : 구멍
11 : 웨이퍼 안착면 12 : 단차 13 : 플랜지
20 : 제1 전극
21 : 비아홀 전극 22 : 급전단자 23 : RF전원
24 : 정합회로 25 : DC전원
30 : 제2 전극 31 : 커플링 전극 32 : 비아홀 전극
40 : 베이스
50 : 에지링
60 : 사이드커버링

Claims (5)

  1. 삭제
  2. 삭제
  3. 세라믹 기체(10)의 상면을 웨이퍼 안착면(11)으로 하고, 상기 세라믹 기체(10)의 하부는 웨이퍼 안착면(11)의 직경보다 상대적으로 큰 직경의 플랜지(13)로 형성되어, 플랜지(13)에 의해 조성된 단차(12)에 링 형상의 에지링(50)을 안착하며,
    웨이퍼 안착면(11)의 하부에 제1 전극(20)을 매립하여 플라즈마 발생을 위한 RF전원을 인가받게 하고,
    제1 전극(20)의 테두리와 상하로 마주하는 면과 플랜지(13)를 향해 연장하여 제1 전극(20)과 상하로 마주하지 아니하게 된 테두리 부위를 갖는 링 형상의 제2 전극(30)을 제1 전극(20)의 하부에 이격 매립하되, 상기 제2 전극(30)과 제1 전극(20) 사이에는 제1 전극(20)의 테두리와 상하로 이격되어 마주하는 링형상의 커플링 전극(31)이 비아홀 전극(32)에 의해 제2 전극(30)에 연결되게 매립하여서,
    제2 전극(30)이 제1 전극(20)과의 사이에 형성되는 커패시턴스에 의해 RF전원을 인가받게 한 것임을 특징으로 하는 플라즈마 균일도 향상을 위한 웨이퍼 지지체.
  4. 제 3항에 있어서,
    상기 비아홀 전극(32)은 상단을 커플링 전극(31)에 연결하고 하단을 제2 전극(30)에 연결한 중공의 관체로 형성되되, 상단에서 하단까지 절개된 부위를 통해 세라믹 기체(10)가 내부 중공으로 연장되어 채워진 형태임을 특징으로 하는 플라즈마 균일도 향상을 위한 웨이퍼 지지체.
  5. 제 3항에 있어서,
    상기 플랜지(13)는 링 형상의 사이드커버링(60)으로 감싸고, 상기 에지링(50)은 플랜지(13)에 의한 단차(12)와 사이드커버링(60)의 상단을 덮도록 안착되는 것임을 특징으로 하는 플라즈마 균일도 향상을 위한 웨이퍼 지지체.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020242555A1 (en) * 2019-05-24 2020-12-03 Applied Materials, Inc. Substrate pedestal for improved substrate processing

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0436575B2 (ko) 1984-10-24 1992-06-16 Nippon Electric Co
JP2001516967A (ja) * 1997-09-16 2001-10-02 アプライド マテリアルズ インコーポレイテッド 電気的に結合されているカラーリングを有するプラズマチャンバ支持体
JP2004531880A (ja) * 2001-03-13 2004-10-14 アプライド マテリアルズ インコーポレイテッド 二重電極を有する基板の支持体
KR20080026042A (ko) * 2006-09-19 2008-03-24 동경 엘렉트론 주식회사 포커스링 및 플라즈마 처리 장치
KR20140088583A (ko) 2011-10-28 2014-07-10 어플라이드 머티어리얼스, 인코포레이티드 정전 척

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0436575B2 (ko) 1984-10-24 1992-06-16 Nippon Electric Co
JP2001516967A (ja) * 1997-09-16 2001-10-02 アプライド マテリアルズ インコーポレイテッド 電気的に結合されているカラーリングを有するプラズマチャンバ支持体
JP2004531880A (ja) * 2001-03-13 2004-10-14 アプライド マテリアルズ インコーポレイテッド 二重電極を有する基板の支持体
KR20080026042A (ko) * 2006-09-19 2008-03-24 동경 엘렉트론 주식회사 포커스링 및 플라즈마 처리 장치
KR20140088583A (ko) 2011-10-28 2014-07-10 어플라이드 머티어리얼스, 인코포레이티드 정전 척

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020242555A1 (en) * 2019-05-24 2020-12-03 Applied Materials, Inc. Substrate pedestal for improved substrate processing
US11587773B2 (en) 2019-05-24 2023-02-21 Applied Materials, Inc. Substrate pedestal for improved substrate processing
US11984305B2 (en) 2019-05-24 2024-05-14 Applied Materials, Inc. Substrate pedestal for improved substrate processing

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