JPS61101068A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61101068A JPS61101068A JP22320584A JP22320584A JPS61101068A JP S61101068 A JPS61101068 A JP S61101068A JP 22320584 A JP22320584 A JP 22320584A JP 22320584 A JP22320584 A JP 22320584A JP S61101068 A JPS61101068 A JP S61101068A
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- JP
- Japan
- Prior art keywords
- junction element
- junction
- leakage current
- mirror circuit
- current mirror
- Prior art date
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の構造、特にリーク電流が及
ぼす回路誤動作等を容易に低減しうる半導体集積回路の
構造に関する。
ぼす回路誤動作等を容易に低減しうる半導体集積回路の
構造に関する。
半導体集積回路において、従来より、例えば信号処理回
路のフィルタ用あるいは信号経路交流結合用等にＰＮ接
合素子を利用した接合容量が使用されている。この接合
容量を使用した従来の例を第２図に示′ガ及第２図にお
いて、２，３は増幅器、５は接合容量、６は抵抗、４は
電源電圧供給点、また１、１３は各々入出力端子を示し
ている。一定の逆バイアス電圧が印加された接合容量５
は、抵抗６とともにローパスフィルタを構成している。
路のフィルタ用あるいは信号経路交流結合用等にＰＮ接
合素子を利用した接合容量が使用されている。この接合
容量を使用した従来の例を第２図に示′ガ及第２図にお
いて、２，３は増幅器、５は接合容量、６は抵抗、４は
電源電圧供給点、また１、１３は各々入出力端子を示し
ている。一定の逆バイアス電圧が印加された接合容量５
は、抵抗６とともにローパスフィルタを構成している。
従って、この回路は、端子１を入力し、端子１３を出力
とするフィルタ回路として動作する。
とするフィルタ回路として動作する。
かかるフィル夛回路では、接合容量５に、逆バ合面績の
大きい場合には、無視出来ない値となり、 ゛このリ
ーク電流による抵抗６での電圧降下によって、増幅器３
０入力の直流動作点が変動したシ、更には、小人力信号
に応答しない等の不具合点を生じる欠点があった。
大きい場合には、無視出来ない値となり、 ゛このリ
ーク電流による抵抗６での電圧降下によって、増幅器３
０入力の直流動作点が変動したシ、更には、小人力信号
に応答しない等の不具合点を生じる欠点があった。
本発明の目的は、かかる半導体集積回路の信号処理回路
等におけるＰＮ接合素子のリーク電流による回路動作不
具合を改善した半導体集積回路を提供する墨にある。
等におけるＰＮ接合素子のリーク電流による回路動作不
具合を改善した半導体集積回路を提供する墨にある。
本発明によれば、一端が所定電位点或いはバイアス供給
回路に接続され、所定の逆バイアス電圧が印加された第
１のＰＮ接合素子の他端に信号経路が接続されると共に
この第１０ＰＮ接合素子の他端にカレントミラー回路の
出力点を接続し、このカレントミラー回路の人力点に、
第１０ＰＮ接合素子と同一構造で、且つ、第１０ＰＮ接
合素子と、はぼ等しい逆バイアス電圧が印加された第２
のＰＮＮ接合子子接続されている事を特徴とする半導体
集積回路が得られる。
回路に接続され、所定の逆バイアス電圧が印加された第
１のＰＮ接合素子の他端に信号経路が接続されると共に
この第１０ＰＮ接合素子の他端にカレントミラー回路の
出力点を接続し、このカレントミラー回路の人力点に、
第１０ＰＮ接合素子と同一構造で、且つ、第１０ＰＮ接
合素子と、はぼ等しい逆バイアス電圧が印加された第２
のＰＮＮ接合子子接続されている事を特徴とする半導体
集積回路が得られる。
〔作 用〕
本発明によれば、第１と第２のＰＮ接合素子にはほぼ等
しいリーク電流が流れることとなるので、第２０ＰＮ接
合素子に流れるリーク電流をカレントミラー回路を介し
て第１のＰＮ接合素子に加えることによって、第１のＰ
Ｎ接合素子に流れるリーク電流が信号経路に流れること
を防止できる。
しいリーク電流が流れることとなるので、第２０ＰＮ接
合素子に流れるリーク電流をカレントミラー回路を介し
て第１のＰＮ接合素子に加えることによって、第１のＰ
Ｎ接合素子に流れるリーク電流が信号経路に流れること
を防止できる。
これ罠よって、信号経路は第１のＰＮ接合素子に流れる
リーク電流に関係なく、正常動作を維持することができ
る。
リーク電流に関係なく、正常動作を維持することができ
る。
次に、図面を参照して、本発明をよシ詳細に説明する。
第１図に本発明の一実施例を示す。第１図において、２
，３は増幅器５，７はＰＮ接合素子による接合容量、６
は抵抗、８，９．１０はトランジスタ、４は電源電圧供
給点及び１，１３は各々入出力端子を示している。増幅
器２の出力に抵抗６を介して次段の増幅器３０入力点が
接続でれると共に、所定の逆バイアス電圧が印加された
接合容量５の一端が接続されている。この接合容量５は
抵抗６と共にローパスフィルタを構成している。
，３は増幅器５，７はＰＮ接合素子による接合容量、６
は抵抗、８，９．１０はトランジスタ、４は電源電圧供
給点及び１，１３は各々入出力端子を示している。増幅
器２の出力に抵抗６を介して次段の増幅器３０入力点が
接続でれると共に、所定の逆バイアス電圧が印加された
接合容量５の一端が接続されている。この接合容量５は
抵抗６と共にローパスフィルタを構成している。
一方、増幅器３の入力点には、カレントミラー回路１４
を構成するトランジスタ９のコレクタが接続されると共
に、トランジスタ９０ベースには、ベース・コレクタ共
通接続されたトランジスタ１０のベース・コレクタ共通
接続点及びトランジスタ８のコレクタが接続される。ト
ランジスタ８のエミッタには、電源電圧供給点４との間
に、接合容量５゛と同一構造の接合容量７が接続され、
且つ、接合容量７に印加される逆バイアス゛電位が、接
合容量５に印加さｎる逆バイアス電位に概略等しくなる
様にトランジスタ８０ベースにはバイアス電圧供給源１
１が接続されている。
を構成するトランジスタ９のコレクタが接続されると共
に、トランジスタ９０ベースには、ベース・コレクタ共
通接続されたトランジスタ１０のベース・コレクタ共通
接続点及びトランジスタ８のコレクタが接続される。ト
ランジスタ８のエミッタには、電源電圧供給点４との間
に、接合容量５゛と同一構造の接合容量７が接続され、
且つ、接合容量７に印加される逆バイアス゛電位が、接
合容量５に印加さｎる逆バイアス電位に概略等しくなる
様にトランジスタ８０ベースにはバイアス電圧供給源１
１が接続されている。
接合容量５及び７゛に印加された逆バイアス電圧により
、リーク電流が発生する。ここで、接合容量５及び７は
、概略等しい逆バイアス電圧が印加され、且つ、同一半
導体集積回路基板上に同−構−５＝ 造で近接配置されてい不ので、これらの接合容量５及び
７には、各々の接合面積に比例したリーク電流が流れる
と仮定出来、これらのリーク電流は等しいものとなる。
、リーク電流が発生する。ここで、接合容量５及び７は
、概略等しい逆バイアス電圧が印加され、且つ、同一半
導体集積回路基板上に同−構−５＝ 造で近接配置されてい不ので、これらの接合容量５及び
７には、各々の接合面積に比例したリーク電流が流れる
と仮定出来、これらのリーク電流は等しいものとなる。
そこで、接合容量７のリーク電流を、カレントミラー回
路１４の入力とし、出力よシ、接合容量５のリーク電流
に等しい電流を取り出し、このリーク電流を、増幅器３
０入力点に加えることによって、接合容量５に生じるリ
ーク電流による他の回路への影響を相殺する手ができる
。 □ 従って、所望の回路動作に対し、例えば動作点変動等の
不具合点をもたらすリーク電流が容易に補償される。筐
た、本発明によれば、接合容量５−及び７の接合面積が
等しくない場合においても、カレントミラー回路１４の
入出力電流比を調整する事によυ、何ら支障なく補償効
果が得られる。
路１４の入力とし、出力よシ、接合容量５のリーク電流
に等しい電流を取り出し、このリーク電流を、増幅器３
０入力点に加えることによって、接合容量５に生じるリ
ーク電流による他の回路への影響を相殺する手ができる
。 □ 従って、所望の回路動作に対し、例えば動作点変動等の
不具合点をもたらすリーク電流が容易に補償される。筐
た、本発明によれば、接合容量５−及び７の接合面積が
等しくない場合においても、カレントミラー回路１４の
入出力電流比を調整する事によυ、何ら支障なく補償効
果が得られる。
例えば第１図において、接合容量５，７の接合面積比が
ｎ ＝ １である場合、カレントミラー回路１４めトラ
ンジスタ９及び１０のエミツタ面積比を概略１ ＝ ｎ
に設定すれば良い。
ｎ ＝ １である場合、カレントミラー回路１４めトラ
ンジスタ９及び１０のエミツタ面積比を概略１ ＝ ｎ
に設定すれば良い。
６一
〔発明の効果〕
このように、本発明によれば、接合容量のリーク電流が
他の回路の動作に影響することのない半導体集積回路を
得ることができる。
他の回路の動作に影響することのない半導体集積回路を
得ることができる。
第１図は本発明の一実施例を示す回路図であり、第２図
は従来例を示す回路図である。 １．１３・・・・・・端子、２，３・・・・・・増幅器
、４・・団・電源電圧供給点、５，７・・・・・・接合
容量、８〜１゜・・・・・・トランジスタ、１１・・・
・・・バイアス供給源、１２・・・・・・基準電位点、
１４・・・・・・カレントミラー回路。
は従来例を示す回路図である。 １．１３・・・・・・端子、２，３・・・・・・増幅器
、４・・団・電源電圧供給点、５，７・・・・・・接合
容量、８〜１゜・・・・・・トランジスタ、１１・・・
・・・バイアス供給源、１２・・・・・・基準電位点、
１４・・・・・・カレントミラー回路。
Claims (1)
- 【特許請求の範囲】 １、一端が所定電位点或いはバイアス供給回路に接続さ
れ所定の逆バイアス電圧が印加された第１のＰＮ接合素
子の他端に信号経路が接続されると共に、該第１のＰＮ
接合素子の前記他端にカレントミラー回路の出力点が接
続され、該カレントミラー回路の入力点に、前記第１の
ＰＮ接合素子に生じるリーク電流と等しいリーク電流が
生じる第２のＰＮ接合素子が接続された事を特徴とする
半導体集積回路。 ２、前記第２のＰＮ接合素子は前記第１のＰＮ接合素子
と同じ構造をしており、かつ前記第１のＰＮ接合素子に
与えられる逆バイアス電圧と同じ逆バイアス電圧が与え
られていることを特徴とする特許請求の範囲第１項記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22320584A JPS61101068A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22320584A JPS61101068A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61101068A true JPS61101068A (ja) | 1986-05-19 |
| JPH0436575B2 JPH0436575B2 (ja) | 1992-06-16 |
Family
ID=16794436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22320584A Granted JPS61101068A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475273A (en) * | 1991-12-05 | 1995-12-12 | Sgs Thomson Microelectronics | Smart power integrated circuit with dynamic isolation |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101651242B1 (ko) | 2015-04-27 | 2016-08-26 | (주)보부하이테크 | 플라즈마 균일도 향상을 위한 웨이퍼 지지체 |
-
1984
- 1984-10-24 JP JP22320584A patent/JPS61101068A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475273A (en) * | 1991-12-05 | 1995-12-12 | Sgs Thomson Microelectronics | Smart power integrated circuit with dynamic isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436575B2 (ja) | 1992-06-16 |
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