JPS6065606A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6065606A JPS6065606A JP59169481A JP16948184A JPS6065606A JP S6065606 A JPS6065606 A JP S6065606A JP 59169481 A JP59169481 A JP 59169481A JP 16948184 A JP16948184 A JP 16948184A JP S6065606 A JPS6065606 A JP S6065606A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- output
- providing
- circuit according
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路に関する。
差分符号パルスを符号化回路に加え、記録あるいは直接
伝送することは通常の技術である。この回路は通常第1
および牙2の入力増幅器並びに牙1および珂・2の出力
比較器を含む。この符号パルスはこの増幅器の入力に加
えられ、この結果、この増幅器の出力電圧に対応する変
化が生じる。
伝送することは通常の技術である。この回路は通常第1
および牙2の入力増幅器並びに牙1および珂・2の出力
比較器を含む。この符号パルスはこの増幅器の入力に加
えられ、この結果、この増幅器の出力電圧に対応する変
化が生じる。
この入力回路はパルスが加えられたとき高インピーダン
スを示すことが必要である。通常、要求される高インピ
ーダンスを達成するには40メガオームの抵抗体が必要
である。
スを示すことが必要である。通常、要求される高インピ
ーダンスを達成するには40メガオームの抵抗体が必要
である。
問題はこのような抵抗体をICチップ上に実現すること
は不可能であり、またこれらをチップの外に実現すると
コスト高と女ることである。要求される高インピーダン
スは電流源の使用によって達成することもできるが、こ
のような電流源はプロセスに敏感であシ、魅力的なアプ
ローチではない。
は不可能であり、またこれらをチップの外に実現すると
コスト高と女ることである。要求される高インピーダン
スは電流源の使用によって達成することもできるが、こ
のような電流源はプロセスに敏感であシ、魅力的なアプ
ローチではない。
本発明は差分符号入力信号に応答して出力を提供する手
段、通常低インピーダンスを持ち該入力信号が出現した
時制御信号に応答して選択的に高インピーダンスを提供
する手段、および該出力に応答して該制御信号を提供す
る帰還手段を含むことを特徴とする集積回路を提供する
。
段、通常低インピーダンスを持ち該入力信号が出現した
時制御信号に応答して選択的に高インピーダンスを提供
する手段、および該出力に応答して該制御信号を提供す
る帰還手段を含むことを特徴とする集積回路を提供する
。
以下に図面を参照して本発明の説明を行なう。
牙1図は先行技術のデータ伝送装置11を含む集積回路
チップ10を示す。該データ伝送装置11は増幅器16
および14を含むが、該増幅器の正人力には差分符号人
力信号が加えられる。これら信号は端子19および20
のコンデンサ16および17を介して加えられる。増幅
器16および14への正の入力端子はそれぞれ抵抗体2
1および22を介してバイアス電圧源に接続される。増
幅器16および14の出力端子はそれぞれ抵抗体27お
−よび28、並びに帰還経路25および26を介して関
連する増幅器の負入力端子に接続される。該帰還経路は
抵抗体60によって互いに接続される。
チップ10を示す。該データ伝送装置11は増幅器16
および14を含むが、該増幅器の正人力には差分符号人
力信号が加えられる。これら信号は端子19および20
のコンデンサ16および17を介して加えられる。増幅
器16および14への正の入力端子はそれぞれ抵抗体2
1および22を介してバイアス電圧源に接続される。増
幅器16および14の出力端子はそれぞれ抵抗体27お
−よび28、並びに帰還経路25および26を介して関
連する増幅器の負入力端子に接続される。該帰還経路は
抵抗体60によって互いに接続される。
増幅器16および14の出力端子はぞれぞれ抵抗体63
および64を介して増幅器32 Jの負および正の入力
端子に接続される。増幅器32の出力端子はまた抵抗体
41を含む帰還経路40を介して増幅器32の負入力端
子に接続される。増幅器32の正入力端子は抵抗体42
を介してアースに接続される。
および64を介して増幅器32 Jの負および正の入力
端子に接続される。増幅器32の出力端子はまた抵抗体
41を含む帰還経路40を介して増幅器32の負入力端
子に接続される。増幅器32の正入力端子は抵抗体42
を介してアースに接続される。
増幅器62の出力端子はそれぞれ出力比較器50および
51の正負入力端子に接続される。VDDおよびVss
間の抵抗体60,61゜62および66の直列接続によ
って分圧器が形成される。比較器50の負入力端子は抵
抗体60および61の間を該分圧器に接続される。同様
に、比較器51の正入力端子は抵抗体62および63の
間を該分圧器に接続される。
51の正負入力端子に接続される。VDDおよびVss
間の抵抗体60,61゜62および66の直列接続によ
って分圧器が形成される。比較器50の負入力端子は抵
抗体60および61の間を該分圧器に接続される。同様
に、比較器51の正入力端子は抵抗体62および63の
間を該分圧器に接続される。
第1図の破線64と65の間の構成は通常、計測増幅器
と呼ばれ2個の非反転増幅器を使用することによって高
人力インピーダンス差分増幅器機能を提供する。増幅器
13および14を含む二重(入力)増幅器牙1段は“引
き算°°増幅器32と結合され入力端子(19および2
0)の所に加えられる信号間の差に応答して非平衡終端
(シングルエンデツド)出力を提供する。この比較器の
所での高インピーダンスは比較器50あるいは51が真
のパルスを検出し、不当なスパイクに応答しないよう適
当なRO定数を得るのに必要である。
と呼ばれ2個の非反転増幅器を使用することによって高
人力インピーダンス差分増幅器機能を提供する。増幅器
13および14を含む二重(入力)増幅器牙1段は“引
き算°°増幅器32と結合され入力端子(19および2
0)の所に加えられる信号間の差に応答して非平衡終端
(シングルエンデツド)出力を提供する。この比較器の
所での高インピーダンスは比較器50あるいは51が真
のパルスを検出し、不当なスパイクに応答しないよう適
当なRO定数を得るのに必要である。
動作においては、基分増幅器は該増幅器への正入力端子
が2.5ボルトにバイアスきれたときに差分符号人力信
号に応答する。すなわち、入力端子19および20の各
々の所の人力信号は牙1の極性のパルスおよびこれに続
く第2の極性のパルスから構成されるが、ここで、との
第1のパルスは2.5ボルトの基準から開始し5ボルト
捷で上昇し、牙2のパルスは2.5ボルトから開始し0
ボルトに降下する。ここで、端子19および20上の第
1パルスはそれぞれ正および負の極性であると仮定する
。共通モードノイズを排除するために各種抵抗体27.
2B、30,33,34゜41および42が選択される
。
が2.5ボルトにバイアスきれたときに差分符号人力信
号に応答する。すなわち、入力端子19および20の各
々の所の人力信号は牙1の極性のパルスおよびこれに続
く第2の極性のパルスから構成されるが、ここで、との
第1のパルスは2.5ボルトの基準から開始し5ボルト
捷で上昇し、牙2のパルスは2.5ボルトから開始し0
ボルトに降下する。ここで、端子19および20上の第
1パルスはそれぞれ正および負の極性であると仮定する
。共通モードノイズを排除するために各種抵抗体27.
2B、30,33,34゜41および42が選択される
。
差分入力信号に応答して、増幅器16および14は出力
信号を増幅器62の正負入力端子に加える。入力端子間
の差分が正である場合、増幅器62が応答してそれぞれ
出力比較器50および51の正負入力端子に正の出力電
圧を加える。一方、差分が負である場合は増幅器62は
これら入力端子に負電圧を加える。いずれの場合も、出
力比較器50あるいは51の1つが入力端子19と20
の間の差分を表わす出力を提供する。
信号を増幅器62の正負入力端子に加える。入力端子間
の差分が正である場合、増幅器62が応答してそれぞれ
出力比較器50および51の正負入力端子に正の出力電
圧を加える。一方、差分が負である場合は増幅器62は
これら入力端子に負電圧を加える。いずれの場合も、出
力比較器50あるいは51の1つが入力端子19と20
の間の差分を表わす出力を提供する。
適切な動作を遂行するため、田・1図の抵抗体21およ
び22は差分符号信号が入力端子19および20に加え
られたとき高インピーダンスを提供することを要求され
る。0MO8集積に対して要求される適切なインピーダ
ンスを提供するためには、増幅器13及び14の正入力
端子間の抵抗体構成が牙2図に示すごとくトランジスタ
スイッチ72および73の構成と交換される。この構成
は入力信号が不在の場合高インピーダンスは必要でなく
、このバイアス電圧への電流経路のみが必要なることか
ら可能となる。
び22は差分符号信号が入力端子19および20に加え
られたとき高インピーダンスを提供することを要求され
る。0MO8集積に対して要求される適切なインピーダ
ンスを提供するためには、増幅器13及び14の正入力
端子間の抵抗体構成が牙2図に示すごとくトランジスタ
スイッチ72および73の構成と交換される。この構成
は入力信号が不在の場合高インピーダンスは必要でなく
、このバイアス電圧への電流経路のみが必要なることか
ら可能となる。
第2図にはソースがアースに接続されドレンがそれぞれ
抵抗体74および75を介して増幅器16および14の
正入力端子に接続された隔離ゲート電界効果形トランジ
スタ(TGFET)を含むスイッチ72および73を示
す。スイッチ72および76は通常オンであり、結果と
して、通常2.5ボルトの電圧が増幅器16および14
の各々の正入力端子に加えられる。しかし、人力信号が
現われると、導線76」−のパルスによってこれらトラ
ンジスタはオフにされる。
抵抗体74および75を介して増幅器16および14の
正入力端子に接続された隔離ゲート電界効果形トランジ
スタ(TGFET)を含むスイッチ72および73を示
す。スイッチ72および76は通常オンであり、結果と
して、通常2.5ボルトの電圧が増幅器16および14
の各々の正入力端子に加えられる。しかし、人力信号が
現われると、導線76」−のパルスによってこれらトラ
ンジスタはオフにされる。
導線76上のパルスは比較器50あるいは51のいずれ
かからの出力に応答して生成される。第6図は第1およ
び牙2の入力端子78および79を持つOR回路77を
示す。比較器50および51の出力端子はそれぞれ入力
端子78および79に接続される。回路77の出力端子
はインバータ80の入力端子に接続される。第2図の導
線76はインバータ80の出力端子に接続される。OR
回路77およびインバータ80はNOR回路81として
動作する。比較器50あるいは51からの出力に応答し
てNOR回路81は導線76上にパルスを提供しトラン
ジスタ72および73をオフにする。この結果、符号人
力パルスが出現したとき適切な高インピーダンスが提供
される。勿論、該符号入力が終端すると、導線76上の
制御パルスは終端する。この結果、トランジスタ72お
よび73はオフとなり入力増幅器の人力の所に適当なバ
イアスが提供される。
かからの出力に応答して生成される。第6図は第1およ
び牙2の入力端子78および79を持つOR回路77を
示す。比較器50および51の出力端子はそれぞれ入力
端子78および79に接続される。回路77の出力端子
はインバータ80の入力端子に接続される。第2図の導
線76はインバータ80の出力端子に接続される。OR
回路77およびインバータ80はNOR回路81として
動作する。比較器50あるいは51からの出力に応答し
てNOR回路81は導線76上にパルスを提供しトラン
ジスタ72および73をオフにする。この結果、符号人
力パルスが出現したとき適切な高インピーダンスが提供
される。勿論、該符号入力が終端すると、導線76上の
制御パルスは終端する。この結果、トランジスタ72お
よび73はオフとなり入力増幅器の人力の所に適当なバ
イアスが提供される。
トランジスタ72および76は第1図、牙2図および2
6図の残りの全ての必要とされる要素とともにCMO8
集積回路として実現することが可能である。この−例に
おいては、各スイッチに対して牙4図の双方向伝送装置
が採用される。該装置はP型トランジスタ90およびN
型トランジスタ91を含む。トランジスタ90および9
1のケート電極は牙6図のインバータ80に接続される
が、トランジスタ90のゲートへの経路にインバータ9
2が位置される。ソース−ドレン経路はスイッチ72と
して使用するため増幅器16とバイアス電圧のソースの
間に接続される。スイッチ76にも類似の双方向伝送装
置が使用される。
6図の残りの全ての必要とされる要素とともにCMO8
集積回路として実現することが可能である。この−例に
おいては、各スイッチに対して牙4図の双方向伝送装置
が採用される。該装置はP型トランジスタ90およびN
型トランジスタ91を含む。トランジスタ90および9
1のケート電極は牙6図のインバータ80に接続される
が、トランジスタ90のゲートへの経路にインバータ9
2が位置される。ソース−ドレン経路はスイッチ72と
して使用するため増幅器16とバイアス電圧のソースの
間に接続される。スイッチ76にも類似の双方向伝送装
置が使用される。
第5図は第4図の伝送装置による双タブ装置を示す。P
型およびN型導電体の表面タブ域100および101は
それぞれN型基板102内に形成される。トランジスタ
90及び91はそれぞれ図示するごとく、Pタブ100
のN+表面域間およびNタブ101のP十表面域間に形
成される。電気的接続は牙3図の接続と同一である。
型およびN型導電体の表面タブ域100および101は
それぞれN型基板102内に形成される。トランジスタ
90及び91はそれぞれ図示するごとく、Pタブ100
のN+表面域間およびNタブ101のP十表面域間に形
成される。電気的接続は牙3図の接続と同一である。
これと同様のスイッチ装置によって、オンチップで高イ
ンピーダンス差分増幅器装置を例えば双極技法などのよ
うな他の集積回路装置内に実現することも可能である。
ンピーダンス差分増幅器装置を例えば双極技法などのよ
うな他の集積回路装置内に実現することも可能である。
第1図は先行技術のCMOS型ICチップデータ伝送装
置の略回路図、 牙2図および牙6図は本発明を具体化するデータ伝送回
路の部分の略回路図、 牙4図および第5図は高インピーダンス状態に切シ替え
るとともに0MO8技法において集積可能なスイッチ装
置の略図を示す。 F/に、/ FIG、2 FIG、3 FIG、4 FIG、5
置の略回路図、 牙2図および牙6図は本発明を具体化するデータ伝送回
路の部分の略回路図、 牙4図および第5図は高インピーダンス状態に切シ替え
るとともに0MO8技法において集積可能なスイッチ装
置の略図を示す。 F/に、/ FIG、2 FIG、3 FIG、4 FIG、5
Claims (1)
- 【特許請求の範囲】 1、 差分符号人力信号に応答して出力を提供する手段
、通常低入力インピーダンスを持ち該人力信号が出現し
た時制御信号に応答して選択的に高インピーダンスを提
供する手段、および該出力に応答して該制御信号を提供
する帰還手段を含むことを特徴とする集積回路。 2、特許請求の範囲第1項に記載の集積回路において、
該集積回路がCMO8集積回路であることを特徴とする
集積回路。 6 特許請求の範囲第1項あるいは第2項に記載の集積
回路において、出力を提供する該手段は、各々正負入力
端子を持つ牙1および第2人力増幅器を含む差分増幅器
装置を持つことを特徴とする集積回路。 4 特許請求の範囲第3項に記載の集積回路において、
該差分増幅器はその次に引き算器が続き該入力信号に応
答して出力を提供することを特徴とする集積回路。 5、特許請求の範囲、84項に記載の集積回路において
、出力を提供する該手段は、該引き算器からの供給を受
ける比較器装置を含むことを特徴とする集積回路。 6、特許請求の範囲第3項、第4項あるいは第5項のい
ずれかに記載の集積回路において、出力を提供する該手
段は、各々がゲート電極を持つP型およびN型電界効果
トランジスタを含む第1双方向伝送装置、および該トラ
ンジスタの1つの該ゲートに直接にまた他方のトランジ
スタの該ゲートにインバータを介して該制御信号を加え
る手段を含むことを特徴とする集積回路。 2、特許請求の範囲第6項に記載の集積回路において、
該トランジスタは回路経路内において該第1人力増幅器
の正入力端子とアースの間で接続された共通ソース−ド
レン経路を持つことを特徴とする集積回路。 8.特許請求の範囲オフ環に記載の集積回路において、
出力を提供する該手段は、各々がゲート電極を持つP型
およびN型電界効果トランジスタを含む第2双方向伝送
装置、および該トランジスタの1つの該ゲートに直接に
、また他方のトランジスタの該ゲートにインバータを介
して該制御信号を加える手段を含むことを特徴とする集
積回路。 9、 特許請求の範囲牙8項に記載の集積回路において
、該第2双方向伝送装置の該トランジスタが回路経路内
において該第2人力増幅器の正入力端子とアースの間で
接続された共通ソース−ドレン経路を持つことを特徴と
する集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/523,967 US4558239A (en) | 1983-08-17 | 1983-08-17 | High impedance amplifier for an IC chip |
US523967 | 1983-08-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6065606A true JPS6065606A (ja) | 1985-04-15 |
JP2528091B2 JP2528091B2 (ja) | 1996-08-28 |
Family
ID=24087167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59169481A Expired - Fee Related JP2528091B2 (ja) | 1983-08-17 | 1984-08-15 | 集積回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4558239A (ja) |
EP (1) | EP0137620B1 (ja) |
JP (1) | JP2528091B2 (ja) |
CA (1) | CA1224545A (ja) |
DE (1) | DE3475861D1 (ja) |
ES (1) | ES8507299A1 (ja) |
Families Citing this family (7)
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NL1002732C2 (nl) * | 1996-03-28 | 1997-09-30 | Stichting Tech Wetenschapp | Instrumentatieversterker. |
JPH09294025A (ja) * | 1996-04-25 | 1997-11-11 | Nec Yamagata Ltd | 容量結合回路 |
FR2757702B1 (fr) * | 1996-12-23 | 1999-01-29 | Schneider Electric Sa | Appareil electrique comportant une entree de commande |
KR200459734Y1 (ko) * | 2010-09-20 | 2012-04-19 | 정명하 | 안경용 코받침 설치구조 |
US9993386B2 (en) | 2013-11-29 | 2018-06-12 | Louis G. RACETTE | Instrumentation absolute value differential amplifier circuit and applications |
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JPS5836015A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 可変電子インピ−ダンス装置 |
-
1983
- 1983-08-17 US US06/523,967 patent/US4558239A/en not_active Expired - Lifetime
-
1984
- 1984-07-31 CA CA000460103A patent/CA1224545A/en not_active Expired
- 1984-08-08 DE DE8484305382T patent/DE3475861D1/de not_active Expired
- 1984-08-08 EP EP84305382A patent/EP0137620B1/en not_active Expired
- 1984-08-14 ES ES535167A patent/ES8507299A1/es not_active Expired
- 1984-08-15 JP JP59169481A patent/JP2528091B2/ja not_active Expired - Fee Related
Patent Citations (1)
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Also Published As
Publication number | Publication date |
---|---|
DE3475861D1 (en) | 1989-02-02 |
CA1224545A (en) | 1987-07-21 |
EP0137620A2 (en) | 1985-04-17 |
EP0137620A3 (en) | 1986-03-26 |
JP2528091B2 (ja) | 1996-08-28 |
ES535167A0 (es) | 1985-09-01 |
US4558239A (en) | 1985-12-10 |
ES8507299A1 (es) | 1985-09-01 |
EP0137620B1 (en) | 1988-12-28 |
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