JPS6065606A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6065606A JPS6065606A JP59169481A JP16948184A JPS6065606A JP S6065606 A JPS6065606 A JP S6065606A JP 59169481 A JP59169481 A JP 59169481A JP 16948184 A JP16948184 A JP 16948184A JP S6065606 A JPS6065606 A JP S6065606A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- output
- providing
- circuit according
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路に関する。
差分符号パルスを符号化回路に加え、記録あるいは直接
伝送することは通常の技術である。この回路は通常第１
および牙２の入力増幅器並びに牙１および珂・２の出力
比較器を含む。この符号パルスはこの増幅器の入力に加
えられ、この結果、この増幅器の出力電圧に対応する変
化が生じる。
伝送することは通常の技術である。この回路は通常第１
および牙２の入力増幅器並びに牙１および珂・２の出力
比較器を含む。この符号パルスはこの増幅器の入力に加
えられ、この結果、この増幅器の出力電圧に対応する変
化が生じる。
この入力回路はパルスが加えられたとき高インピーダン
スを示すことが必要である。通常、要求される高インピ
ーダンスを達成するには４０メガオームの抵抗体が必要
である。
スを示すことが必要である。通常、要求される高インピ
ーダンスを達成するには４０メガオームの抵抗体が必要
である。
問題はこのような抵抗体をＩＣチップ上に実現すること
は不可能であり、またこれらをチップの外に実現すると
コスト高と女ることである。要求される高インピーダン
スは電流源の使用によって達成することもできるが、こ
のような電流源はプロセスに敏感であシ、魅力的なアプ
ローチではない。
は不可能であり、またこれらをチップの外に実現すると
コスト高と女ることである。要求される高インピーダン
スは電流源の使用によって達成することもできるが、こ
のような電流源はプロセスに敏感であシ、魅力的なアプ
ローチではない。
本発明は差分符号入力信号に応答して出力を提供する手
段、通常低インピーダンスを持ち該入力信号が出現した
時制御信号に応答して選択的に高インピーダンスを提供
する手段、および該出力に応答して該制御信号を提供す
る帰還手段を含むことを特徴とする集積回路を提供する
。
段、通常低インピーダンスを持ち該入力信号が出現した
時制御信号に応答して選択的に高インピーダンスを提供
する手段、および該出力に応答して該制御信号を提供す
る帰還手段を含むことを特徴とする集積回路を提供する
。
以下に図面を参照して本発明の説明を行なう。
牙１図は先行技術のデータ伝送装置１１を含む集積回路
チップ１０を示す。該データ伝送装置１１は増幅器１６
および１４を含むが、該増幅器の正人力には差分符号人
力信号が加えられる。これら信号は端子１９および２０
のコンデンサ１６および１７を介して加えられる。増幅
器１６および１４への正の入力端子はそれぞれ抵抗体２
１および２２を介してバイアス電圧源に接続される。増
幅器１６および１４の出力端子はそれぞれ抵抗体２７お
−よび２８、並びに帰還経路２５および２６を介して関
連する増幅器の負入力端子に接続される。該帰還経路は
抵抗体６０によって互いに接続される。
チップ１０を示す。該データ伝送装置１１は増幅器１６
および１４を含むが、該増幅器の正人力には差分符号人
力信号が加えられる。これら信号は端子１９および２０
のコンデンサ１６および１７を介して加えられる。増幅
器１６および１４への正の入力端子はそれぞれ抵抗体２
１および２２を介してバイアス電圧源に接続される。増
幅器１６および１４の出力端子はそれぞれ抵抗体２７お
−よび２８、並びに帰還経路２５および２６を介して関
連する増幅器の負入力端子に接続される。該帰還経路は
抵抗体６０によって互いに接続される。
増幅器１６および１４の出力端子はぞれぞれ抵抗体６３
および６４を介して増幅器３２ Ｊの負および正の入力
端子に接続される。増幅器３２の出力端子はまた抵抗体
４１を含む帰還経路４０を介して増幅器３２の負入力端
子に接続される。増幅器３２の正入力端子は抵抗体４２
を介してアースに接続される。
および６４を介して増幅器３２ Ｊの負および正の入力
端子に接続される。増幅器３２の出力端子はまた抵抗体
４１を含む帰還経路４０を介して増幅器３２の負入力端
子に接続される。増幅器３２の正入力端子は抵抗体４２
を介してアースに接続される。
増幅器６２の出力端子はそれぞれ出力比較器５０および
５１の正負入力端子に接続される。ＶＤＤおよびＶｓｓ
間の抵抗体６０，６１゜６２および６６の直列接続によ
って分圧器が形成される。比較器５０の負入力端子は抵
抗体６０および６１の間を該分圧器に接続される。同様
に、比較器５１の正入力端子は抵抗体６２および６３の
間を該分圧器に接続される。
５１の正負入力端子に接続される。ＶＤＤおよびＶｓｓ
間の抵抗体６０，６１゜６２および６６の直列接続によ
って分圧器が形成される。比較器５０の負入力端子は抵
抗体６０および６１の間を該分圧器に接続される。同様
に、比較器５１の正入力端子は抵抗体６２および６３の
間を該分圧器に接続される。
第１図の破線６４と６５の間の構成は通常、計測増幅器
と呼ばれ２個の非反転増幅器を使用することによって高
人力インピーダンス差分増幅器機能を提供する。増幅器
１３および１４を含む二重（入力）増幅器牙１段は“引
き算°°増幅器３２と結合され入力端子（１９および２
０）の所に加えられる信号間の差に応答して非平衡終端
（シングルエンデツド）出力を提供する。この比較器の
所での高インピーダンスは比較器５０あるいは５１が真
のパルスを検出し、不当なスパイクに応答しないよう適
当なＲＯ定数を得るのに必要である。
と呼ばれ２個の非反転増幅器を使用することによって高
人力インピーダンス差分増幅器機能を提供する。増幅器
１３および１４を含む二重（入力）増幅器牙１段は“引
き算°°増幅器３２と結合され入力端子（１９および２
０）の所に加えられる信号間の差に応答して非平衡終端
（シングルエンデツド）出力を提供する。この比較器の
所での高インピーダンスは比較器５０あるいは５１が真
のパルスを検出し、不当なスパイクに応答しないよう適
当なＲＯ定数を得るのに必要である。
動作においては、基分増幅器は該増幅器への正入力端子
が２．５ボルトにバイアスきれたときに差分符号人力信
号に応答する。すなわち、入力端子１９および２０の各
々の所の人力信号は牙１の極性のパルスおよびこれに続
く第２の極性のパルスから構成されるが、ここで、との
第１のパルスは２．５ボルトの基準から開始し５ボルト
捷で上昇し、牙２のパルスは２．５ボルトから開始し０
ボルトに降下する。ここで、端子１９および２０上の第
１パルスはそれぞれ正および負の極性であると仮定する
。共通モードノイズを排除するために各種抵抗体２７．
２Ｂ、３０，３３，３４゜４１および４２が選択される
。
が２．５ボルトにバイアスきれたときに差分符号人力信
号に応答する。すなわち、入力端子１９および２０の各
々の所の人力信号は牙１の極性のパルスおよびこれに続
く第２の極性のパルスから構成されるが、ここで、との
第１のパルスは２．５ボルトの基準から開始し５ボルト
捷で上昇し、牙２のパルスは２．５ボルトから開始し０
ボルトに降下する。ここで、端子１９および２０上の第
１パルスはそれぞれ正および負の極性であると仮定する
。共通モードノイズを排除するために各種抵抗体２７．
２Ｂ、３０，３３，３４゜４１および４２が選択される
。
差分入力信号に応答して、増幅器１６および１４は出力
信号を増幅器６２の正負入力端子に加える。入力端子間
の差分が正である場合、増幅器６２が応答してそれぞれ
出力比較器５０および５１の正負入力端子に正の出力電
圧を加える。一方、差分が負である場合は増幅器６２は
これら入力端子に負電圧を加える。いずれの場合も、出
力比較器５０あるいは５１の１つが入力端子１９と２０
の間の差分を表わす出力を提供する。
信号を増幅器６２の正負入力端子に加える。入力端子間
の差分が正である場合、増幅器６２が応答してそれぞれ
出力比較器５０および５１の正負入力端子に正の出力電
圧を加える。一方、差分が負である場合は増幅器６２は
これら入力端子に負電圧を加える。いずれの場合も、出
力比較器５０あるいは５１の１つが入力端子１９と２０
の間の差分を表わす出力を提供する。
適切な動作を遂行するため、田・１図の抵抗体２１およ
び２２は差分符号信号が入力端子１９および２０に加え
られたとき高インピーダンスを提供することを要求され
る。０ＭＯ８集積に対して要求される適切なインピーダ
ンスを提供するためには、増幅器１３及び１４の正入力
端子間の抵抗体構成が牙２図に示すごとくトランジスタ
スイッチ７２および７３の構成と交換される。この構成
は入力信号が不在の場合高インピーダンスは必要でなく
、このバイアス電圧への電流経路のみが必要なることか
ら可能となる。
び２２は差分符号信号が入力端子１９および２０に加え
られたとき高インピーダンスを提供することを要求され
る。０ＭＯ８集積に対して要求される適切なインピーダ
ンスを提供するためには、増幅器１３及び１４の正入力
端子間の抵抗体構成が牙２図に示すごとくトランジスタ
スイッチ７２および７３の構成と交換される。この構成
は入力信号が不在の場合高インピーダンスは必要でなく
、このバイアス電圧への電流経路のみが必要なることか
ら可能となる。
第２図にはソースがアースに接続されドレンがそれぞれ
抵抗体７４および７５を介して増幅器１６および１４の
正入力端子に接続された隔離ゲート電界効果形トランジ
スタ（ＴＧＦＥＴ）を含むスイッチ７２および７３を示
す。スイッチ７２および７６は通常オンであり、結果と
して、通常２．５ボルトの電圧が増幅器１６および１４
の各々の正入力端子に加えられる。しかし、人力信号が
現われると、導線７６」−のパルスによってこれらトラ
ンジスタはオフにされる。
抵抗体７４および７５を介して増幅器１６および１４の
正入力端子に接続された隔離ゲート電界効果形トランジ
スタ（ＴＧＦＥＴ）を含むスイッチ７２および７３を示
す。スイッチ７２および７６は通常オンであり、結果と
して、通常２．５ボルトの電圧が増幅器１６および１４
の各々の正入力端子に加えられる。しかし、人力信号が
現われると、導線７６」−のパルスによってこれらトラ
ンジスタはオフにされる。
導線７６上のパルスは比較器５０あるいは５１のいずれ
かからの出力に応答して生成される。第６図は第１およ
び牙２の入力端子７８および７９を持つＯＲ回路７７を
示す。比較器５０および５１の出力端子はそれぞれ入力
端子７８および７９に接続される。回路７７の出力端子
はインバータ８０の入力端子に接続される。第２図の導
線７６はインバータ８０の出力端子に接続される。ＯＲ
回路７７およびインバータ８０はＮＯＲ回路８１として
動作する。比較器５０あるいは５１からの出力に応答し
てＮＯＲ回路８１は導線７６上にパルスを提供しトラン
ジスタ７２および７３をオフにする。この結果、符号人
力パルスが出現したとき適切な高インピーダンスが提供
される。勿論、該符号入力が終端すると、導線７６上の
制御パルスは終端する。この結果、トランジスタ７２お
よび７３はオフとなり入力増幅器の人力の所に適当なバ
イアスが提供される。
かからの出力に応答して生成される。第６図は第１およ
び牙２の入力端子７８および７９を持つＯＲ回路７７を
示す。比較器５０および５１の出力端子はそれぞれ入力
端子７８および７９に接続される。回路７７の出力端子
はインバータ８０の入力端子に接続される。第２図の導
線７６はインバータ８０の出力端子に接続される。ＯＲ
回路７７およびインバータ８０はＮＯＲ回路８１として
動作する。比較器５０あるいは５１からの出力に応答し
てＮＯＲ回路８１は導線７６上にパルスを提供しトラン
ジスタ７２および７３をオフにする。この結果、符号人
力パルスが出現したとき適切な高インピーダンスが提供
される。勿論、該符号入力が終端すると、導線７６上の
制御パルスは終端する。この結果、トランジスタ７２お
よび７３はオフとなり入力増幅器の人力の所に適当なバ
イアスが提供される。
トランジスタ７２および７６は第１図、牙２図および２
６図の残りの全ての必要とされる要素とともにＣＭＯ８
集積回路として実現することが可能である。この−例に
おいては、各スイッチに対して牙４図の双方向伝送装置
が採用される。該装置はＰ型トランジスタ９０およびＮ
型トランジスタ９１を含む。トランジスタ９０および９
１のケート電極は牙６図のインバータ８０に接続される
が、トランジスタ９０のゲートへの経路にインバータ９
２が位置される。ソース−ドレン経路はスイッチ７２と
して使用するため増幅器１６とバイアス電圧のソースの
間に接続される。スイッチ７６にも類似の双方向伝送装
置が使用される。
６図の残りの全ての必要とされる要素とともにＣＭＯ８
集積回路として実現することが可能である。この−例に
おいては、各スイッチに対して牙４図の双方向伝送装置
が採用される。該装置はＰ型トランジスタ９０およびＮ
型トランジスタ９１を含む。トランジスタ９０および９
１のケート電極は牙６図のインバータ８０に接続される
が、トランジスタ９０のゲートへの経路にインバータ９
２が位置される。ソース−ドレン経路はスイッチ７２と
して使用するため増幅器１６とバイアス電圧のソースの
間に接続される。スイッチ７６にも類似の双方向伝送装
置が使用される。
第５図は第４図の伝送装置による双タブ装置を示す。Ｐ
型およびＮ型導電体の表面タブ域１００および１０１は
それぞれＮ型基板１０２内に形成される。トランジスタ
９０及び９１はそれぞれ図示するごとく、Ｐタブ１００
のＮ＋表面域間およびＮタブ１０１のＰ十表面域間に形
成される。電気的接続は牙３図の接続と同一である。
型およびＮ型導電体の表面タブ域１００および１０１は
それぞれＮ型基板１０２内に形成される。トランジスタ
９０及び９１はそれぞれ図示するごとく、Ｐタブ１００
のＮ＋表面域間およびＮタブ１０１のＰ十表面域間に形
成される。電気的接続は牙３図の接続と同一である。
これと同様のスイッチ装置によって、オンチップで高イ
ンピーダンス差分増幅器装置を例えば双極技法などのよ
うな他の集積回路装置内に実現することも可能である。
ンピーダンス差分増幅器装置を例えば双極技法などのよ
うな他の集積回路装置内に実現することも可能である。
第１図は先行技術のＣＭＯＳ型ＩＣチップデータ伝送装
置の略回路図、 牙２図および牙６図は本発明を具体化するデータ伝送回
路の部分の略回路図、 牙４図および第５図は高インピーダンス状態に切シ替え
るとともに０ＭＯ８技法において集積可能なスイッチ装
置の略図を示す。 Ｆ／に、／ ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ、５
置の略回路図、 牙２図および牙６図は本発明を具体化するデータ伝送回
路の部分の略回路図、 牙４図および第５図は高インピーダンス状態に切シ替え
るとともに０ＭＯ８技法において集積可能なスイッチ装
置の略図を示す。 Ｆ／に、／ ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ、５
Claims (1)
- 【特許請求の範囲】 １、 差分符号人力信号に応答して出力を提供する手段
、通常低入力インピーダンスを持ち該人力信号が出現し
た時制御信号に応答して選択的に高インピーダンスを提
供する手段、および該出力に応答して該制御信号を提供
する帰還手段を含むことを特徴とする集積回路。 ２、特許請求の範囲第１項に記載の集積回路において、
該集積回路がＣＭＯ８集積回路であることを特徴とする
集積回路。 ６ 特許請求の範囲第１項あるいは第２項に記載の集積
回路において、出力を提供する該手段は、各々正負入力
端子を持つ牙１および第２人力増幅器を含む差分増幅器
装置を持つことを特徴とする集積回路。 ４ 特許請求の範囲第３項に記載の集積回路において、
該差分増幅器はその次に引き算器が続き該入力信号に応
答して出力を提供することを特徴とする集積回路。 ５、特許請求の範囲、８４項に記載の集積回路において
、出力を提供する該手段は、該引き算器からの供給を受
ける比較器装置を含むことを特徴とする集積回路。 ６、特許請求の範囲第３項、第４項あるいは第５項のい
ずれかに記載の集積回路において、出力を提供する該手
段は、各々がゲート電極を持つＰ型およびＮ型電界効果
トランジスタを含む第１双方向伝送装置、および該トラ
ンジスタの１つの該ゲートに直接にまた他方のトランジ
スタの該ゲートにインバータを介して該制御信号を加え
る手段を含むことを特徴とする集積回路。 ２、特許請求の範囲第６項に記載の集積回路において、
該トランジスタは回路経路内において該第１人力増幅器
の正入力端子とアースの間で接続された共通ソース−ド
レン経路を持つことを特徴とする集積回路。 ８．特許請求の範囲オフ環に記載の集積回路において、
出力を提供する該手段は、各々がゲート電極を持つＰ型
およびＮ型電界効果トランジスタを含む第２双方向伝送
装置、および該トランジスタの１つの該ゲートに直接に
、また他方のトランジスタの該ゲートにインバータを介
して該制御信号を加える手段を含むことを特徴とする集
積回路。 ９、 特許請求の範囲牙８項に記載の集積回路において
、該第２双方向伝送装置の該トランジスタが回路経路内
において該第２人力増幅器の正入力端子とアースの間で
接続された共通ソース−ドレン経路を持つことを特徴と
する集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/523,967 US4558239A (en) | 1983-08-17 | 1983-08-17 | High impedance amplifier for an IC chip |
| US523967 | 1983-08-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065606A true JPS6065606A (ja) | 1985-04-15 |
| JP2528091B2 JP2528091B2 (ja) | 1996-08-28 |
Family
ID=24087167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59169481A Expired - Fee Related JP2528091B2 (ja) | 1983-08-17 | 1984-08-15 | 集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4558239A (ja) |
| EP (1) | EP0137620B1 (ja) |
| JP (1) | JP2528091B2 (ja) |
| CA (1) | CA1224545A (ja) |
| DE (1) | DE3475861D1 (ja) |
| ES (1) | ES8507299A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665327A (en) * | 1984-06-27 | 1987-05-12 | Harris Corporation | Current to voltage interface |
| JPS6220362A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 積層電気回路用信号伝送回路 |
| NL1002732C2 (nl) * | 1996-03-28 | 1997-09-30 | Stichting Tech Wetenschapp | Instrumentatieversterker. |
| JPH09294025A (ja) * | 1996-04-25 | 1997-11-11 | Nec Yamagata Ltd | 容量結合回路 |
| FR2757702B1 (fr) * | 1996-12-23 | 1999-01-29 | Schneider Electric Sa | Appareil electrique comportant une entree de commande |
| KR200459734Y1 (ko) * | 2010-09-20 | 2012-04-19 | 정명하 | 안경용 코받침 설치구조 |
| US9993386B2 (en) | 2013-11-29 | 2018-06-12 | Louis G. RACETTE | Instrumentation absolute value differential amplifier circuit and applications |
Citations (1)
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Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1983
- 1983-08-17 US US06/523,967 patent/US4558239A/en not_active Expired - Lifetime
-
1984
- 1984-07-31 CA CA000460103A patent/CA1224545A/en not_active Expired
- 1984-08-08 DE DE8484305382T patent/DE3475861D1/de not_active Expired
- 1984-08-08 EP EP84305382A patent/EP0137620B1/en not_active Expired
- 1984-08-14 ES ES535167A patent/ES8507299A1/es not_active Expired
- 1984-08-15 JP JP59169481A patent/JP2528091B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513630A (en) * | 1978-07-11 | 1980-01-30 | Nippon Denso Co | Voltage regulator for automotive generator |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3475861D1 (en) | 1989-02-02 |
| CA1224545A (en) | 1987-07-21 |
| EP0137620A2 (en) | 1985-04-17 |
| EP0137620A3 (en) | 1986-03-26 |
| JP2528091B2 (ja) | 1996-08-28 |
| ES535167A0 (es) | 1985-09-01 |
| US4558239A (en) | 1985-12-10 |
| ES8507299A1 (es) | 1985-09-01 |
| EP0137620B1 (en) | 1988-12-28 |
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