KR20040076833A - 반도체 집적회로 장치 - Google Patents

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KR20040076833A
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KR1020040013111A
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야마모토세이이치
마에다노리히로
우에다도요카주
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로무 가부시키가이샤
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    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches

Abstract

파워 트랜지스터 M1의 드레인을 연산 증폭기 A의 비반전 입력단자에 접속하는 동시에, 트랜지스터 M2의 드레인을 연산 증폭기 A의 반전 입력단자에 접속함으로써, 게이트끼리 및 소스끼리를 접속한 파워 트랜지스터 M1 및 트랜지스터 M2의 드레인 전압을 실질적으로 동등하게 한다. 트랜지스터 M2의 드레인 전류는 파워 트랜지스터 M1의 드레인 전류에 비례하는 전류 신호로서 검출 단자(13)를 통해 출력된다.

Description

반도체 집적회로 장치 {SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 대전류(大電流)가 흐르는 파워 MOSFET이나 파워 바이폴라 트랜지스터 등과 같은 파워 트랜지스터를 구비하는 반도체 집적회로 장치에 관한 것이다.
모터 드라이버와 같이 부하를 구동하기 위해 대전류가 흐르는 파워 트랜지스터를 구비하는 반도체 집적회로 장치에 있어서, 파워 트랜지스터에 규정 이상의 대전류가 흐름에 따라 일어나는 파워 트랜지스터의 파괴를 막기 위해서, 파워 트랜지스터에 흐르는 전류량을 검출하기 위한 전류 검출 회로나 과전류 보호 회로가 설치된다. 이와 같은 전류 검출 회로 및 과전류 보호 회로에 있어서, 파워 트랜지스터를 포함하는 회로에 직접 접속된 전류 검출용 저항을 이용하여 전류 검출을 행하는 타입이 있다.
그러나, 파워 트랜지스터를 구비하는 반도체 집적회로 장치는 예컨데 5V의 낮은 전원 전압으로 작동되기도 한다. 이와 같은 경우, 부하에 공급되는 전압의 다이내믹 레인지를 충분히 넓게 확보하기 위해서, 부하에 공급되는 전압에 대한 전압 강하를 최소화할 필요가 있다. 따라서, 파워 트랜지스터를 포함하는 회로에 직렬접속된 전류 검출용 저항에 의한 전압 강하를 고려한다면, 상술된 회로 구성은 낮은 전원 전압으로 작동되는 반도체 집적회로 장치에 적절하지 않다.
이와 같이 전압 강하가 감소된 전류 검출 회로 또는 과전류 보호 회로를 사용한 종래 기술의 예로서, 일본 특공평 H7-120221호 공보, H8-34222호 공보, 및 특개 2002-16219호 공보, 2002-26707호 공보, 2002-280886호 공보를 참조하면, 드레인 및 게이트가 각각 파워 트랜지스터의 드레인 및 게이트와 동일 전위로 된 트랜지스터로부터의 전류에 따라 파워 트랜지스터를 과전류로부터 보호하는 과전류 보호 기능이 있는 파워 MOSFET가 제안되고 있다. 또한, 종래 기술의 다른 예로서, 일본 특개평 6-61432호 공보를 참조하면, 파워 FET와 이 파워 FET와 병렬 접속된 센스 FET가 각각 연산 증폭기의 입력단자에 접속되어, 이 연산 증폭기의 출력단자와 센스 FET의 입력단자 사이의 전위차를 검출함으로써 전류 검출이 이루어지는 반도체 장치가 제안되고 있다.
상술된 특공평 H7-120221호 공보, H8-34222호 공보, 및 특개 2002-16219호 공보, 2002-26707호 공보, 2002-280886호 공보에 개시된 회로 구성의 과전류 보호 회로나 전류 검출 회로에 있어서, 드레인 및 게이트가 각각 파워 트랜지스터의 드레인 및 게이트와 동일 전위로 된 트랜지스터로부터의 전류를 검출함으로써 파워 트랜지스터의 전류 검출을 행한다. 그러나, 두 트랜지스터의 소스가 동일 전위로 되도록 강제적으로 구성되어 있지 않다. 따라서, 전류 검출용 트랜지스터와 파워 트랜지스터가 완전히 동일한 동작 상태로 작동하지 않는다. 이에 따라, 파워 트랜지스터를 통하여 흐르는 전류에 비례하는 전류를 검출하는 것이 불가능하다.
또한, 상술된 특개평 6-61432호 공보에 개시된 회로 구성의 반도체 장치는 연산 증폭기의 반전 입력단자와 출력단자 사이에 저항을 접속하는 구성으로 하고 있기 때문에, 센스 FET의 소스 전류를 연산 증폭기의 반전 입력단자측으로부터 검출 전류로서 출력하는 경우에도, 센스 FET의 소스 전류의 일부가 저항을 통하여 연산 증폭기로 흐른다. 따라서, 센스 FET의 소스 전류가 완전히 출력되는 것은 아니며, 그 동작 상태에 따라 변동하는 값이 된다. 따라서, 연산 증폭기의 출력단자측의 전압과 연산 증폭기의 반전 입력단자측의 전압 사이의 차를 검출함으로써 파워 FET를 흐르는 전류를 검출하도록 구성해야한다.
또한, 상기 구성에서, 연산 증폭기의 출력단자와 반전 입력단자 사이에 접속된 저항을 통해 센스 FET의 소스 전류를 흐르도록 하기 위해서, 연산 증폭기의 반전 입력단자를 비교기, 연산 증폭기의 입력단자 등으로부터 전류가 흐르지 않는 회로단에 접속할 필요가 있다. 즉, 후단에 전압 증폭단으로 기능하는 회로를 설치할 필요가 있다. 또한, 전류 신호를 출력하기 위해서 상기 전압 증폭단을 전압-대-전류 변환 회로단으로 설치하는 것이 필요하다.
이와 같은 문제를 감안하여, 본 발명은 전류 검출에 사용되는 트랜지스터가 파워 트랜지스터와 동일한 상태로 동작하며, 검출용 신호로서 전류 신호를 출력하는 반도체 집적회로 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시형태의 반도체 집적회로 장치의 내부 구성의 한 예를 나타내는 회로 블록도.
도 2는 본 발명의 제1 실시형태의 반도체 집적회로 장치의 내부 구성의 다른 예를 나타내는 회로 블록도.
도 3a 및 도 3b는 본 발명의 제1 실시형태의 반도체 집적회로 장치의 내부 구성의 다른 예를 나타내는 회로 블록도.
도 4a∼도 4d는 본 발명의 제1 실시형태의 반도체 집적회로 장치의 다른 내부 구성을 나타내는 회로 블록도.
도 5a∼도 5d는 본 발명의 제1의 실시형태의 반도체 집적회로 장치의 내부 구성의 다른 예를 나타내는 회로 블록도.
도 6a∼도 6d는 본 발명의 제1 실시형태의 반도체 집적회로 장치의 내부 구성의 다른 예를 나타내는 회로 블록도.
도 7은 본 발명의 제2 실시형태의 반도체 집적회로 장치의 내부 구성의 예를 나타내는 회로 블록도.
도 8은 본 발명의 제2 실시형태의 반도체 집적회로 장치의 내부 구성의 다른 예를 나타내는 회로 블록도.
도 9a 및 도 9b는 본 발명의 제2 실시형태의 반도체 집적회로 장치의 내부 구성의 다른 예를 나타내는 회로 블록도.
도 10a∼도 10d는 본 발명의 제2 실시형태의 반도체 집적회로 장치의 내부 구성의 다른 예를 나타내는 회로 블록도.
상기 목적을 달성하기 위해서, 본 발명의 반도체 집적회로 장치는: 부하에대전류를 공급하는 파워 트랜지스터; 제2 전극 및 제어 전극이 상기 파워 트랜지스터의 제2 전극 및 제어 전극에 각각 접속되는 제1 트랜지스터; 상기 제1 트랜지스터의 제1 전극에 제1 및 제2 전극 중 하나가 접속되는 제2 트랜지스터; 및 한 입력단자가 상기 파워 트랜지스터의 제1 전극에 접속되고, 다른 입력단자가 상기 제1 트랜지스터의 제1 전극에 접속되고, 출력 단자가 상기 제2 트랜지스터의 제어 전극에 접속되는 연산 증폭기를 구비한다. 여기서, 상기 제2 트랜지스터는 상기 파워 트랜지스터를 통하여 흐르는 전류에 비례하는 전류 신호를 제1 및 제2 전극 중 다른 하나에서 출력한다.
또한, 본 발명의 반도체 집적회로 장치는: 부하에 대전류를 공급하는 파워 트랜지스터; 제2 전극 및 제어 전극이 상기 파워 트랜지스터의 제2 전극 및 제어 전극에 각각 접속되는 제1 트랜지스터; 제2 전극이 상기 제1 트랜지스터의 제1 전극에 접속되는 제2 트랜지스터; 및 제어 전극이 상기 파워 트랜지스터의 제1 전극에 접속되고, 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 제 3 트랜지스터를 구비한다. 여기서, 상기 제2 트랜지스터는 상기 파워 트랜지스터를 통하여 흐르는 전류에 비례하는 전류 신호를 제1 전극에서 출력한다.
<제1 실시형태>
본 발명의 제1 실시형태를 도면을 참조하여 이하에 설명한다. 도 1은 본 실시형태의 파워 트랜지스터를 구비한 반도체 집적회로 장치의 내부 구성의 한 예를 나타내는 회로 블록도이다.
도 1에 도시된 반도체 집적회로 장치는 부하 L에 전류를 공급하는 파워 트랜지스터 M1; 파워 트랜지스터 M1의 게이트 및 소스 각각에 게이트 및 소스가 접속되는 트랜지스터 M2; 파워 트랜지스터 M1의 드레인에 비반전 입력단자가 접속되고, 트랜지스터 M2의 드레인에 반전 입력단자가 접속되는 연산 증폭기 A; 및 연산 증폭기 A의 출력단자에 게이트가 접속되고, 트랜지스터 M2의 드레인에 소스가 접속되는 트랜지스터 M3을 구비한다.
또한, 파워 트랜지스터 M1 및 트랜지스터 M2의 소스가 접지 단자(10)를 통하여 접지되고, 제어 신호가 파워 트랜지스터 M1 및 트랜지스터 M2의 게이트에 제어 단자(11)를 통하여 입력된다. 또한, 파워 트랜지스터 M1의 드레인이 부하 L에 부하 단자(12)를 통하여 접속된다. 트랜지스터 M3의 드레인은 공급된 검출 전류를 통하여 검출 단자(13)에 접속된다. 여기서, 파워 트랜지스터 M1 및 트랜지스터 M2 또는 M3은 N채널 MOSFET이다. 상기 트랜지스터 M3 및 연산 증폭기 A는 부귀환 회로를 구성한다.
상술된 바와 같이 구성된 반도체 집적회로 장치에 있어서, 연산 증폭기 A의 반전 입력단자 및 비반전 입력단자의 전압이 동일하므로, 파워 트랜지스터 M1 및 트랜지스터 M2 각각의 드레인에 걸리는 전압이 거의 동등하게 된다. 따라서, 파워 트랜지스터 M1 및 트랜지스터 M2는 각각의 소스끼리 및 게이트끼리가 접속되어 있기 때문에, 드레인 및 소스 및 게이트 각각에 인가되는 전압이 동등하게 된다.
이와 같이, 파워 트랜지스터 M1 및 트랜지스터 M2의 각 전극에 인가되는 전압을 동일하게 함으로써, 트랜지스터 M2를 통하여 흐르는 드레인 전류가 파워 트랜지스터 M1을 통하여 흐르는 드레인 전류에 비례하는 값으로 될 수 있다. 상세하게는, 파워 트랜지스터 M1의 게이트 폭 및 게이트 길이를 각각 W1, L1으로 하고, 트랜지스터 M2의 게이트 폭 및 게이트 길이를 각각 W2, L2로 가정한다. 그 다음, 파워 트랜지스터 M1의 드레인 전류 I1에 대하여, 트랜지스터 M2의 드레인 전류 I2는 I1 ×(W2/L2) / (W1/Ll) 로 된다. 이 때, 트랜지스터 M2의 드레인 전류가 약 수 ㎂∼수 십 ㎂이고, 트랜지스터 M1의 드레인 전류가 약 수 백 ㎂이다.
또한, 트랜지스터 M3을 설치함에 따라, 연산 증폭기 A의 출력 전압이 트랜지스터 M3의 게이트 전압으로서 샘플링되는 목적으로만 사용되도록 한다. 이는 트랜지스터 M2가 저항 등을 통하여 연산 증폭기 A의 출력단자에 직접 접속되는 경우와는 반대로, 트랜지스터 M3의 드레인 전류의 일부, 또는 검출 단자(13)를 통하여 연산 증폭기 A로 흐르는 전류의 일부로 대하여 연산 증폭기 A에 유입되는 것을 막을 수 있다. 그 결과, 연산 증폭기 A로 전류가 유입 또는 유출되어 검출 단자(13)에 나타나는 전류가 연산 증폭기 A로 인해 영향을 받는 일이 없기 때문에, 검출 단자(13)에 나타나는 전류가 파워 트랜지스터 M1의 드레인 전류에 비례하는 트랜지스터 M2의 드레인 전류를 나타낸다.
도 1에서 트랜지스터 M3으로 N채널 MOSFET을 사용한다. 그러나, 도 2에 되시된 바와 같이 트랜지스터 M3 대신에 npn형 바이폴라 트랜지스터인 트랜지스터 T3을 사용할 수도 있다. 이 경우, 트랜지스터 T3은 컬렉터가 검출 단자(13)에 접속되고, 베이스가 연산 증폭기 A의 출력단자에 접속되고, 이미터가 트랜지스터 M2의 드레인에 접속된다. 즉, 트랜지스터 T3 및 연산 증폭기 A는 부귀환 회로를 구성한다. 이 트랜지스터 T3의 베이스 전류는 컬렉터 전류에 비해 미소하기 때문에, 도 1의 경우와 동일하게 검출 단자(13)에 나타나는 전류가 파워 트랜지스터 M1의 드레인 전류에 비례하는 트랜지스터 M2의 드레인 전류를 나타낸다.
도 1 및 도 2에서, 파워 트랜지스터 M1으로 N채널 MOSFET을 사용한다. 그러나, 도 3a 및 도 3b에 도시된 바와 같이 파워 트랜지스터 Ml 대신에 npn형 바이폴라 트랜지스터인 파워 트랜지스터 T1를 사용할 수도 있다. 이 경우, N채널 MOSFET인 트랜지스터 M2 대신에 npn형 바이폴라 트랜지스터를 트랜지스터 T2로 사용한다.
연산 증폭기 A의 비반전 입력단자 및 반전 입력단자 각각은 파워 트랜지스터 T1의 컬렉터 및 트랜지스터 T2의 컬렉터에 접속된다. 상기 파워 트랜지스터 T1 및 트랜지스터 T2의 이미터가 접지 단자(10)에 접소되고, 상기 파워 트랜지스터 T1 및 트랜지스터 T2의 베이스가 제어 단자(11)에 접속된다. 도 3a는 N채널 MOSFET을 트랜지스터 M3으로 사용한 경우를 나타내는 도면이고, 도 3b는 npn형 바이폴라 트랜지스터를 트랜지스터 T3로 사용한 경우를 나타내는 도면이다.
도 3a 및 도 3b에 도시된 바와 같은 구성에서, 연산 증폭기 A 및 트랜지스터 M3 또는 T3은 도 1 및 도 2의 연산 증폭기 A 및 트랜지스터 M3 또는 T3과 동일한 기능을 구비한다. 또한, 파워 트랜지스터 T1 및 트랜지스터 T2에는 각 이미터, 컬렉터 및 베이스에 동일한 전압이 인가된다. 이에 따라, 파워 트랜지스터 T1 및 트랜지스터 T2를 통하여 상기 두 트랜지스터의 이미터 면적에 비례하는 컬렉터 전류가 흐른다. 따라서, 파워 트랜지스터 T1 및 트랜지스터 T2의 이미터 면적을 각각 S1, S2로 하고, 파워 트랜지스터 Tl의 컬렉터 전류 I1에 대하여, 트랜지스터 T2를 통하여 흐르는 컬렉터 전류 I2가 I1 ×S2/S1으로 되고, 상기 컬렉터 전류 I2는 검출 단자(13)에 나타난다.
도 1, 도 2, 도 3a 및 도 3b에서, 파워 트랜지스터 Ml, T1은 연산 증폭기 A의 비반전 입력단자에 접속되고, 트랜지스터 M2, T2는 연산 증폭기 A의 반전 입력단자에 접속된다. 그러나, 연산 증폭기 A의 비반전 입력단자 및 반전 입력단자에의 접속 관계를 반대로 할 수도 있다. 즉, 이 경우, 도 4a 및 도 4b에 도시된 바와 같이 파워 트랜지스터 M1의 드레인 및 트랜지스터 M2의 드레인은 연산 증폭기 A의 반전 입력단자 및 비반전 입력단자 각각에 접속되거나, 또는 도 4c 및 도 4d에 도시된 바와 같이 파워 트랜지스터 T1의 컬렉터 및 트랜지스터 T2의 컬렉터는 연산 증폭기 A의 반전 입력단자 및 비반전 입력단자 각각에 접속된다.
이 경우, 연산 증폭기 A의 출력단자에 접속된 트랜지스터 M3 또는 T3은 각각 P채널 MOSFET 및 pnp형 바이폴라 트랜지스터이므로, 연산 증폭기 A 및 트랜지스터 M3 또는 T3이 부귀환 회로를 구성한다. 즉, 도 4a 및 도 4c에 도시된 바와 같이, 트랜지스터 M3은 게이트가 연산 증폭기 A의 출력단자에 접속되고, 소스가 검출 단자(13)에 접속되고, 드레인이 연산 증폭기 A의 비반전 입력단자에 접속된다; 또는, 도 4b 및 도 4d에 도시된 바와 같이, 트랜지스터 T3은 베이스가 연산 증폭기 A의 출력단자에 접속되고, 이미터가 검출 단자(13)에 접속되고, 컬렉터가 연산 증폭기 A의 비반전 입력단자에 접속된다.
도 1, 도 2, 도 3a, 도 3b, 및 도 4a∼도 4d에서, 파워 트랜지스터 M1, 트랜지스터 M2가 N채널 MOSFET이거나, 또는 파워 트랜지스터 T1 및 트랜지스터 T2가 npn형 바이폴라 트랜지스터이다. 그러나, 도 5a∼도 5d에 도시된 바와 같이 파워트랜지스터 M1 및 트랜지스터 M2로서 P채널 MOSFET을 사용하거나, 또는 파워 트랜지스터 Tl 및 트랜지스터 T2으로서 pnp형 바이폴라 트랜지스터를 사용할 수도 있다.
이 경우, 도 5a 및 도 5b에 도시된 바와 같이, 파워 트랜지스터 M1의 드레인 및 트랜지스터 M2의 드레인은 각각 연산 증폭기 A의 비반전 입력단자 및 반전 입력단자에 접속된다. 또한, 트랜지스터 M3 또는 T3으로 각각 P채널 MOSFET 또는 pnp형 바이폴라 트랜지스터를 사용하고, 연산 증폭기 A의 비반전 입력단자와 출력단자(12)를 접속한다. 이에 따라, 도 5a 및 도 5b에 도시된 회로 구성은 도 1 및 도 2와 역극성이나, 그 상호 접속 관계는 동일한다.
또한, 도 5c 및 도 5d에 도시된 바와 같이, 파워 트랜지스터 T1의 컬렉터 및 트랜지스터 T2의 컬렉터는 각각 연산 증폭기 A의 비반전 입력단자 및 반전 입력단자에 접속된다. 또한, P채널 MOSFET 또는 pnp형 바이폴라 트랜지스터를 각각 트랜지스터 M3 또는 T3으로 사용하고, 연산 증폭기 A의 비반전 입력단자와 출력단자(12)를 접속한다. 이에 따라, 도 5c 및 도 5d의 회로 구성은 도 3a 및 도 3b와 역극성이나, 그 상호 접속 관계는 동일하다.
또한, 도 6a 및 도 6b에 도시된 바와 같이, 파워 트랜지스터 M1의 드레인 및 트랜지스터 M2의 드레인은 각각 연산 증폭기 A의 반전 입력단자 및 비반전 입력단자에 접속된다. 또한, N채널 MOSFET 또는 npn형 바이폴라 트랜지스터를 각각 트랜지스터 M3 또는 T3로 사용하고, 연산 증폭기 A의 반전 입력단자와 출력단자(12)를 접속한다. 이에 따라, 도 6a 및 도 6b의 회로 구성은 도 4a 및 도 4b와 역극성이나, 그 상호 접속 관계는 동일하다.
또한, 도 6c 및 도 6d에 도시된 바와 같이, 파워 트랜지스터 T1의 컬렉터 및 트랜지스터 T2의 컬렉터는 각각 연산 증폭기 A의 반전 입력단자 및 비반전 입력단자에 접속된다. 또한, N채널 MOSFET 또는 npn형 바이폴라 트랜지스터를 각각 트랜지스터 M3 또는 T3로서 사용하고, 연산 증폭기 A의 반전 입력단자와 출력단자(12)를 접속한다. 이에 따라, 도 6c 및 도 6d의 회로 구성은 도 4c 및 도 4d와 역극성이나, 그 상호 접속 관계는 동일하다.
<제2 실시형태>
본 발명의 제2 실시형태를 도면을 참조하여 이하에 설명한다. 도 7은 본 실시형태의 파워 트랜지스터를 구비한 반도체 집적회로 장치의 내부 구성의 한 예를 나타내는 회로 블록도이다. 또한, 도 7에 있어서 도 1과 동일한 소자에 대해서는 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
도 7의 반도체 집적회로 장치는 도 1의 연산 증폭기 A가 삭제되고, 저항 R 및 트랜지스터 M4를 대신 제공한 점에서 도 1의 반도체 집적회로 장치와 상이하다. 전원 전압 VDD는 저항 R의 한 단부에 공급된다. 트랜지스터 M4는 소스가 저항 R의 다른 단부 및 트랜지스터 M3의 게이트에 접속되고, 게이트가 파워 트랜지스터 M1의 드레인에 접속된다. 이 트랜지스터 M4는 드레인이 접지 단자(10)를 통하여 접지된 P채널 MOSFET이다. 상기 트랜지스터 M3, M4는 실질적으로 동일한 소스-게이트의 임계 전압 Vth을 갖는다.
상기 구성에서, 파워 트랜지스터 M1의 드레인 전압을 Va로 가정한다면, 이파워 트랜지스터 M1의 드레인 전압 Va가 트랜지스터 M4의 게이트에 공급되고, 이에 따라 트랜지스터 M4의 소스 전압이 Va+Vth로 된다. 이 트랜지스터 M4의 소스 전압 Va+Vth가 트랜지스터 M3의 게이트에 공급되고, 이에 따라 트랜지스터 M3의 소스 전압이 Va+Vth-Vth=Va로 된다. 트랜지스터 M2의 드레인 전압은 Va, 즉 파워 트랜지스터 M1의 드레인 전압과 동일하게 된다.
따라서, 트랜지스터 M2의 드레인 전압, 게이트 전압 및 소스 전압은 각각, 파워 트랜지스터 M1의 드레인 전압, 게이트 전압 및 소스 전압과 동일한게 된다. 이에 따라, 트랜지스터 M2의 드레인 전류는 트랜지스터 M1의 드레인 전류에 대하여 (게이트 폭)/(게이트 길이)에 의해 비례한다. 또한, 파워 트랜지스터 M1의 드레인 전압은 트랜지스터 M4의 게이트 전압으로서 샘플링되는 목적으로만 사용되며, 트랜지스터 M4의 소스 전압은 트랜지스터 M3의 게이트 전압으로서 샘플링되는 목적으로만 사용된다. 이에 따라, 검출 단자(13)를 통하여 공급되는 트랜지스터 M2의 드레인 전류에 가해지는 영향이 감소된다.
즉, 트랜지스터 M3의 드레인 전류가 트랜지스터 M4와 저항 R로 구성된 회로를 통하여 흐르는 전류에 의하여 증감하는 일은 없으나, 트랜지스터 M2의 드레인 전류와 동일하게 된다. 또한, 파워 트랜지스터 M1을 통하여 흐르는 전류가 트랜지스터 M4와 저항 R로 구성된 회로를 통하여 흐르는 전류에 의하여 증감하는 일은 없으나, 부하 L을 통하여 흐르는 전류와 동일하게 된다. 따라서, 제1 실시형태와 동일하게 검출 단자(13)에 나타나는 전류는 파워 트랜지스터 M1의 드레인 전류에 비례하는 트랜지스터 M2의 드레인 전류와 동일하게 된다.
도 7에서, N채널 MOSFET을 트랜지스터 M3로 사용하고, P채널 MOSFET을 트랜지스터 M4로 사용하였다. 그러나, 도 8과 같이 트랜지스터 M3 대신에 npn형 바이폴라 트랜지스터인 트랜지스터 T3을 사용하고 트랜지스터 M4 대신에 pnp형 바이폴라 트랜지스터 T4를 사용할 수도 있다.
이 경우, 트랜지스터 T3은 컬렉터가 검출 단자(13)에 접속되고, 베이스가 저항 R의 다른 한 단부에 접속되고, 이미터가 트랜지스터 M2의 드레인에 접속된다. 또한, 트랜지스터 T4는 컬렉터가 접지 단자(10)에 접속되고, 베이스가 트랜지스터 M1의 드레인에 접속되고, 이미터가 트랜지스터 T3의 베이스에 접속된다. 이 트랜지스터 T3, T4의 베이스 전류는 컬렉터 전류에 비해 미소하기 때문에, 도 7의 경우와 동일하게 검출 단자(13)에 나타나는 전류가 파워 트랜지스터 M1의 드레인 전류에 비례하는 트랜지스터 M2의 드레인 전류의 전류를 나타낸다.
도 7 및 도 8에서, N채널 MOSFET을 파워 트랜지스터 M1로 사용하였다. 그러나, 도 9a 및 도 9b와 같이 바이폴라 트랜지스터 M1 대신에 npn형 바이폴라 트랜지스터인 파워 트랜지스터 T1을 사용할 수도 있다. 이 경우, N채널 MOSFET인 트랜지스터 M2 대신에 npn형 바이폴라 트랜지스터를 트랜지스터 T2로서 사용한다.
도 9a에서, 파워 트랜지스터 T1의 컬렉터가 트랜지스터 M4의 게이트에 접속되고, 트랜지스터 T2의 컬렉터가 트랜지스터 M3의 소스에 접속된다. 도9b에서, 파워 트랜지스터 T1의 컬렉터가 트랜지스터 T4의 베이스에 접속되고, 트랜지스터 T2의 컬렉터가 트랜지스터 T3의 이미터에 접속된다. 또한, 도 9a 및 도 9b에서, 파워 트랜지스터 T1 및 트랜지스터 T2의 이미터가 접지 단자(10)에 접속되고, 파워 트랜지스터 T1 및 트랜지스터 T2의 베이스가 제어 단자(11)에 접속된다.
도 7, 도 8, 도 9a 및 도 9b에서, N채널 MOSFET을 파워 트랜지스터 M1 및 트랜지스터 M2로 사용하거나, 또는 npn형 바이폴라 트랜지스터를 파워 트랜지스터 T1 및 트랜지스터 T2로 사용하였다. 그러나, 파워 트랜지스터 M1 및 트랜지스터 M2로서 P채널 MOSFET을 사용할 수도 있으며, 파워 트랜지스터 T1 및 트랜지스터 T2로서 pnp형 바이폴라 트랜지스터를 사용하 수도 있다.
또한, 도 10a 및 도 10c에 도시된 바와 같이, P채널 MOSFET을 트랜지스터 M2의 드레인 또는 트랜지스터 T2의 컬렉터에 소스가 접속된 트랜지스터 M3으로 사용하고, N채널 MOSFET를 파워 트랜지스터 M1의 드레인 또는 파워 트랜지스터 T1의 컬렉터에 게이트가 접속된 트랜지스터 M4로서 사용할 수도 있다. 이에 따라, 도 10a 및 도 10c의 회로 구성은 도 7 및 도 9a와 역극성이나, 그 상호 접속 관계는 동일하다.
또한, 도 10b 및 도 10d에 도시된 바와 같이, pnp형 바이폴라 트랜지스터를 트랜지스터 M2의 드레인 또는 트랜지스터 T2의 컬렉터에 이미터가 접속된 트랜지스터 T3로 사용하고, 또한 npn형 바이폴라 트랜지스터를 파워 트랜지스터 M1의 드레인 또는 파워 트랜지스터 T1의 컬렉터에 베이스가 접속된 트랜지스터 T4로 사용한다. 이에 따라, 도 10b 및 도 10d의 회로 구성은 도 8, 도 9b와 역극성이나, 그 상호 접속 관계는 동일하다.
본 발명에 의하면, 파워 트랜지스터의 제1 전극, 제2 전극 및 제어 전극 각각에 걸리는 전압과 실질적으로 동일한 제1 전극, 제2 전극 및 제어 전극 전압이 걸리는 제1 트랜지스터를 통하여 흐르는 전류를 전류 신호로서 출력한다. 이는 파워 트랜지스터와 실질적으로 동일한 상태에서 작동하는 제1 트랜지스터를 통하여 흐르는 전류 신호가 파워 트랜지스터를 통하여 흐르는 전류 신호에 비례하는 관계가 되도록 하고, 파워 트랜지스터를 통하여 흐르는 전류를 보다 정확하게 확인할 수 있다. 또한, 제1 트랜지스터를 통하여 흘러서 출력되는 전류 신호는 다른 회로부분을 통하여 흐르는 전류에 의해 영향을 받지 않는 구성으로 할 수 있다. 따라서, 출력된 전류 신호를 신뢰성이 높은 전류 신호로 할 수 있다.

Claims (7)

  1. 부하에 대전류를 공급하는 파워 트랜지스터;
    제2 전극 및 제어 전극이 상기 파워 트랜지스터의 제2 전극 및 제어 전극에 각각 접속되는 제1 트랜지스터;
    제1 전극 또는 제2 전극 중 하나가 상기 제1 트랜지스터의 제1 전극에 접속되는 제2 트랜지스터; 및
    한 입력단자가 상기 파워 트랜지스터의 제1 전극에 접속되고, 다른 입력단자가 상기 제1 트랜지스터의 제1 전극에 접속되고, 출력단자가 상기 제2 트랜지스터의 제어 전극에 접속되는 연산 증폭기를 구비하고,
    상기 제2 트랜지스터는 상기 파워 트랜지스터를 통하여 흐르는 전류에 비례하는 전류 신호를 제1 및 제2 전극 중 다른 하나에서 출력하는 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제1항에 있어서,
    상기 제2 트랜지스터 및 상기 연산 증폭기가 부귀환 회로를 구성하는 것을 특징으로 하는 반도체 집적회로 장치.
  3. 부하에 대전류를 공급하는 파워 트랜지스터;
    제2 전극 및 제어 전극이 상기 파워 트랜지스터의 제2 전극 및 제어 전극에각각 접속되는 제1 트랜지스터; 및
    제2 전극이 상기 제1 트랜지스터의 제1 전극에 접속되는 제2 트랜지스터;
    제어 전극이 상기 파워 트랜지스터의 제1 전극에 접속되고, 제2 전극이 상기 제2 트랜지스터의 제어 전극에 접속되는 제 3 트랜지스터를 구비하고,
    상기 제2 트랜지스터는 상기 파워 트랜지스터를 통하여 흐르는 전류에 비례하는 전류 신호를 제1 전극에서 출력하는 것을 특징으로 하는 반도체 집적회로 장치.
  4. 제3항에 있어서,
    상기 제3 트랜지스터의 제1 전극은 상기 파워 트랜지스터 및 상기 제1 트랜지스터의 제2 전극에 접속되고, 직류 전압이 저항을 통하여 상기 제3 트랜지스터의 제2 전극에 인가되는 것을 특징으로 하는 반도체 집적회로 장치.
  5. 제3항에 있어서,
    상기 제2 및 제3 트랜지스터는 역극성의 트랜지스터이고, 상기 제2 트랜지스터의 제2 전극과 제어 전극 사이에 발생하는 전위차는 상기 제3 트랜지스터의 제2 전극과 제어 전극 사이에 발생하는 전위차와 실질적으로 동일한 것을 특징으로 하는 반도체 집적회로 장치.
  6. 제5항에 있어서,
    상기 제2 트랜지스터가 상기 제1 트랜지스터와 동일한 극성의 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제6항에 있어서,
    상기 제3 트랜지스터의 제1 전극은 상기 파워 트랜지스터 및 상기 제1 트랜지스터의 제2 전극에 접속되고, 직류 전압이 저항을 통하여 상기 제3 트랜지스터의 제2 전극에 인가되는 것을 특징으로 하는 반도체 집적회로 장치.
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