JPH10308456A - 抵抗発生用回路配置 - Google Patents
抵抗発生用回路配置Info
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- JPH10308456A JPH10308456A JP10111609A JP11160998A JPH10308456A JP H10308456 A JPH10308456 A JP H10308456A JP 10111609 A JP10111609 A JP 10111609A JP 11160998 A JP11160998 A JP 11160998A JP H10308456 A JPH10308456 A JP H10308456A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタにより発生される電子制
御抵抗の直線性を改善することにある。 【解決手段】 少なくとも一つのＭＯＳトランジスタの
ソース−ドレイン接合を用いて電子制御電気抵抗値を第
１及び第２端子間に発生させる回路配置において、発生
される電気抵抗の直線性を最適にするために、関連する
ＭＯＳトランジスタのソース電極に結合された回路配置
の端子の電圧から関連するＭＯＳトランジスタのバルク
電極を駆動する信号を発生するバルク信号発生手段を設
ける。このバルク信号は、前記端子の電圧に、関連する
ＭＯＳトランジスタのドーピングタイプに依存して、こ
のＭＯＳトランジスタのソース及びバルク領域間にダイ
オードが形成されるのを阻止する極性の直流電圧を付加
的に重畳することにより発生させる。
御抵抗の直線性を改善することにある。 【解決手段】 少なくとも一つのＭＯＳトランジスタの
ソース−ドレイン接合を用いて電子制御電気抵抗値を第
１及び第２端子間に発生させる回路配置において、発生
される電気抵抗の直線性を最適にするために、関連する
ＭＯＳトランジスタのソース電極に結合された回路配置
の端子の電圧から関連するＭＯＳトランジスタのバルク
電極を駆動する信号を発生するバルク信号発生手段を設
ける。このバルク信号は、前記端子の電圧に、関連する
ＭＯＳトランジスタのドーピングタイプに依存して、こ
のＭＯＳトランジスタのソース及びバルク領域間にダイ
オードが形成されるのを阻止する極性の直流電圧を付加
的に重畳することにより発生させる。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも一つの
ＭＯＳトランジスタのソース−ドレイン接合を用いて電
子制御電気抵抗を第１及び第２端子間に発生させる回路
配置に関するものである。
ＭＯＳトランジスタのソース−ドレイン接合を用いて電
子制御電気抵抗を第１及び第２端子間に発生させる回路
配置に関するものである。
【０００２】
【従来の技術】信号処理回路をＢＩＭＯＳＩＣ又はＣＭ
ＯＳＩＣで製造する場合、抵抗を十分な精度で製造する
問題が生ずる。更に、高い抵抗値を有する抵抗はこのよ
うなＩＣ上に低コストで実現することはできない。抵抗
を電子的手段により発生させる従来の回路が知られてい
る。この目的のために、例えばＭＯＳトランジスタのソ
ース−ドレイン通路を利用する。この通路は回路配置の
２つの端子間の電子的に発生され且つ電子的に制御しう
る抵抗を形成する。既知の回路配置は、ＭＯＳトランジ
スタにより発生される抵抗が非線形である問題、即ち抵
抗値が端子に供給される電圧に依存する問題を有する。
これは、ＭＯＳトランジスタの非線形ソース−ドレイン
特性により生ずる。更に、このような回路配置は、ＭＯ
Ｓトランジスタのソース端子の駆動に依存してその電位
がＭＯＳトランジスタのバルク（基板）電圧の大きさ程
度になりうる問題を有する。この場合には、トランジス
タのバルク（基板）領域とソース端子又はドレイン端子
との間にダイオードが形成され、このダイオードがリミ
ッタ作用を生じ、従ってトランジスタを通過する信号の
歪みを生ずる。これらの作用がアクティブになる前に、
バルク−ソース／バルク−ドレインダイオードが、電子
制御抵抗両端間の電圧とともに増大する非直線性を発生
する。この効果は“バックゲート効果”として知られて
いる。
ＯＳＩＣで製造する場合、抵抗を十分な精度で製造する
問題が生ずる。更に、高い抵抗値を有する抵抗はこのよ
うなＩＣ上に低コストで実現することはできない。抵抗
を電子的手段により発生させる従来の回路が知られてい
る。この目的のために、例えばＭＯＳトランジスタのソ
ース−ドレイン通路を利用する。この通路は回路配置の
２つの端子間の電子的に発生され且つ電子的に制御しう
る抵抗を形成する。既知の回路配置は、ＭＯＳトランジ
スタにより発生される抵抗が非線形である問題、即ち抵
抗値が端子に供給される電圧に依存する問題を有する。
これは、ＭＯＳトランジスタの非線形ソース−ドレイン
特性により生ずる。更に、このような回路配置は、ＭＯ
Ｓトランジスタのソース端子の駆動に依存してその電位
がＭＯＳトランジスタのバルク（基板）電圧の大きさ程
度になりうる問題を有する。この場合には、トランジス
タのバルク（基板）領域とソース端子又はドレイン端子
との間にダイオードが形成され、このダイオードがリミ
ッタ作用を生じ、従ってトランジスタを通過する信号の
歪みを生ずる。これらの作用がアクティブになる前に、
バルク−ソース／バルク−ドレインダイオードが、電子
制御抵抗両端間の電圧とともに増大する非直線性を発生
する。この効果は“バックゲート効果”として知られて
いる。
【０００３】
【発明が解決しようとする課題】本発明の目的は、可能
最大の直線性で動作するとともに、バルク領域内に容量
的に動作するダイオードが形成されないようにした頭書
に記載のタイプの回路配置を提供することにある。
最大の直線性で動作するとともに、バルク領域内に容量
的に動作するダイオードが形成されないようにした頭書
に記載のタイプの回路配置を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、この目的を達
成するために、少なくとも一つのＭＯＳトランジスタの
ソース−ドレイン接合を用いて電子制御電気抵抗を第１
及び第２端子間に発生させる回路配置において、関連す
るＭＯＳトランジスタのソース電極に結合された回路配
置の端子の電圧から関連するＭＯＳトランジスタのバル
ク電極を駆動する信号を発生するバルク信号発生手段を
設け、該バルク信号は、前記端子の電圧に、関連するＭ
ＯＳトランジスタのドーピングタイプに依存して、この
ＭＯＳトランジスタのソース及びバルク領域間にダイオ
ードが形成されるのを阻止する極性の直流電圧を付加的
に重畳することにより発生されることを特徴とする。
成するために、少なくとも一つのＭＯＳトランジスタの
ソース−ドレイン接合を用いて電子制御電気抵抗を第１
及び第２端子間に発生させる回路配置において、関連す
るＭＯＳトランジスタのソース電極に結合された回路配
置の端子の電圧から関連するＭＯＳトランジスタのバル
ク電極を駆動する信号を発生するバルク信号発生手段を
設け、該バルク信号は、前記端子の電圧に、関連するＭ
ＯＳトランジスタのドーピングタイプに依存して、この
ＭＯＳトランジスタのソース及びバルク領域間にダイオ
ードが形成されるのを阻止する極性の直流電圧を付加的
に重畳することにより発生されることを特徴とする。
【０００５】この回路配置で電子制御抵抗値発生用に使
用するＭＯＳトランジスタは第１ドーピングタイプのソ
ース及びドレイン電極を有する。トランジスタを制御す
るゲート電極がソース及びドレイン電極間を延在する。
トランジスタ全体は第２ドーピングタイプの所謂バルク
領域内に形成される。動作中、このタイプのトランジス
タは、ソース電位を常にバルク領域の電位より小さくし
なければならないが、両領域が同程度の電位を有する場
合にはソース電極とバルク領域との間にダイオードが形
成され、このダイオードがトランジスタのゲートに供給
される信号に容量的及び直流的に負荷し、その結果とし
て信号の歪み、或いは変化を生ずる問題がある。
用するＭＯＳトランジスタは第１ドーピングタイプのソ
ース及びドレイン電極を有する。トランジスタを制御す
るゲート電極がソース及びドレイン電極間を延在する。
トランジスタ全体は第２ドーピングタイプの所謂バルク
領域内に形成される。動作中、このタイプのトランジス
タは、ソース電位を常にバルク領域の電位より小さくし
なければならないが、両領域が同程度の電位を有する場
合にはソース電極とバルク領域との間にダイオードが形
成され、このダイオードがトランジスタのゲートに供給
される信号に容量的及び直流的に負荷し、その結果とし
て信号の歪み、或いは変化を生ずる問題がある。
【０００６】この不所望な効果を阻止し、トランジスタ
を常にそのドレイン−ソース特性の最も線形の領域で動
作させるために、本発明では、上述の導通ダイオードの
形成を阻止し、トランジスタをできるだけ線形動作領域
で動作させるバルク信号を発生する手段を設ける。この
手段はこのバルク信号をＭＯＳトランジスタのソース電
極に結合された回路配置の端子の電圧に追加の直流電圧
を重畳することにより発生させる。即ち、直流電圧をト
ランジスタのソース電極に供給される外部信号電圧に付
加的に重畳する。この重畳信号をＭＯＳトランジスタの
バルク電極にバルク信号として供給する。このようにす
ると、トランジスタのバルク電極、従ってバルク領域の
電位がトランジスタのソース領域の電位より常に高くな
る。これによりバルクに対するダイオードの容量効果も
除去される。
を常にそのドレイン−ソース特性の最も線形の領域で動
作させるために、本発明では、上述の導通ダイオードの
形成を阻止し、トランジスタをできるだけ線形動作領域
で動作させるバルク信号を発生する手段を設ける。この
手段はこのバルク信号をＭＯＳトランジスタのソース電
極に結合された回路配置の端子の電圧に追加の直流電圧
を重畳することにより発生させる。即ち、直流電圧をト
ランジスタのソース電極に供給される外部信号電圧に付
加的に重畳する。この重畳信号をＭＯＳトランジスタの
バルク電極にバルク信号として供給する。このようにす
ると、トランジスタのバルク電極、従ってバルク領域の
電位がトランジスタのソース領域の電位より常に高くな
る。これによりバルクに対するダイオードの容量効果も
除去される。
【０００７】その結果として、この回路配置は、トラン
ジスタのゲート電圧の選択により調整しうるとともに高
度に線形で且つ不所望な容量効果と無関係の値を有する
電子制御抵抗を形成する。
ジスタのゲート電圧の選択により調整しうるとともに高
度に線形で且つ不所望な容量効果と無関係の値を有する
電子制御抵抗を形成する。
【０００８】
【発明の実施の形態】請求項２に記載された本発明の実
施例によれば、２端子の非対称駆動の場合にもこの回路
配置は何の制限も受けずに上述の利点を有する。
施例によれば、２端子の非対称駆動の場合にもこの回路
配置は何の制限も受けずに上述の利点を有する。
【０００９】請求項３に記載された実施例では、バルク
信号発生手段はＭＯＳトランジスタのバルク信号にソー
ス信号に加えて直流電圧を重畳するのに好適なトランジ
スタを具え、この直流電圧はトランジスタのダイオード
接合により比較的に簡単に発生させることができる。
信号発生手段はＭＯＳトランジスタのバルク信号にソー
ス信号に加えて直流電圧を重畳するのに好適なトランジ
スタを具え、この直流電圧はトランジスタのダイオード
接合により比較的に簡単に発生させることができる。
【００１０】例えば、請求項４に記載した実施例では、
バイポーラＰＮＰトランジスタのベース−エミッタ電位
差を用いて直流電位をＭＯＳトランジスタのソース領域
に結合されたバルク信号発生電位点に重畳する。
バイポーラＰＮＰトランジスタのベース−エミッタ電位
差を用いて直流電位をＭＯＳトランジスタのソース領域
に結合されたバルク信号発生電位点に重畳する。
【００１１】請求項５に記載された実施例では、これを
バイポーラＮＰＮトランジスタに対し同様にして達成す
る。
バイポーラＮＰＮトランジスタに対し同様にして達成す
る。
【００１２】請求項６及び７はバルク信号発生手段にＰ
ＭＯＳトランジスタ及びＮＭＯＳトランジスタを使用す
る。これらのトランジスタでは電位差の発生のためにゲ
ート−ソース接合を使用する。ＭＯＳトランジスタの使
用はバルク電極が自由に使用可能である必要がある。
ＭＯＳトランジスタ及びＮＭＯＳトランジスタを使用す
る。これらのトランジスタでは電位差の発生のためにゲ
ート−ソース接合を使用する。ＭＯＳトランジスタの使
用はバルク電極が自由に使用可能である必要がある。
【００１３】請求項８に記載された実施例は更なる直線
性の改善が得られる利点を有する。直列に配置する抵抗
は比較的小さい値にする。しかし、これらの抵抗の配置
によりトランジスタにより発生すべき抵抗値を一層高く
することができる。比較的小さい抵抗値の抵抗は集積回
路内に比較的簡単に製造することができる。
性の改善が得られる利点を有する。直列に配置する抵抗
は比較的小さい値にする。しかし、これらの抵抗の配置
によりトランジスタにより発生すべき抵抗値を一層高く
することができる。比較的小さい抵抗値の抵抗は集積回
路内に比較的簡単に製造することができる。
【００１４】
【実施例】一例として本発明の３つの実施例を図面を参
照して以下に詳細に説明する。図１に示す本発明の第１
の実施例を構成する抵抗発生用回路配置は抵抗形成用の
第１ＰＭＯＳトランジスタ１及び第２ＰＭＯＳトランジ
スタ２を具える。両ＰＭＯＳトランジスタ１及び２のソ
ース−ドレイン接合を並列に配置する。
照して以下に詳細に説明する。図１に示す本発明の第１
の実施例を構成する抵抗発生用回路配置は抵抗形成用の
第１ＰＭＯＳトランジスタ１及び第２ＰＭＯＳトランジ
スタ２を具える。両ＰＭＯＳトランジスタ１及び２のソ
ース−ドレイン接合を並列に配置する。
【００１５】第１ＰＭＯＳトランジスタ１は当該回路配
置の第２端子６に結合されたソース電極４を有する。こ
のトランジスタは更に当該回路配置の第１端子５に結合
されたドレイン電極３を有する。
置の第２端子６に結合されたソース電極４を有する。こ
のトランジスタは更に当該回路配置の第１端子５に結合
されたドレイン電極３を有する。
【００１６】第２ＰＭＯＳトランジスタ２は当該回路配
置の第１端子５に結合されたソース電極８及び第２端子
６に結合されたドレイン電極７を有する。
置の第１端子５に結合されたソース電極８及び第２端子
６に結合されたドレイン電極７を有する。
【００１７】図１に示す回路配置は更に第１ＰＭＯＳト
ランジスタ１用のバルク信号を発生する第１手段１０及
び第２ＰＭＯＳトランジスタ２用のバルク信号を発生す
る第２手段９を具える。本例では手段９及び１０はバイ
ポーラＰＮＰトランジスタを具える。
ランジスタ１用のバルク信号を発生する第１手段１０及
び第２ＰＭＯＳトランジスタ２用のバルク信号を発生す
る第２手段９を具える。本例では手段９及び１０はバイ
ポーラＰＮＰトランジスタを具える。
【００１８】第１ＰＭＯＳトランジスタ１用のバルク信
号を発生する第１手段１０は、そのコレクタが基準電位
に結合され、そのベースが当該回路配置の第２端子６及
び第１ＰＭＯＳトランジスタ１のソース端子４に結合さ
れたＰＮＰトランジスタを含む。このＰＮＰトランジス
タのエミッタは第１ＰＭＯＳトランジスタのバルク（基
板）電極１１に結合する。更に、このエミッタは電流源
１３を経て電源電圧Ｖｄに結合する。
号を発生する第１手段１０は、そのコレクタが基準電位
に結合され、そのベースが当該回路配置の第２端子６及
び第１ＰＭＯＳトランジスタ１のソース端子４に結合さ
れたＰＮＰトランジスタを含む。このＰＮＰトランジス
タのエミッタは第１ＰＭＯＳトランジスタのバルク（基
板）電極１１に結合する。更に、このエミッタは電流源
１３を経て電源電圧Ｖｄに結合する。
【００１９】第２ＰＭＯＳトランジスタ２用のバルク信
号を発生する第２手段９も、同様に基準電位、第１端子
５、第２ＰＭＯＳトランジスタ２のバルク電極１２、及
び電流源１４を経て電源電圧Ｖｄに結合されたＰＮＰト
ランジスタを含む。
号を発生する第２手段９も、同様に基準電位、第１端子
５、第２ＰＭＯＳトランジスタ２のバルク電極１２、及
び電流源１４を経て電源電圧Ｖｄに結合されたＰＮＰト
ランジスタを含む。
【００２０】手段９及び１０のＰＮＰトランジスタは、
それらのベース−エミッタ接合間の電位差を用いて、ト
ランジスタ１及び２のバルク電極１１及び１２にそれぞ
れ供給されるバルク電圧をそれらのソースに供給される
電圧よりこの電位差だけ高い値にするために配置する。
この回路配置の第２端子の電圧が、例えば第１ＰＭＯＳ
トランジスタ１のソース電極４に供給される。更に、こ
の電圧が第１手段内に設けられたＰＮＰトランジスタの
ベース−エミッタ接合間の電位差だけ増大されてＰＭＯ
Ｓトランジスタ１のバルク電極１１に供給される。従っ
て、第１トランジスタ１のバルク電極１１はそのソース
電極と同一の信号を手段１０内のＰＮＰトランジスタの
ベース−エミッタダイオード接合間の電位差（約０．７
Ｖ）だけ増大されて受信する。従って、端子６に現れる
信号が変化しても、この電位差がトランジスタ１のソー
ス及びバルク端子間に得られ、ソース電極とバルク領域
との間の容量ダイオードの形成が阻止される。
それらのベース−エミッタ接合間の電位差を用いて、ト
ランジスタ１及び２のバルク電極１１及び１２にそれぞ
れ供給されるバルク電圧をそれらのソースに供給される
電圧よりこの電位差だけ高い値にするために配置する。
この回路配置の第２端子の電圧が、例えば第１ＰＭＯＳ
トランジスタ１のソース電極４に供給される。更に、こ
の電圧が第１手段内に設けられたＰＮＰトランジスタの
ベース−エミッタ接合間の電位差だけ増大されてＰＭＯ
Ｓトランジスタ１のバルク電極１１に供給される。従っ
て、第１トランジスタ１のバルク電極１１はそのソース
電極と同一の信号を手段１０内のＰＮＰトランジスタの
ベース−エミッタダイオード接合間の電位差（約０．７
Ｖ）だけ増大されて受信する。従って、端子６に現れる
信号が変化しても、この電位差がトランジスタ１のソー
ス及びバルク端子間に得られ、ソース電極とバルク領域
との間の容量ダイオードの形成が阻止される。
【００２１】このことは第２ＰＭＯＳトランジスタ２及
び第２手段９により発生されるバルク信号についても同
様である。
び第２手段９により発生されるバルク信号についても同
様である。
【００２２】図１に示す回路配置は、更に、ソース電極
が基準電位に結合され、ゲート電極が制御電圧Ｖcontro
l に結合された２つのＮＭＯＳトランジスタ２１及び２
２を含む。第１ＮＭＯＳトランジスタ２１のドレイン電
極を第１ＰＭＯＳトランジスタ１のゲート電極２３に結
合するとともに、抵抗２４を経て第３ＮＰＮトランジス
タ２５のエミッタに結合する。第３ＮＰＮトランジスタ
２５のベース電極を回路配置の第１端子５に結合し、そ
のコレクタを電源端子Ｖｄに結合する。同様に、ＮＭＯ
Ｓトランジスタ２２のドレイン電極を第２ＰＭＯＳトラ
ンジスタ２のゲート電極に結合するとともに、抵抗２６
を経て第４バイポーラＮＰＮトランジスタ２７のエミッ
タに結合する。第４バイポーラＮＰＮトランジスタ２７
は第３バイポーラＮＰＮトランジスタ２５と同様に配置
され、そのベース電極を第１ＰＭＯＳトランジスタ１の
ソース電極４に結合する。
が基準電位に結合され、ゲート電極が制御電圧Ｖcontro
l に結合された２つのＮＭＯＳトランジスタ２１及び２
２を含む。第１ＮＭＯＳトランジスタ２１のドレイン電
極を第１ＰＭＯＳトランジスタ１のゲート電極２３に結
合するとともに、抵抗２４を経て第３ＮＰＮトランジス
タ２５のエミッタに結合する。第３ＮＰＮトランジスタ
２５のベース電極を回路配置の第１端子５に結合し、そ
のコレクタを電源端子Ｖｄに結合する。同様に、ＮＭＯ
Ｓトランジスタ２２のドレイン電極を第２ＰＭＯＳトラ
ンジスタ２のゲート電極に結合するとともに、抵抗２６
を経て第４バイポーラＮＰＮトランジスタ２７のエミッ
タに結合する。第４バイポーラＮＰＮトランジスタ２７
は第３バイポーラＮＰＮトランジスタ２５と同様に配置
され、そのベース電極を第１ＰＭＯＳトランジスタ１の
ソース電極４に結合する。
【００２３】ＰＭＯＳトランジスタ１及び２のゲート電
極２３及び２８の電圧を制御電圧Ｖcontrol により制御
して、２つのトランジスタ１及び２のソース−ドレイン
接合の抵抗値を制御することができる。このようにし
て、この回路配置の端子５及び６間の電子制御抵抗値を
調整することができる。
極２３及び２８の電圧を制御電圧Ｖcontrol により制御
して、２つのトランジスタ１及び２のソース−ドレイン
接合の抵抗値を制御することができる。このようにし
て、この回路配置の端子５及び６間の電子制御抵抗値を
調整することができる。
【００２４】或いは又、ＰＭＯＳトランジスタ１及び２
の代わりにＮＭＯＳトランジスタを使用することもでき
る。同様に、手段９及び１０内のＰＮＰトランジスタの
代わりにＮＰＮトランジスタを使用することもできる。
の代わりにＮＭＯＳトランジスタを使用することもでき
る。同様に、手段９及び１０内のＰＮＰトランジスタの
代わりにＮＰＮトランジスタを使用することもできる。
【００２５】図２は本発明の第２の実施例を示す。図２
の回路配置は、トランジスタ１のソース電極４と回路配
置の第２端子６との間に第１抵抗３１を配置するととも
に第２ＰＭＯＳトランジスタ２のソース電極８と回路配
置の第１端子５との間に第２抵抗３２を配置した点を除
いて、図１に示す回路配置と同一である。
の回路配置は、トランジスタ１のソース電極４と回路配
置の第２端子６との間に第１抵抗３１を配置するととも
に第２ＰＭＯＳトランジスタ２のソース電極８と回路配
置の第１端子５との間に第２抵抗３２を配置した点を除
いて、図１に示す回路配置と同一である。
【００２６】この実施例では、抵抗３１及び３２をそれ
ぞれＰＭＯＳトランジスタ１及び２のソース−ドレイン
接合と直列に配置する。
ぞれＰＭＯＳトランジスタ１及び２のソース−ドレイン
接合と直列に配置する。
【００２７】抵抗３１，３２の抵抗値は端子５及び６間
に得るべき抵抗値に対し小さく選択する。この場合、一
方では、抵抗３１及び３２は集積回路の基板上に比較的
容易に製造することができる。他方では、２つのＰＭＯ
Ｓトランジスタ１及び２のソース−ドレイン接合により
発生すべき抵抗値をもっと小さくすることができる。こ
のようにすると、回路の直線性の更なる改善が達成され
る。
に得るべき抵抗値に対し小さく選択する。この場合、一
方では、抵抗３１及び３２は集積回路の基板上に比較的
容易に製造することができる。他方では、２つのＰＭＯ
Ｓトランジスタ１及び２のソース−ドレイン接合により
発生すべき抵抗値をもっと小さくすることができる。こ
のようにすると、回路の直線性の更なる改善が達成され
る。
【００２８】図３に示す第３の実施例は、図１及び図２
に示す実施例のバイポーラＰＮＰトランジスタの代わり
にＰＭＯＳトランジスタを用いるバルク信号発生用第１
手段４２及び第２手段４１を含む。本例では更に図１及
び図２に示す２つの実施例の第３及び第４バイポーラＮ
ＰＮトランジスタ２５及び２７をＮＭＯＳトランジスタ
４３及び４４と置き換える。従って、図３に示す回路は
すべてＭＯＳプロセスで製造することができるが、トラ
ンジスタ４１〜４４のバルク電極を外部からアクセス可
能にする必要がある。
に示す実施例のバイポーラＰＮＰトランジスタの代わり
にＰＭＯＳトランジスタを用いるバルク信号発生用第１
手段４２及び第２手段４１を含む。本例では更に図１及
び図２に示す２つの実施例の第３及び第４バイポーラＮ
ＰＮトランジスタ２５及び２７をＮＭＯＳトランジスタ
４３及び４４と置き換える。従って、図３に示す回路は
すべてＭＯＳプロセスで製造することができるが、トラ
ンジスタ４１〜４４のバルク電極を外部からアクセス可
能にする必要がある。
【００２９】第１手段４２内のＰＭＯＳトランジスタは
そのドレイン電極を基準電位に結合し、そのゲート電極
を回路配置の第２端子及び第１ＰＭＯＳトランジスタの
ソース電極４に結合する。第１手段４２内のＰＭＯＳト
ランジスタのソース及びバルク電極を第１ＰＭＯＳトラ
ンジスタ１のバルク電極１１に結合するとともに、電流
源１３を経て電源電圧Ｖｄに結合する。このようにする
と、バルク信号を常に回路配置の第２端子６に供給され
る入力端子信号よりＰＭＯＳトランジスタのゲート−ソ
ース接合間の電位差だけ高い値にすることが達成され
る。こうして、図１に示す回路配置と同一の利点が得ら
れる。
そのドレイン電極を基準電位に結合し、そのゲート電極
を回路配置の第２端子及び第１ＰＭＯＳトランジスタの
ソース電極４に結合する。第１手段４２内のＰＭＯＳト
ランジスタのソース及びバルク電極を第１ＰＭＯＳトラ
ンジスタ１のバルク電極１１に結合するとともに、電流
源１３を経て電源電圧Ｖｄに結合する。このようにする
と、バルク信号を常に回路配置の第２端子６に供給され
る入力端子信号よりＰＭＯＳトランジスタのゲート−ソ
ース接合間の電位差だけ高い値にすることが達成され
る。こうして、図１に示す回路配置と同一の利点が得ら
れる。
【００３０】同様に、第２手段４１内のＰＭＯＳトラン
ジスタを基準電位、回路配置の第１端子５、第２ＰＭＯ
Ｓトランジスタ２のソース電極、第２ＰＭＯＳトランジ
スタ２のバルク電極１２、及び電源電圧に結合する。
ジスタを基準電位、回路配置の第１端子５、第２ＰＭＯ
Ｓトランジスタ２のソース電極、第２ＰＭＯＳトランジ
スタ２のバルク電極１２、及び電源電圧に結合する。
【００３１】図３に示す回路配置ではバイポーラトラン
ジスタを完全になくすために、図１及び図２に示す回路
配置内のトランジスタ２５及び２７をＭＯＳトランジス
タ、即ちＮＭＯＳトランジスタ４３及び４４と置き換え
ることもできる。
ジスタを完全になくすために、図１及び図２に示す回路
配置内のトランジスタ２５及び２７をＭＯＳトランジス
タ、即ちＮＭＯＳトランジスタ４３及び４４と置き換え
ることもできる。
【００３２】ＮＭＯＳトランジスタ４３及び４４のバル
ク及びソース電極をトランジスタ２１及び２２のドレイ
ン電極にそれぞれ結合するとともに、トランジスタ４３
及び４４のドレイン電極を電源電圧に結合する。トラン
ジスタ４３のゲート電極を回路配置の第１端子５に結合
するとともに、トランジスタ４４のゲート電極を回路配
置の第２端子６に結合する。本例では、トランジスタ４
３及び４４がトランジスタ２１及び２２とともにＰＭＯ
Ｓトランジスタ１及び２のゲート電位を設定し、従って
この回路配置の端子５及び６間の電気抵抗値を設定する
作用をなす。
ク及びソース電極をトランジスタ２１及び２２のドレイ
ン電極にそれぞれ結合するとともに、トランジスタ４３
及び４４のドレイン電極を電源電圧に結合する。トラン
ジスタ４３のゲート電極を回路配置の第１端子５に結合
するとともに、トランジスタ４４のゲート電極を回路配
置の第２端子６に結合する。本例では、トランジスタ４
３及び４４がトランジスタ２１及び２２とともにＰＭＯ
Ｓトランジスタ１及び２のゲート電位を設定し、従って
この回路配置の端子５及び６間の電気抵抗値を設定する
作用をなす。
【図１】電子制御抵抗形成用にＰＭＯＳトランジスタを
用い、バルク電圧発生用にバイポーラＰＮＰトランジス
タを用いた本発明回路配置の第１の実施例の回路図を示
す。
用い、バルク電圧発生用にバイポーラＰＮＰトランジス
タを用いた本発明回路配置の第１の実施例の回路図を示
す。
【図２】ＰＭＯＳトランジスタのソース−ドレイン接合
と直列に抵抗を配置した本発明回路配置の第２の実施例
を示す。
と直列に抵抗を配置した本発明回路配置の第２の実施例
を示す。
【図３】ＭＯＳトランジスタのみを用いた本発明回路配
置の第３の実施例を示す。
置の第３の実施例を示す。
１，２ 抵抗形成用ＭＯＳトランジスタ ５，６ 第１及び第２端子 ９，１０；４１，４２ バルク信号発生用トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホルガー ゲールト ドイツ連邦共和国 21224 ローゼンガー テン タネンヴェーク 20
Claims (8)
- 【請求項１】 少なくとも一つのＭＯＳトランジスタの
ソース−ドレイン接合を用いて電子制御電気抵抗値を第
１及び第２端子間に発生させる回路配置において、関連
するＭＯＳトランジスタのソース電極に結合された回路
配置の端子の電圧から関連するＭＯＳトランジスタのバ
ルク電極を駆動する信号を発生するバルク信号発生手段
を設け、該バルク信号は、前記端子の電圧に、関連する
ＭＯＳトランジスタのドーピングタイプに依存して、こ
のＭＯＳトランジスタのソース及びバルク領域間にダイ
オードが形成されるのを阻止する極性の直流電圧を付加
的に重畳して発生されることを特徴とする抵抗発生用回
路配置。 - 【請求項２】 並列に配置されたそれらのソース−ドレ
イン接合が電子制御抵抗を形成する２つのＭＯＳトラン
ジスタが設けられ、両ＭＯＳトランジスタはそれぞれの
バルク信号発生手段と関連し、両バルク信号発生手段の
うちの第１の手段が電子制御抵抗の第１端子の電圧から
関連するＭＯＳトランジスタ用のバルク信号を発生し、
第２の手段が電子制御抵抗の第２端子の電圧から関連す
るＭＯＳトランジスタ用のバルク信号を発生するように
構成されていることを特徴とする請求項１記載の回路配
置。 - 【請求項３】 前記バルク信号発生手段はトランジスタ
を具えることを特徴とする請求項１記載の回路配置。 - 【請求項４】 前記バルク信号発生手段は、ベースが回
路配置の第１及び第２端子の一つに結合され、コレクタ
が基準電位に結合され、且つエミッタが正電源電圧に結
合された電流源に結合されるとともに電子制御抵抗発生
用ＰＭＯＳトランジスタのバルク電極に結合されたバイ
ポーラＰＮＰトランジスタを具えることを特徴とする請
求項１記載の回路配置。 - 【請求項５】 前記バルク信号発生手段は、ベースが回
路配置の第１及び第２端子の一つに結合され、コレクタ
が正電源電圧に結合され、且つエミッタが基準電位に結
合された電流源に結合されるとともに電子制御抵抗発生
用ＮＭＯＳトランジスタのバルク電極に結合されたバイ
ポーラＮＰＮトランジスタを具えることを特徴とする請
求項１記載の回路配置。 - 【請求項６】 前記バイポーラ信号発生手段は、ゲート
電極が回路配置の第１及び第２端子の一つに結合され、
ドレイン電極が基準電位に結合され、且つソース及びバ
ルク電極が正電源電圧に結合された電流源に結合される
とともに電子制御抵抗発生用ＰＭＯＳトランジスタのバ
ルク電極に結合されたＰＭＯＳトランジスタを具えるこ
とを特徴とする請求項１記載の回路配置。 - 【請求項７】 前記バイポーラ信号発生手段は、ゲート
電極が回路配置の第１及び第２端子の一つに結合され、
ドレイン電極が正電源電圧に結合され、且つソース及び
バルク電極が基準電位に結合された電流源に結合される
とともに電子制御抵抗発生用ＮＭＯＳトランジスタのバ
ルク電極に結合されたＮＭＯＳトランジスタを具えるこ
とを特徴とする請求項１記載の回路配置。 - 【請求項８】 電子制御抵抗発生用ＭＯＳトランジスタ
の各々と直列に抵抗が配置されていることを特徴とする
請求項１記載の回路配置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19717551 | 1997-04-25 | ||
| DE19717551:1 | 1997-09-24 | ||
| DE19742009:5 | 1997-09-24 | ||
| DE19742009A DE19742009A1 (de) | 1997-04-25 | 1997-09-24 | Schaltungsanordnung zur Generierung eines elektronisch gesteuerten Widerstandes |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10308456A true JPH10308456A (ja) | 1998-11-17 |
Family
ID=26036102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10111609A Pending JPH10308456A (ja) | 1997-04-25 | 1998-04-22 | 抵抗発生用回路配置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6492866B1 (ja) |
| EP (1) | EP0875991A1 (ja) |
| JP (1) | JPH10308456A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900711B2 (en) * | 2002-09-30 | 2005-05-31 | Agilent Technologies, Inc. | Switching system |
| US9178492B2 (en) | 2009-12-28 | 2015-11-03 | Nxp B.V. | Adjustable MOS resistor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04349708A (ja) * | 1990-09-11 | 1992-12-04 | Silicon Syst Inc | Ｍｏｓ抵抗回路 |
| JPH04205994A (ja) * | 1990-11-30 | 1992-07-28 | Toshiba Corp | プリチャージ回路 |
| US5341034A (en) * | 1993-02-11 | 1994-08-23 | Benchmarq Microelectronics, Inc. | Backup battery power controller having channel regions of transistors being biased by power supply or battery |
| DE69632098T2 (de) * | 1995-04-21 | 2005-03-24 | Nippon Telegraph And Telephone Corp. | MOSFET Schaltung und ihre Anwendung in einer CMOS Logikschaltung |
| US5748033A (en) * | 1996-03-26 | 1998-05-05 | Intel Corporation | Differential power bus comparator |
| JP3437719B2 (ja) * | 1996-07-24 | 2003-08-18 | 株式会社東芝 | アナログ・スイッチ回路 |
-
1998
- 1998-04-15 EP EP98201203A patent/EP0875991A1/de not_active Withdrawn
- 1998-04-22 JP JP10111609A patent/JPH10308456A/ja active Pending
- 1998-04-22 US US09/064,204 patent/US6492866B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6492866B1 (en) | 2002-12-10 |
| EP0875991A1 (de) | 1998-11-04 |
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