JPH01132210A - スイッチト・キャパシタ回路 - Google Patents
スイッチト・キャパシタ回路Info
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- JPH01132210A JPH01132210A JP24758088A JP24758088A JPH01132210A JP H01132210 A JPH01132210 A JP H01132210A JP 24758088 A JP24758088 A JP 24758088A JP 24758088 A JP24758088 A JP 24758088A JP H01132210 A JPH01132210 A JP H01132210A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000006731 degradation reaction Methods 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 abstract 1
- 230000001629 suppression Effects 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000002265 prevention Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数個のアナログスイッチと、複数個の容量
素子と、少なくとも１個の演算増幅器を用いて等測的な
時定数回路を構成するスイッチト・キャパシタ回路に関
し、とくにＭＯＳ形集積回路によって構成したスイッチ
ト・キャパシタ回路に関する。
素子と、少なくとも１個の演算増幅器を用いて等測的な
時定数回路を構成するスイッチト・キャパシタ回路に関
し、とくにＭＯＳ形集積回路によって構成したスイッチ
ト・キャパシタ回路に関する。
（従来の技術）
第８図は従来の反イッチト・キャパシタ回路の基本回路
を示すものである。演算増幅器１の出力端子２と一方の
入力端子（反転入力端子）３との間に容量素子４が接続
されている。
を示すものである。演算増幅器１の出力端子２と一方の
入力端子（反転入力端子）３との間に容量素子４が接続
されている。
第９図（ａ）は、ＣＭＯＳデバイス構造の概略を示す。
断面図であるＭＯＳトランジスタの４つの端子、即ちゲ
ートＧ、ソースＳ、ドレインＤ、基板Ｂの各端子間に、
同図（ロ）に示すように容ＩＣ９ｊ。
ートＧ、ソースＳ、ドレインＤ、基板Ｂの各端子間に、
同図（ロ）に示すように容ＩＣ９ｊ。
Ｃ＠ｓ、Ｃｄｂ＋ Ｃｓｂが形成される。Ｐチャネル形
ＭＯＳの基板は第９図（ａ）の左側部分に示す構造から
明らかなように各トランジスタで共通であるが、Ｎチャ
ネル形ＭＯＳの基板がＰ形素子分離拡散層（以下Ｐｗｅ
１１）であるので、各トランジスタは分離できる。第
１０図は、ＭＯＳ）ランジスタの電流特性を示したもの
で、同図から明らかなように飽和領域ではドレイン、ソ
ース間電圧Ｖ。に対して定電流特性を示す。
ＭＯＳの基板は第９図（ａ）の左側部分に示す構造から
明らかなように各トランジスタで共通であるが、Ｎチャ
ネル形ＭＯＳの基板がＰ形素子分離拡散層（以下Ｐｗｅ
１１）であるので、各トランジスタは分離できる。第
１０図は、ＭＯＳ）ランジスタの電流特性を示したもの
で、同図から明らかなように飽和領域ではドレイン、ソ
ース間電圧Ｖ。に対して定電流特性を示す。
第９図の電源雑音抑圧比の劣化要因はアナログスイッチ
を構成するＭＯＳ）ランジスタの浮遊容量を通して、電
源電圧の変動が直接に演算増幅器の入力端子に伝達され
、それが容量素子で積分されることによって生じる。第
１１図はＣＭＯＳアナログスイッチの回路を示すもので
、この回路は、ＰチャネルＭＯＳ）ランジスタ４１とＮ
チャネルＭＯＳ）ランジスタ４２からなり、各ゲートに
接続されたゲート端子４３．４４にスイッチ制御信号φ
ｌ、４．φＩＦ・・・・・・等を加えることによって端
子４５．４６間の接続がオン・オフ制御される。図示さ
れていないが、ＰチャネルＭＯＳ）ランジスタ４１の基
板はＶＤＤ電源に、ＮチャネルＭＯＳトランジスタ４２
の基板はＶ。電源に接続される。スイッチ制御信号φ５
８．φＩＦ、 φ２ Ｎ ＋ φＺＰ、はスイッチ
制御回路によって発生される。第１２図はそのスイッチ
制御同一路の一例を示すもので、インバータ５０、オー
バラップ防止回路５１．５２、相補形の一対のＭＯＳＩ
−ランジスタからなるインバータ５３，５４，５５．５
６からなっている。出力のスイッチ制御信号φＩＮ＋
φｔｐ、 φ２８．φ２Ｐは電源電圧 ＶＤＩｌ＋
ＶＭＳのいずれかであり、これらがアナログスイッ
チのゲート端子に印加されて、オン、オフ制御される。
を構成するＭＯＳ）ランジスタの浮遊容量を通して、電
源電圧の変動が直接に演算増幅器の入力端子に伝達され
、それが容量素子で積分されることによって生じる。第
１１図はＣＭＯＳアナログスイッチの回路を示すもので
、この回路は、ＰチャネルＭＯＳ）ランジスタ４１とＮ
チャネルＭＯＳ）ランジスタ４２からなり、各ゲートに
接続されたゲート端子４３．４４にスイッチ制御信号φ
ｌ、４．φＩＦ・・・・・・等を加えることによって端
子４５．４６間の接続がオン・オフ制御される。図示さ
れていないが、ＰチャネルＭＯＳ）ランジスタ４１の基
板はＶＤＤ電源に、ＮチャネルＭＯＳトランジスタ４２
の基板はＶ。電源に接続される。スイッチ制御信号φ５
８．φＩＦ、 φ２ Ｎ ＋ φＺＰ、はスイッチ
制御回路によって発生される。第１２図はそのスイッチ
制御同一路の一例を示すもので、インバータ５０、オー
バラップ防止回路５１．５２、相補形の一対のＭＯＳＩ
−ランジスタからなるインバータ５３，５４，５５．５
６からなっている。出力のスイッチ制御信号φＩＮ＋
φｔｐ、 φ２８．φ２Ｐは電源電圧 ＶＤＩｌ＋
ＶＭＳのいずれかであり、これらがアナログスイッ
チのゲート端子に印加されて、オン、オフ制御される。
従って、アナログスイッチを構成するＰチャネルＭＯＳ
トランジスタの浮遊容量Ｃｄｂ、 Ｃ，、はｖＤＤ電
源に、ＮチャネルＭＯＳトランジスタの浮遊容量Ｃ１＋
Ｃ＊ｂはＶ。電源に、両ＭＯＳ）ラン゛ジスタの浮遊容
１ｃｍ＋Ｃ９ｄはＶＩＩＤあるいはｖ、。
トランジスタの浮遊容量Ｃｄｂ、 Ｃ，、はｖＤＤ電
源に、ＮチャネルＭＯＳトランジスタの浮遊容量Ｃ１＋
Ｃ＊ｂはＶ。電源に、両ＭＯＳ）ラン゛ジスタの浮遊容
１ｃｍ＋Ｃ９ｄはＶＩＩＤあるいはｖ、。
電源に、それぞれ直接につながっている。第８図におい
て、アナログスイッチ８がオフの状態では、同スイッチ
８の持つ浮遊容量を通して、またアナログスイッチ８が
オンの状態では、アナログスイッチ８．９の持つ浮遊容
量を通して、それぞれ電源電圧変動が演算増幅器の入力
端子３に伝達され、容量素子４に積分される。
て、アナログスイッチ８がオフの状態では、同スイッチ
８の持つ浮遊容量を通して、またアナログスイッチ８が
オンの状態では、アナログスイッチ８．９の持つ浮遊容
量を通して、それぞれ電源電圧変動が演算増幅器の入力
端子３に伝達され、容量素子４に積分される。
この第２の電源雑音抑圧比の要因は第１の要因に比較し
て、その程度は小さいが、高次のフィルタ等を構成する
場合にはアナログスイッチ数が増加するため問題であっ
た。
て、その程度は小さいが、高次のフィルタ等を構成する
場合にはアナログスイッチ数が増加するため問題であっ
た。
（発明が解決しようとする課題）
本発明は集積化したスイッチト・キャパシタ回路におい
て、従来技術の前記問題を解決し、電源電圧の変動即ち
電源雑音によって生ずるＳ／Ｎ比の劣化を防止すること
を目的とする。
て、従来技術の前記問題を解決し、電源電圧の変動即ち
電源雑音によって生ずるＳ／Ｎ比の劣化を防止すること
を目的とする。
（課題を解決するための手段）
アナログスイッチを構成するＭＯＳ）ランジスタの基板
とドレイン、あるいは基板とソースの間の浮遊容量を通
して電源雑音が信号線に漏洩するという前記第２の劣化
要因を除去するために、本発明はアナログスイッチを擬
似したＭＯＳ形トランジスタの浮遊容量を用いて、電源
電圧変動のアナログスイッチでの漏れ成分に相当する電
圧を検出し、その検出した逆相電圧を、アナログスイッ
チを構成するＭＯＳ形トランジスタの基板に印加して、
前記アナログスイッチでの漏れ成分を相殺する基板バイ
アス回路を設けたことを特徴とする。
とドレイン、あるいは基板とソースの間の浮遊容量を通
して電源雑音が信号線に漏洩するという前記第２の劣化
要因を除去するために、本発明はアナログスイッチを擬
似したＭＯＳ形トランジスタの浮遊容量を用いて、電源
電圧変動のアナログスイッチでの漏れ成分に相当する電
圧を検出し、その検出した逆相電圧を、アナログスイッ
チを構成するＭＯＳ形トランジスタの基板に印加して、
前記アナログスイッチでの漏れ成分を相殺する基板バイ
アス回路を設けたことを特徴とする。
（実施例）
第１図には、第２の電源雑音抑圧比の劣化要因を除去す
るための構成成分がとくに詳細に示されている。アナロ
グスイッチ１２１，１２２． １２３．１２４は、Ｃ
ＭＯＳアナログスイッチに１個の端子を付加し、この端
子にアナログスイッチを構成するＮチャネル形ＭＯＳＩ
−ランジスタのＰｗｅｌｌを接続した構成のものである
。アナログスイッチ１２１，１２２，１２３，１２４は
それぞれ第８図の基本回路のアナログスイッチ６．７゜
８．９に対応する。容量素子１２８および１２９は、第
８図の基本回路の容量素子５および４にそれぞれ対応す
る。
るための構成成分がとくに詳細に示されている。アナロ
グスイッチ１２１，１２２． １２３．１２４は、Ｃ
ＭＯＳアナログスイッチに１個の端子を付加し、この端
子にアナログスイッチを構成するＮチャネル形ＭＯＳＩ
−ランジスタのＰｗｅｌｌを接続した構成のものである
。アナログスイッチ１２１，１２２，１２３，１２４は
それぞれ第８図の基本回路のアナログスイッチ６．７゜
８．９に対応する。容量素子１２８および１２９は、第
８図の基本回路の容量素子５および４にそれぞれ対応す
る。
基板バイアス回路の機能は、要約するとスイッチト・キ
ャパシタ回路に用いたアナログスイッチと同等のダミー
スイッチ１４０を別に用意し、これから電源雑音をスイ
ッチ雑音検出アンプ１４１により検出、増幅し、スイッ
チト・キャパシタ回路のアナログスイッチを介して信号
線へ漏れる電源雑音を消去する電圧■ｐ１゜、Ｌを発生
することである。この電圧ＶｐｗａＬＬをアナログスイ
ッチのＰｗｅ ｌ １端子に印加することにより第２の
電源雑音抑圧比の劣化要因を取り除くことができる。
ャパシタ回路に用いたアナログスイッチと同等のダミー
スイッチ１４０を別に用意し、これから電源雑音をスイ
ッチ雑音検出アンプ１４１により検出、増幅し、スイッ
チト・キャパシタ回路のアナログスイッチを介して信号
線へ漏れる電源雑音を消去する電圧■ｐ１゜、Ｌを発生
することである。この電圧ＶｐｗａＬＬをアナログスイ
ッチのＰｗｅ ｌ １端子に印加することにより第２の
電源雑音抑圧比の劣化要因を取り除くことができる。
スイッチ制御回路１３２は従来のものと同じものが使用
でき、スイッチト・キャパシタ回路の特性は何ら変化さ
せずに電源雑音抑圧比を改善することが可能である。
でき、スイッチト・キャパシタ回路の特性は何ら変化さ
せずに電源雑音抑圧比を改善することが可能である。
第２の電源雑音抑圧比の劣化要因であるアナログスイッ
チからの電源変動成分の信号線への漏れは、差動増幅回
路構成のスイッチ雑音検出アンプ１４１で検出・増幅す
る。ダミースイッチ１４０はスイッチト・キャパシタ回
路で使うアナログスイッチと同様な構成のものを用い、
高インピーダンス回路１４３により、はぼ接地電圧の直
流電圧を与えている。これはＭＯＳ）ランジスタの０９
３゜Ｃ，、、Ｃ，、、Ｃｄｂの各容量がアナログスイッ
チの入出力電圧に依存性を持つためで、あって、接地電
圧にバイアスすることで、ダミー・スイッチ１４０はス
イッチト・キャパシタ回路用スイッチと全く同じように
電源変動を伝達する。レベルシフト回路１４２はスイッ
チ動作に必要なＰｗｅ ｌ ｌ電圧（Ｖ−〜Ｖ、、＋Ｉ
Ｖ程度）に直流レベルを変換するものである。なぜな
ら、スイッチ雑音検出アンプ１４１の出力電圧■３．は
直流帰還により接地電圧に安定しているからである。検
出・増幅された電源変動の交流成分はダミースイッチ１
４０のＮチャネル形ＭＯＳのＰｗｅ １１を介し、容量
Ｃｄ ｂ ＋Ｃｓｂを通して交流帰還され、スイッチに
よる電源変動を消去するような波形の電圧Ｖｌ）、１゜
１１を出力端子１４４に得ることができる。スイッチト
・キャパシタ回路ではアナログスイッチのオン、オフの
状態により演算増幅器１２０の反転入力端子１３４に接
続されるスイッチ容量の状態が変化する。そこで、ダミ
ースイッチ１４０にＯＮ状態とＯＦＦ状態の２つのスイ
ッチ、即ちＭＯＳ）ランジスタ１４７と１４８からなる
スイッチおよびＭＯＳトランジスタ１４５と１４６から
なるスイッチを用い、スイッチト・キャパシタ回路側に
第１図のように補正スイッチ１２７を追加すれば、完全
に相似となり電源変動を消去できる。ただし、ダミース
イッチ１４０にＯＮ状態のみのスイッチを用い、補正ス
イッチ１２７を追加しない場合においても、消去されな
い量はわずかである。
チからの電源変動成分の信号線への漏れは、差動増幅回
路構成のスイッチ雑音検出アンプ１４１で検出・増幅す
る。ダミースイッチ１４０はスイッチト・キャパシタ回
路で使うアナログスイッチと同様な構成のものを用い、
高インピーダンス回路１４３により、はぼ接地電圧の直
流電圧を与えている。これはＭＯＳ）ランジスタの０９
３゜Ｃ，、、Ｃ，、、Ｃｄｂの各容量がアナログスイッ
チの入出力電圧に依存性を持つためで、あって、接地電
圧にバイアスすることで、ダミー・スイッチ１４０はス
イッチト・キャパシタ回路用スイッチと全く同じように
電源変動を伝達する。レベルシフト回路１４２はスイッ
チ動作に必要なＰｗｅ ｌ ｌ電圧（Ｖ−〜Ｖ、、＋Ｉ
Ｖ程度）に直流レベルを変換するものである。なぜな
ら、スイッチ雑音検出アンプ１４１の出力電圧■３．は
直流帰還により接地電圧に安定しているからである。検
出・増幅された電源変動の交流成分はダミースイッチ１
４０のＮチャネル形ＭＯＳのＰｗｅ １１を介し、容量
Ｃｄ ｂ ＋Ｃｓｂを通して交流帰還され、スイッチに
よる電源変動を消去するような波形の電圧Ｖｌ）、１゜
１１を出力端子１４４に得ることができる。スイッチト
・キャパシタ回路ではアナログスイッチのオン、オフの
状態により演算増幅器１２０の反転入力端子１３４に接
続されるスイッチ容量の状態が変化する。そこで、ダミ
ースイッチ１４０にＯＮ状態とＯＦＦ状態の２つのスイ
ッチ、即ちＭＯＳ）ランジスタ１４７と１４８からなる
スイッチおよびＭＯＳトランジスタ１４５と１４６から
なるスイッチを用い、スイッチト・キャパシタ回路側に
第１図のように補正スイッチ１２７を追加すれば、完全
に相似となり電源変動を消去できる。ただし、ダミース
イッチ１４０にＯＮ状態のみのスイッチを用い、補正ス
イッチ１２７を追加しない場合においても、消去されな
い量はわずかである。
第２図は第１図（ｂ）の高インピーダンス回路１４３の
他の具体例を示すものである。第１図（ｂ）に示すよう
に高インピーダンス回路は高抵抗ＲＥで実現できるが、
占有面積を減少させるために、第２図に示す高インピー
ダンス回路は有効である。この高インピーダンス回路は
差動増幅回路の交流出力インピーダンスが極めて富いこ
とを利用したもので、ＭＯＳ）ランジスタ１５１〜１５
３からなるバイアス回路、ＭＯＳ）ランジスタ１５４〜
１５９からなる差動増幅回路１．ＭＯＳ）ランジスタ１
６０〜１６２からなる直流帰還のみループ利得を下げて
回路を安定にするためのアッテネータ、ＭＯＳ）ランジ
スタ１６３，１６４からなり、トランジスタ１６０〜１
６２にバイアスを与える。
他の具体例を示すものである。第１図（ｂ）に示すよう
に高インピーダンス回路は高抵抗ＲＥで実現できるが、
占有面積を減少させるために、第２図に示す高インピー
ダンス回路は有効である。この高インピーダンス回路は
差動増幅回路の交流出力インピーダンスが極めて富いこ
とを利用したもので、ＭＯＳ）ランジスタ１５１〜１５
３からなるバイアス回路、ＭＯＳ）ランジスタ１５４〜
１５９からなる差動増幅回路１．ＭＯＳ）ランジスタ１
６０〜１６２からなる直流帰還のみループ利得を下げて
回路を安定にするためのアッテネータ、ＭＯＳ）ランジ
スタ１６３，１６４からなり、トランジスタ１６０〜１
６２にバイアスを与える。
バイアス回路等から構成されている。ＭＯＳ ）ランジ
スタ１５２〜１５５からなる回路構成により差動増幅回
路の動作電流を安定に小さくして、高出力インピーダン
スを得ている。
スタ１５２〜１５５からなる回路構成により差動増幅回
路の動作電流を安定に小さくして、高出力インピーダン
スを得ている。
第３図は、スイッチ雑音検出アンプの回路例を示すもの
で、この回路はＭＯＳｌ−ランジスタ Ｉ７１〜１７５
からなる差動増幅回路の１段で構成されている。
で、この回路はＭＯＳｌ−ランジスタ Ｉ７１〜１７５
からなる差動増幅回路の１段で構成されている。
第４図は、レベルシフト回路例を示すもので、ＭＯＳｌ
−ランジスタ１８１，１８２からなるソース・ホロワを
使ったものである。
−ランジスタ１８１，１８２からなるソース・ホロワを
使ったものである。
第１図ではレベルシフト回路１４２の出力 ■ｐｗａＬ
Ｌ はダミースイッチ１４０のＰｗｅ ｌ ｌとスイッ
チト・キャパシタ回路用アナログスイッチのＰｗｅ ｌ
１と共通に与えられている。この場合後者のスイッチ
では、スイッチ制御信号がレベルシフト回路の有限な出
力インピーダンスのために、Ｐｗｅ Ｉ １に伝達され
る。これが、ダミースイッチ１４０のＰｗｅ ｌ １に
印加されると電源変動成分が完全に消去されない場合が
ある。これを防止するためには、第５図に示すように、
２個のレベルシフト回路１４２．１４２’を用いて、
Ｐｗｅｌｌを分離すればよい。
Ｌ はダミースイッチ１４０のＰｗｅ ｌ ｌとスイッ
チト・キャパシタ回路用アナログスイッチのＰｗｅ ｌ
１と共通に与えられている。この場合後者のスイッチ
では、スイッチ制御信号がレベルシフト回路の有限な出
力インピーダンスのために、Ｐｗｅ Ｉ １に伝達され
る。これが、ダミースイッチ１４０のＰｗｅ ｌ １に
印加されると電源変動成分が完全に消去されない場合が
ある。これを防止するためには、第５図に示すように、
２個のレベルシフト回路１４２．１４２’を用いて、
Ｐｗｅｌｌを分離すればよい。
第６図は、第１図のスイッチト・キャパシタ回路とは、
アナログスイッチと容量素子の配列が異なる本発明の他
の実施例を示すものである。即ち、この実施例は、２個
のアナログスイッチ ２１１と２１２により、容量素子
１２８への充電と、その容量素子１２８から容量素子１
２９への電荷の移送が行われるものである。なお、基板
バイアス回路およびスイッチ制御回路は図示されていな
い。補正スイッチ２１３は第１図の実施例と同様に構成
され、同様に補正を行うことができる。
アナログスイッチと容量素子の配列が異なる本発明の他
の実施例を示すものである。即ち、この実施例は、２個
のアナログスイッチ ２１１と２１２により、容量素子
１２８への充電と、その容量素子１２８から容量素子１
２９への電荷の移送が行われるものである。なお、基板
バイアス回路およびスイッチ制御回路は図示されていな
い。補正スイッチ２１３は第１図の実施例と同様に構成
され、同様に補正を行うことができる。
第７図は補正スイッチを省略した本発明の更に他の実施
例のスイッチト・キャパシタ回路を示すものである。同
図（ａ）は第１図（ａ）のスイッチト・キャパシタ基本
回路の補正スイッチを省略した形の回路であり、同図ら
）は基板バイアス回路である。
例のスイッチト・キャパシタ回路を示すものである。同
図（ａ）は第１図（ａ）のスイッチト・キャパシタ基本
回路の補正スイッチを省略した形の回路であり、同図ら
）は基板バイアス回路である。
基板バイアス回路のダミースイッチ２２０がスイッチ制
御信号でオン、オフされるよう構成されている。このた
め補正スイッチを省略できるのである。このようなダミ
ースイッチ２２０を用いた基板バイアス回路は、１個の
キャパシタ基本回路のみを使用する応用回路の場合に使
用することができ、また複数のスイッチト・キャパシタ
基本回路が同一のタイミングで動作する形の応用回路の
場合にも使用することができる。
御信号でオン、オフされるよう構成されている。このた
め補正スイッチを省略できるのである。このようなダミ
ースイッチ２２０を用いた基板バイアス回路は、１個の
キャパシタ基本回路のみを使用する応用回路の場合に使
用することができ、また複数のスイッチト・キャパシタ
基本回路が同一のタイミングで動作する形の応用回路の
場合にも使用することができる。
（効果）
スイッチを構成するＭＯＳの基板とソースあるいはドレ
インとの間の容量を通してスイ、ツチの浮遊容量から漏
れる電源電圧変動を打消す基板バイアス回路と、によっ
て電源電圧変動が信号線に伝達するのを抑圧する比率、
即ち電源雑音抑圧比の高いスイッチト・キャパシタ回路
を実現できる。
インとの間の容量を通してスイ、ツチの浮遊容量から漏
れる電源電圧変動を打消す基板バイアス回路と、によっ
て電源電圧変動が信号線に伝達するのを抑圧する比率、
即ち電源雑音抑圧比の高いスイッチト・キャパシタ回路
を実現できる。
本発明のように電源雑音抑圧比の高いスイッチト・キャ
パシタ回路は、高効率で安価だがパルス性の雑音の多い
スイッチング形安定化電源より電源電圧を供給されても
、高いＳ／Ｎ比を確保できるため、高価な高性能電源を
必要としない利点がある。また、本発明によれば、スイ
ッチト・キャパシタ回路とロジック回路を同一の基板上
に集積化する場合に、共通に使われる電源配線、基板を
通してロジック回路の発生するパルス性雑音がスイッチ
ト・キャパシタ回路に漏れるのを抑圧できるため、高性
能で高機能な大規模集積回路を容易に実現できる利点が
ある。さらに、本発明によれば、スイッチト・キャパシ
タ回路を含むアナログ信号を処理する集積回路とロジッ
ク回路の集積回路を同一プリント基板上に実装できると
ともに同一電源で使用できることから、装置構成上で大
幅な経済化、小形化が図れる利点がある。
パシタ回路は、高効率で安価だがパルス性の雑音の多い
スイッチング形安定化電源より電源電圧を供給されても
、高いＳ／Ｎ比を確保できるため、高価な高性能電源を
必要としない利点がある。また、本発明によれば、スイ
ッチト・キャパシタ回路とロジック回路を同一の基板上
に集積化する場合に、共通に使われる電源配線、基板を
通してロジック回路の発生するパルス性雑音がスイッチ
ト・キャパシタ回路に漏れるのを抑圧できるため、高性
能で高機能な大規模集積回路を容易に実現できる利点が
ある。さらに、本発明によれば、スイッチト・キャパシ
タ回路を含むアナログ信号を処理する集積回路とロジッ
ク回路の集積回路を同一プリント基板上に実装できると
ともに同一電源で使用できることから、装置構成上で大
幅な経済化、小形化が図れる利点がある。
第１図は、本発明のスイッチト・キャバシ回路の一実施
例の回路図で、同図（ａ）はスイッチト・キャパシタ回
路の基本回路（主要部）、同図（ｂ）は基板バイアス回
路を示すものである。 第２図は第１図（ｂ）の基板バイアス回路に用いられる
高インピーダンス回路の一例を示すものである。 第３図は第１図ｂ）の基板バイアス回路に用いられるス
イッチ雑音検出アンプの一例を示すものである。 第４図は基板バイアス回路に用いられるソース・ホロワ
を使ったレベルシフト回路の例を示すものである。 第５図は２個のレベルシフト回路を有する基板バイアス
回路を示すものである。 第６図は、本発明の他の実施例のスイッチト・キャパシ
タ回路を示すものである。 第７図は、補正スイッチを省略できる本発明のさらに他
の実施例のスイッチト・キャパシタ回路を示すものであ
る。 第８図は従来のスイッチト・キャパシタ回路の基本回路
を示すものである。 第９図はＣＭＯＳデバイス構造の概略を示す図である。 第１０図はＭＯＳ）ランジスタの電流特性を示す図で、
Ｖｄｓはドレインソース間電圧、Ｉｄｓはドレインソー
ス間に流れる電流を示す。 第１１図は第８図のスイッチト・キャパシタ回路に用い
る従来のアナログスイッチの例を示すものである。 第１２図は第８図のスイッチト・キャパシタ回路におけ
るスイッチ制御回路の詳細を示すものである。
例の回路図で、同図（ａ）はスイッチト・キャパシタ回
路の基本回路（主要部）、同図（ｂ）は基板バイアス回
路を示すものである。 第２図は第１図（ｂ）の基板バイアス回路に用いられる
高インピーダンス回路の一例を示すものである。 第３図は第１図ｂ）の基板バイアス回路に用いられるス
イッチ雑音検出アンプの一例を示すものである。 第４図は基板バイアス回路に用いられるソース・ホロワ
を使ったレベルシフト回路の例を示すものである。 第５図は２個のレベルシフト回路を有する基板バイアス
回路を示すものである。 第６図は、本発明の他の実施例のスイッチト・キャパシ
タ回路を示すものである。 第７図は、補正スイッチを省略できる本発明のさらに他
の実施例のスイッチト・キャパシタ回路を示すものであ
る。 第８図は従来のスイッチト・キャパシタ回路の基本回路
を示すものである。 第９図はＣＭＯＳデバイス構造の概略を示す図である。 第１０図はＭＯＳ）ランジスタの電流特性を示す図で、
Ｖｄｓはドレインソース間電圧、Ｉｄｓはドレインソー
ス間に流れる電流を示す。 第１１図は第８図のスイッチト・キャパシタ回路に用い
る従来のアナログスイッチの例を示すものである。 第１２図は第８図のスイッチト・キャパシタ回路におけ
るスイッチ制御回路の詳細を示すものである。
Claims (1)
- （１）演算増幅器、容量素子、アナログスイッチで構成
されるスイッチト・キャパシタ回路において、 前記アナログスイッチを擬似したＭＯＳ形 トランジスタの浮遊容量を用いて電源電圧変動の信号線
への漏れ成分を検出し、その漏れ成分の逆相電圧を、前
記アナログスイッチを構成するＭＯＳ形トランジスタの
基板に印加して、基板とドレインあるいはソース間容量
を通して前記アナログスイッチから信号ラインに漏れる
電源電圧変動成分を打ち消すための基板バイアス回路を
備えたことを特徴とするスイッチト・キャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24758088A JPH01132210A (ja) | 1988-09-30 | 1988-09-30 | スイッチト・キャパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24758088A JPH01132210A (ja) | 1988-09-30 | 1988-09-30 | スイッチト・キャパシタ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57069821A Division JPS58187015A (ja) | 1982-04-26 | 1982-04-26 | スイツチト・キヤパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132210A true JPH01132210A (ja) | 1989-05-24 |
| JPH0512884B2 JPH0512884B2 (ja) | 1993-02-19 |
Family
ID=17165616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24758088A Granted JPH01132210A (ja) | 1988-09-30 | 1988-09-30 | スイッチト・キャパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01132210A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376308A (ja) * | 1989-08-18 | 1991-04-02 | Asahi Kasei Micro Syst Kk | スイッチトキャパシタ回路 |
| JPH04286415A (ja) * | 1991-03-15 | 1992-10-12 | Nec Corp | スイッチトキャパシタフィルタ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5291503B2 (ja) | 2009-03-17 | 2013-09-18 | 三菱重工業株式会社 | 軌道系車両用台車 |
-
1988
- 1988-09-30 JP JP24758088A patent/JPH01132210A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376308A (ja) * | 1989-08-18 | 1991-04-02 | Asahi Kasei Micro Syst Kk | スイッチトキャパシタ回路 |
| JPH04286415A (ja) * | 1991-03-15 | 1992-10-12 | Nec Corp | スイッチトキャパシタフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0512884B2 (ja) | 1993-02-19 |
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