JPH0624313B2 - スイツチトキヤパシタ回路 - Google Patents
スイツチトキヤパシタ回路Info
- Publication number
- JPH0624313B2 JPH0624313B2 JP60262804A JP26280485A JPH0624313B2 JP H0624313 B2 JPH0624313 B2 JP H0624313B2 JP 60262804 A JP60262804 A JP 60262804A JP 26280485 A JP26280485 A JP 26280485A JP H0624313 B2 JPH0624313 B2 JP H0624313B2
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- JP
- Japan
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- switch
- turned
- capacitor
- terminal
- operational amplifier
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Description
【発明の詳細な説明】 本発明は電圧コンパレータ回路に関し、入力信号に対し
不感帯を有するヒステリシス付スイッチトキャパシタ型
電圧コンパレータに関する。
不感帯を有するヒステリシス付スイッチトキャパシタ型
電圧コンパレータに関する。
従来のスイッチトキャパシタ型コンパレータの１例を第
２図に示す。最初にこの回路の動作について説明する。
第２図(a)に於て１は入力端子、２はキャパシタ３は演
算増幅器、４は出力端子、１は第２図(b)に示したクロ
ックパルスφ１がhighのときオン（ＯＮ），ｌｏｗのと
きOFFとなるスイッチ、２はクロックパルスφ２がhigh
のときＯＮ，ｌｏｗのときＯＦＦとなるスイッチであ
る。第２図(b)においてｔＳはスリット時間でスイッチ
１，とスイッチ２は同時にＯＮとならないよう考慮して
ある。スイッチ２のみＯＮすると演算増幅器の正転端子
と反転端子がキャパシタ２を介して接続される。このと
きキャパシタ２は演算増幅器の出力端子４が全帰還され
るためオフセット電圧で充電される。
２図に示す。最初にこの回路の動作について説明する。
第２図(a)に於て１は入力端子、２はキャパシタ３は演
算増幅器、４は出力端子、１は第２図(b)に示したクロ
ックパルスφ１がhighのときオン（ＯＮ），ｌｏｗのと
きOFFとなるスイッチ、２はクロックパルスφ２がhigh
のときＯＮ，ｌｏｗのときＯＦＦとなるスイッチであ
る。第２図(b)においてｔＳはスリット時間でスイッチ
１，とスイッチ２は同時にＯＮとならないよう考慮して
ある。スイッチ２のみＯＮすると演算増幅器の正転端子
と反転端子がキャパシタ２を介して接続される。このと
きキャパシタ２は演算増幅器の出力端子４が全帰還され
るためオフセット電圧で充電される。
次にスイッチ２がＯＦＦとなりスイッチ１がＯＮとなる
とキャパシタ２に入力電圧が重畳して充電される。従っ
て演算増幅器３にオフセット電圧が存在しても入力電圧
はアナロググランドに対し正確に比較され、その出力は
端子４より得られることがわかる。再度２がＯＮ，１が
ＯＦＦとなるとキャパシタ２に蓄積されていた電荷は放
電されて再び、演算増幅器３のオフセット電圧のみで充
電されることになる。スイッチ１がＯＮしたときキャパ
シタ２の左側の電極の電位が、キャパシタ２の右側の電
極の電位に比較して高い場合については出力はhighとな
るが、入力端子１の印加電圧がアナロググランドより低
いときは、キャパシタ２の左側の電極電位が右側より低
くなるだけであり、そのときは出力端子４よりＬｏｗて
得られることが容易にわかる。この方式のスイッチトキ
ャパシタ型電圧コンパレータは演算増幅器のオフセット
をキャンセルしてアナロググランドと正確に比較するこ
とができるが、入力電圧の不感帯即ちヒステリシス特性
を全く有していない。
とキャパシタ２に入力電圧が重畳して充電される。従っ
て演算増幅器３にオフセット電圧が存在しても入力電圧
はアナロググランドに対し正確に比較され、その出力は
端子４より得られることがわかる。再度２がＯＮ，１が
ＯＦＦとなるとキャパシタ２に蓄積されていた電荷は放
電されて再び、演算増幅器３のオフセット電圧のみで充
電されることになる。スイッチ１がＯＮしたときキャパ
シタ２の左側の電極の電位が、キャパシタ２の右側の電
極の電位に比較して高い場合については出力はhighとな
るが、入力端子１の印加電圧がアナロググランドより低
いときは、キャパシタ２の左側の電極電位が右側より低
くなるだけであり、そのときは出力端子４よりＬｏｗて
得られることが容易にわかる。この方式のスイッチトキ
ャパシタ型電圧コンパレータは演算増幅器のオフセット
をキャンセルしてアナロググランドと正確に比較するこ
とができるが、入力電圧の不感帯即ちヒステリシス特性
を全く有していない。
一般に無線機等の電子機器に於いては入力信号に微小変
動及びその他の外乱が多く、応用に際しては回路の誤動
作防止のため不感帯を設ける必要がある。本発明はヒス
テリシス特性を有する電圧コンパレータを提案するもの
である。
動及びその他の外乱が多く、応用に際しては回路の誤動
作防止のため不感帯を設ける必要がある。本発明はヒス
テリシス特性を有する電圧コンパレータを提案するもの
である。
以下本発明の構成について説明する。
第１図に本発明のスイッチトキャパシタ型オフセット電
圧キャンセルヒステリシスコンパレータ回路を示す。
圧キャンセルヒステリシスコンパレータ回路を示す。
第１図に於いて５は入力端子６，７，８はキャパシタ９
は演算増幅器、１０，１１はインバータ、１２は出力端
子である。１，２は第２図(b)に示した２相クロックで
ＯＮ，ＯＦＦを繰り返すスイッチである。次にこの回路
の動作について逐一説明する。スイッチ２がＯＮで１が
ＯＦＦのとき演算増幅器９の正転端子はアナロググラン
ド（ ）に接続されると同時にキャパシタ６を介して反
転端子に接続される。このとき演算増幅器９の出力端子
も反転端子に接続されるため、キャパンタ６には演算増
幅器９のオフセット電圧が充電される。キャパシタ７，
８の残留電荷は全て放電される。次に２がＯＦＦ，１が
ＯＮとなった場合について説明する。
は演算増幅器、１０，１１はインバータ、１２は出力端
子である。１，２は第２図(b)に示した２相クロックで
ＯＮ，ＯＦＦを繰り返すスイッチである。次にこの回路
の動作について逐一説明する。スイッチ２がＯＮで１が
ＯＦＦのとき演算増幅器９の正転端子はアナロググラン
ド（ ）に接続されると同時にキャパシタ６を介して反
転端子に接続される。このとき演算増幅器９の出力端子
も反転端子に接続されるため、キャパンタ６には演算増
幅器９のオフセット電圧が充電される。キャパシタ７，
８の残留電荷は全て放電される。次に２がＯＦＦ，１が
ＯＮとなった場合について説明する。
端子５の電位がアナロググランド電位より低いときはイ
ンバータ１０の出力はhighであり、その電圧をＶOHとす
る。キャパシタ７と８の容量値をそれぞれＣ７，Ｃ８で
表わすと、演算増幅器９の正転端子の電圧Ｖp1は次式で
表わされる。
ンバータ１０の出力はhighであり、その電圧をＶOHとす
る。キャパシタ７と８の容量値をそれぞれＣ７，Ｃ８で
表わすと、演算増幅器９の正転端子の電圧Ｖp1は次式で
表わされる。
ここでＶＡはアナロググランドの電圧である。インバー
タ１０の出力は入力端子５の入力電位が(1)式の値以上
にならないと反転しないため全回路の出力は第１図(b)
に示すようにＶIH＝ＶPIで出力端子１２が反転すること
がわかる。
タ１０の出力は入力端子５の入力電位が(1)式の値以上
にならないと反転しないため全回路の出力は第１図(b)
に示すようにＶIH＝ＶPIで出力端子１２が反転すること
がわかる。
同様に考えて、端子５の電位がアナロググランド電位よ
り高いときはインバータ１０の出力はLowであり、その
電圧とＶOLとすると、演算増幅器９の正転端子の電圧Ｖ
Ｐは次式で表わされる。
り高いときはインバータ１０の出力はLowであり、その
電圧とＶOLとすると、演算増幅器９の正転端子の電圧Ｖ
Ｐは次式で表わされる。
インバータ１０の出力は入力端子５の入力電圧が(2)式
の値以下にならないと反転しないため第１図(b)に示す
ようにインバータ１１を介した出力はＶIL＝ＶP2で反転
する。
の値以下にならないと反転しないため第１図(b)に示す
ようにインバータ１１を介した出力はＶIL＝ＶP2で反転
する。
従って(1)，(2)よりヒステリシス電圧幅は で表わされることがわかる。
以上に述べたように、本発明の回路構成を用いればサン
プル値回路としてのオフセットキャンセル型ヒステリシ
ス電圧コンパレータを実現することができ、有用であ
る。
プル値回路としてのオフセットキャンセル型ヒステリシ
ス電圧コンパレータを実現することができ、有用であ
る。
【図面の簡単な説明】 第１図(a)本発明のスイッチトキャパシタ型電圧コンパ
レータ回路、同図(b)本発明の特性を示す図、第２図(a)
従来のオフセット電圧キャンセル型スイッチトキャパシ
タ電圧コンパレータを示す図、同図(b)は２相クロック
の説明波形図である。 ５……被比較電圧入力端子、６，７，８……キャパン
タ、９……主演算増幅器、１０，１１……インバータ、
１２……比較結果出力端子。
レータ回路、同図(b)本発明の特性を示す図、第２図(a)
従来のオフセット電圧キャンセル型スイッチトキャパシ
タ電圧コンパレータを示す図、同図(b)は２相クロック
の説明波形図である。 ５……被比較電圧入力端子、６，７，８……キャパン
タ、９……主演算増幅器、１０，１１……インバータ、
１２……比較結果出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南 洋一郎 東京都港区芝５丁目33番１号 日本電気株 式会社内 (56)参考文献 特開 昭57−143917（ＪＰ，Ａ) 特開 昭61−100017（ＪＰ，Ａ) 実開 昭54−98152（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】被比較電圧入力端子より第１のクロックで
オンとなる第１のスイッチの一端を接続し該スイッチの
他端に第２のクロックでオンとなる第１のスイッチの一
端と第１のキャパシタの一端を接続し該キャパシタの他
端を演算増幅器の反転端子と第２のクロックでオンとな
る第２のスイッチの一端に接続し、該スイッチの他端を
前記演算増幅器の出力端子と第一のインバータの入力端
子に接続し、前記第２のクロックでオンとなる第１のス
イッチの他端と第２相クロックでオンとなる第３，第
４，第５のスイッチの一端をいずれもアナロググランド
に接続し該第３のスイッチの他端を演算増幅器の正転端
子に接続し、該正転端子に第１のクロックでオンとなる
第２のスイッチの一端と、第２のキャパシタの一端をそ
れぞれ接続し、該キャパシタの他端をアナロググランド
に接続し、前記第１相クロックでオンとなる第２のスイ
ッチの他端を第３のキャパシタの一端と前記第２のクロ
ックでオンとなる第４のスイッチの一端に接続し前記第
３のキャパシタの他端と前記第２相クロックでオンとな
る第５のスイッチの他端と第１相クロックでオンとなる
第３のスイッチの一端に接続し、該スイッチの他端を第
１のインバータの出力に接続し、該インバータより出力
を得ることを特徴とするスイッチトキャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262804A JPH0624313B2 (ja) | 1985-11-21 | 1985-11-21 | スイツチトキヤパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262804A JPH0624313B2 (ja) | 1985-11-21 | 1985-11-21 | スイツチトキヤパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122315A JPS62122315A (ja) | 1987-06-03 |
| JPH0624313B2 true JPH0624313B2 (ja) | 1994-03-30 |
Family
ID=17380838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60262804A Expired - Fee Related JPH0624313B2 (ja) | 1985-11-21 | 1985-11-21 | スイツチトキヤパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624313B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834416B2 (ja) * | 1988-03-25 | 1996-03-29 | 日本電気株式会社 | ヒステリシスコンパレータ回路 |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JPH0348457A (ja) * | 1989-04-14 | 1991-03-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2674840B2 (ja) * | 1989-08-30 | 1997-11-12 | 日本電気株式会社 | ヒステリシス・コンパレータ回路 |
| US11362647B2 (en) | 2018-12-19 | 2022-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Hysteresis comparator, semiconductor device, and power storage device |
-
1985
- 1985-11-21 JP JP60262804A patent/JPH0624313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62122315A (ja) | 1987-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |