JPH0376309A - スイッチトキャパシタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、低電源電圧で動作するスイッチトキャパシタ
回路に関するものである。

〔従来技術〕

近年、スイッチトキャパシタはＬＳＩ化可能なフィルタ
回路として注目されている。このスイッチトキャパシタ
回路には、第１図に示すように、演算増幅器へＭＰ　、
人力容量素子（コンデンサ）Ｃ１、複数のＣＭＯＳアナ
ログスイッチ５１〜Ｓ４が含まれている。

ここで、上記アナログスイッチ５１〜Ｓ４を駆動する２
相のクロック信号は正側電源電圧Ｖ。Ｄと負側電源電圧
ＶＨ８との間でレベル変化している。

入力電圧ＶＩＮをコンデンサＣ１に印加するためのＣＭ
ＯＳアナログスイッチＳＩは、−例として第３図に示す
ような構成とされており、ウェル電圧ＶＢは負側電源電
圧ＶＳＳに保持されている。

このようなスイッチトキャパシタ回路において、低電源
電圧で動作させるためには、アナログスイッチのオン抵
抗を十分に低く設定する必要がある。

［発明が解決しようとする課題］ しかし、電源電圧を低くした場合には、アナログスイッ
チのオン抵抗が十分低くならないという問題が生じる。

すなわち、第２図に示すように、入力電圧ＶＩＮ　　（
ソース電圧）を横軸に表したとき、電源電圧の低下に伴
ってオン抵抗が曲線（ｂ）のように変化し、ある入力電
圧ｖＭにおいてピーク値を有するようになる。

また、Ｎ基板プロセスによるＮＭＯ５の場合には、先に
述べたとおり、Ｐウェルの電圧ＶＢは通常負側電源電圧
ＶＳＳになっている。この場合、入力電圧ＶＴＮ（ソー
ス電圧）がウェル電圧Ｖａ　（−Ｖｓｓ）より高い場合
には、いわゆる基板効果作用のため、しきい値電圧が高
くなり、結果としてＮＭＯ５を用いたスイッチオン時の
抵抗が増加することになる。

このような問題を解決するために、従来からＣＭＯＳア
ナログスイッチに用いている電源電圧、又はスイッチト
キャパシタ回路全体に用いている電源電圧を昇圧するこ
とが考えられているが、チップサイズが大きくなり、消
費電流が増えるという欠点がある。

よって本発明の目的は上述の点に鑑み、低電源電圧駆動
した場合にも消費電流およびチップサイズを増大させる
ことなく、十分に低いオン抵抗が得られるようなＣＭＯ
Ｓスイッチを有するスイツチトキャパシタ回路を提供す
ることにある。

［課題を解決するための手段］ かかる目的を達成するために、本発明は、正側電源電圧
と負側電源電圧の間でレベル変化する２相のクロック信
号により開閉されるＣＭＯＳアナログスイッチを介して
、入力電圧を入力容量素子に印加するスイッチトキャパ
シタ回路において、前記ＣＭＯＳアナログスイッチがＰ
型ウェルを有する場合には当該ウェル電圧が前記負側電
源電圧より高い値であって、また前記ＣＭＯＳアナログ
スイッチがＮ型ウェルを有する場合には当該ウェル電圧
が前記正側電源電圧より低い値であって、且つ、前記Ｐ
型もしくはＮ型ウェルとソースとの間に生じる等価的ダ
イオードにターンオン電流が生じない範囲で当該ウェル
電圧を設定する手段を具備したことを特徴とするもので
ある。

［作　用］ 本発明では、ウェル電圧を負側電源電圧ＶＳｌ！より高
め（Ｐ型ウェルの場合）、もしくは正側電源電圧ＶＤＤ
より低め（Ｎ型ウェルの場合）に設定し、且つ、ソース
・ウェル間にターンオン電流が流れないようにすること
により、ＣＭＯＳアナログスイッチのしきい値を下げて
いる。ここでいうターンオン電流とは、ソール・ウェル
間に寄生しているダイオードが順方向バイアス状態とな
って流れるリーク電流をいい、このリーク電流が増える
と（例えば、１００マイクロアンペア以上になると）、
回路動作に影響を与えることがある。

このように本発明では、ＣＭＯＳアナログスイッチのし
きい値電圧を下げることによりオン抵抗を下げ、もって
低電源電圧の駆動時においても適確に作動し得るスイッ
チトキャパシタ回路を実現することができる。

〔実施例〕

以下、本発明の実施例を図面を参照して詳細に説明する
。

第１図は、本発明の一実施例を説明するためのスイッチ
トキャパシタ回路を示す。ここでは、説明の都合上、Ｎ
基板プロセスに従うものとする。

第１図において、ＡＭＰは演算増幅器＋ＣＩおよびＣ２
はコンデンサ、　５１〜Ｓ４はＣＭＯＳアナログスイッ
チ、　Ｖｏυ↑は出力電圧＋ＶＩＮは入力電圧＊　ＶＤ
Ｄは正側電源電圧＋ＶＳ！は負側電源電圧＋　ｖＧＮＤ
はアナロググランド電圧であり、通常（Ｖｏｏ◆ｖｓｓ
）／ｚとしである。

第１図に示したスイッチトキャパシタ回路を低電圧で動
作させようとするとき、ＣＭＯＳアナログスイッチのオ
ン抵抗は第２図に示したように（Ｖｏｏ◆Ｖｓｓ）／　
２に近い電圧Ｖ、で極めて高くなり、回路動作上問題を
生ずることがある。これはアナログスイッチを構成する
ＮＭＯＳ、　ＰｕＯ２の両方共に十分なゲート・ソース
間電圧（Ｖｇｓ）が加わらないためオフ状態になってい
るからである。

従来技術に関して先に述べたとおり、アナログスイッチ
のＮＭＯＳに用いているＰウェル電圧はｖ。

としていた、この時、入力電圧である電圧電圧ＶＩＮ　
　（ソース電圧）とＮＭＯＳの基板であるＰウェル電圧
ＶＢの間（電圧（ｖｓｅ）が生じ、ＮＭＯＳ）−ランジ
スタのしきい値電圧が大きくなり、オン抵抗が高くなる
。

このしきい値電圧は、Ｐウェル電圧ＶＢとソース電圧９
３間の電圧が大きくなるほど大きくなる。ここで、Ｐウ
ェル電圧Ｖ、を負側電源電圧ＶＳＳより高めじ設定する
と基板効果の影響が小さくなり、しきい値電圧を下げる
ことができ、その結果としてＮＭＯＳのオン抵抗が下る
。

ここで、ウェル電圧ｖｉを上げ過ぎた状況として、Ｖｓ
ｓ＜Ｖａの場合を考える。いま、第３図に示したＣＭＯ
ＳスイッチＳ、の断面構造を参照すると、Ｄ。

〜０．はＭＯＳ　トランジスタの構造に起因する寄生ダ
イオードである。従って、Ｖ’ｓ　＜Ｖｅの場合、ダイ
オードＤ１は順方向にバイアスされるため電流が流れる
。但し、ＶＩＮとＶＢの差が小さい時は電流は小さいの
で、■８の供給源が安定であれば問題はない。

このダイオードＤ、が強くオンするのはｖａ　　ＶＩＮ
が例えば０．６ボルトを越えたときであるのでＳ　Ｖａ
の最適な電圧としてはＶＢ−Ｖ＋、４が０．６ボルトを
越えないように設定すれば、スイッチトキャパシタ回路
として好ましいアナログスイッチの条件が与えられる。

すなわち、この場合には、 Ｖｅ＝Ｖｓｓ　＋０．３　　［ホルト］ないし Ｖ６＝Ｖ！１ｍＩｎ（ソース電圧の最小値）◆０．６［
ボルト］なるＶａを設定するのが好ましいことになる。

なお、アナログスイッチＳ２．５！、　Ｓ４の電圧電圧
はアナログ基準電圧ｖａｓｏに近い値となるため大きな
影響は受けない。しかし、入力電圧ＶＩＮは任意の値を
とり得るため（具体的には、第２図に示したｖ、４）オ
ン抵抗が増大し得ることもあり、アナログスイッチＳＩ
のしきい値電圧を下げることができる本実施例はきわめ
て有用であ、る。

これまで述べてきた実施例はＮ基板プロセスによるもの
であるが、Ｐ基板プロセスとする場合にはＮＭＯＳトラ
ンジスタをＰＭＯＳトランジスタに置き換えると共に、
電源電圧の正負および高低を逆にすればよい。すなわち
、Ｐ基板プロセスの場合には、ソール・ウェル間にター
ンオン電流を生じない範囲であって、正側電源電圧より
低い電圧をウェル電圧とすればよい、具体的には、ウェ
ル電圧をｖｏ。−０，３［ボルト］ないしｖ８．□−０
，６［ボルト］の範囲に設定するのが好適である。

［発明の効果コ 以上説明したとおり本発明によれば、ウェル電圧を適切
に設定することにより、スイッチトキャパシタ回路の低
電圧動作が消費電流、チップサイズを増加せず可能にな
る。

【図面の簡単な説明】

第１図は本発明を説明するためのスイツチトキャパシタ
回路を示す回路図、 第２図はアナログスイッチの電圧電圧に対する抵抗値特
性例を示す線図、 第３図は典型的なＣＭＯＳプロセスにおけるＮＭＯ５Ｆ
ＥＴおよびＰＭＯ５ＦＥＴの断面構造図である。

Claims (1)

1. 【特許請求の範囲】 １）正側電源電圧と負側電源電圧の間でレベル変化する
   ２相のクロック信号により開閉されるＣＭＯＳアナログ
   スイッチを介して、入力電圧を入力容量素子に印加する
   スイッチトキャパシタ回路において、 前記ＣＭＯＳアナログスイッチがＰ型ウェルを有する場
   合には当該ウェル電圧が前記負側電源電圧より高い値で
   あって、また前記ＣＭＯＳアナログスイッチがＮ型ウェ
   ルを有する場合には当該ウェル電圧が前記正側電源電圧
   より低い値であって、 且つ、前記Ｐ型もしくはＮ型ウェルとソースとの間に生
   じる等価的ダイオードにターンオン電流が生じない範囲
   で当該ウェル電圧を設定する手段を具備したことを特徴
   とするスイッチトキャパシタ回路。