JPH07130869A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH07130869A
JPH07130869A JP5273343A JP27334393A JPH07130869A JP H07130869 A JPH07130869 A JP H07130869A JP 5273343 A JP5273343 A JP 5273343A JP 27334393 A JP27334393 A JP 27334393A JP H07130869 A JPH07130869 A JP H07130869A
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Abstract

(57)【要約】 【目的】バックゲート効果による特性低下を改善する。 【構成】半導体基板１にｐ型層３０およびｎ型層４０を
形成する。ｐ型層３０内にＮ型トランジスタＱ１のｎ型
ソース領域３２とチャネル領域３３とを形成し、ｎ型層
４０内にＰ型トランジスタのｐ型ソース領域４２とチャ
ネル領域４３とを形成する。そして、ｐ型層３０、ｎ型
ソース領域３２、ｎ型層４０およびｐ型ソース領域４２
を出力節点ＯＵＴに共通接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
わり、特にＮチャネル型絶縁ゲート電界効果トランジス
タ（以下、Ｎ型トランジスタ、と称す）とＰチャネル型
絶縁ゲート電界効果トランジスタ（以下、Ｐ型トランジ
スタ、と称す）とからなるＣＭＯＳ構成を有する半導体
集積回路装置に関する。
【０００２】
【従来の技術】従来から半導体集積回路装置における出
力回路として、能動負荷を有するインバータ回路または
ソースホロワ回路などが用いられている。しかしながら
このような回路では、定常的に回路電流が流れるために
消費電力が増大する。さらに能動負荷を流れる電流を制
限しているために駆動能力が低くなる。
【０００３】このためにＣＭＯＳ構成のソースホロワ回
路が、駆動能力を高くし消費電力を低くすることができ
るので、近年さかんに用いられてきた。ＣＭＯＳ構成の
ソースホロワ回路を有する従来技術の半導体集積回路装
置の断面図を図８に、等価回路を図９に示す。
【０００４】ｎ型ウェル領域２が形成されたｐ型シリコ
ン基板１の主面に選択的にフィールド酸化膜３が形成さ
れて、Ｎ型トランジスタＱ１を形成する領域およびＰ型
トランジスタＱ２を形成する領域を区画する。
【０００５】Ｎ型トランジスタＱ１は、ｎ型拡散層４と
ｎ+ 型拡散層５とからなるオフセット型のｎ型ドレイン
領域（Ｄ１）１１、ｎ型拡散層４とｎ+ 型拡散層５とか
らなるオフセット型のｎ型ソース領域（Ｓ１）１２、ド
レイン領域１１とソース領域１２との間のチャネル領域
１３、チャネル領域１３上のゲート酸化膜１４、ゲート
酸化膜１４上のポリシリコンゲート電極（Ｇ１）１５お
よびｐ+ 型コンタクト領域１６を有して構成されてい
る。
【０００６】Ｐ型トランジスタＱ２はｎ型ウエル２内お
よびその上に形成され、ｐ型拡散層６とｐ+ 型拡散層７
とからなるオフセット型のｐ型ドレイン領域（Ｄ２）２
１、ｐ+ 型拡散層７とからなるｐ型ソース領域（Ｓ２）
２２、ドレイン領域２１とソース領域２２との間のチャ
ネル領域２３、チャネル領域２３上のゲート酸化膜２
４、ゲート酸化膜２４上のポリシリコンゲート電極（Ｇ
２）２５およびｎ+ 型コンタクト領域２６を有して構成
されている。
【０００７】層間絶縁膜２７に各領域にそれぞれ達する
複数のコンタクト孔２８が形成され、アルミ配線電極２
９がコンタクト孔２８を通してそれぞれの領域に接続さ
れている。Ｎ型トランジスタＱ１のｎ型ドレイン領域
（Ｄ１）１１に接続された配線電極は高電位電源ライン
である正電位ラインＶＤＤに接続されている。Ｎ型トラ
ンジスタＱ１のｎ型ソース領域（Ｓ１）１２に接続され
た配線電極は、Ｐ型トランジスタＱ２のｐ型ソース領域
２２とＰ型トランジスタＱ２の基板電位供給用のｎ+ 型
コンタクト領域２６とに接続された配線電極とともに出
力節点ＯＵＴに接続されている。さらに、Ｐ型トランジ
スタＱ２のｐ型ドレイン領域（Ｄ２）２１に接続された
配線電極はＮ型トランジスタＱ１の基板電位供給用ｐ+
型コンタクト領域１６に接続された配線電極とともに低
電位電源ラインである負電位ラインＶＳＳに接続されて
いる。
【０００８】また、図９の等価回路図に示すように、Ｎ
型トランジスタＱ１のポリシリコンゲート電極（Ｇ１）
１５およびＰ型トランジスタＱ２のポリシリコンゲート
電極（Ｇ２）２５は共通に入力節点ＩＮに接続され、出
力節点ＯＵＴと接地ＧＮＤとの間に負荷ＲL が接続され
た回路となる。
【０００９】
【発明が解決しようとする課題】上記従来技術では、負
電位ラインＶＳＳからｐ+ 型コンタクト領域１６を通し
て負の基板電位（例えば、−１０Ｖ）が印加されるｐ型
シリコン基板の部分にＮ型トランジスタＱ１が形成され
るから、Ｎ型トランジスタＱ１の基板電位は負のＶＳＳ
に固定されて、しきい値電圧ＶTNは大きくなり、さらに
出力ＯＵＴが高電位となるにしたがい基板電位ＶＳＳか
らみたソース電位ますます大きくなるから、バックゲー
ト効果によりしきい値電圧ＶTNがだんだん大きな入力ー
出力特性で出力スロープがなだらかな特性となってしま
う。
【００１０】すなわち図１０において、Ｐ型トランジス
タＱ２の動作により決定される範囲である、入力、出力
が負の範囲のしきい値電圧ＶTPを有する入力ー出力特性
２００は問題ないが、Ｎ型トランジスタＱ１の動作によ
り決定される範囲である、入力、出力が正の範囲の入力
ー出力特性１００では、上記バックゲート効果により正
の電圧が出力しはじめる入力電圧であるしきい値電圧Ｖ
TNが、例えば＋４．３Ｖと大きく、正側の出力範囲が狭
くなり、利得（出力電圧／入力電圧）が低下してしま
う。また入力電圧ＶINがＶTP〜ＶTNの範囲で出力電圧が
ＯＦＦ状態となるから、従来技術では入力電圧ＶINが、
例えば−１．０Ｖ〜＋４．３Ｖの広範囲において出力電
圧がＯＦＦ状態となり歪が大となる。
【００１１】
【課題を解決するための手段】本発明の特徴は、半導体
基板に形成されたｐ型層およびｎ型層と、前記ｐ型層内
に形成されたＮ型トランジスタのｎ型ソース領域と、前
記ｐ型層内に位置する前記Ｎ型トランジスタのチャネル
領域と、前記ｎ型層内に形成されたＰ型トランジスタの
ｐ型ソース領域と、前記ｎ型層内に位置する前記Ｐ型ト
ランジスタのチャネル領域とを有し、前記ｐ型層、前記
ｎ型ソース領域、前記ｎ型層および前記ｐ型ソース領域
を共通接続手段により共通接続されている半導体集積回
路装置にある。ここで、前記Ｎ型トランジスタのゲート
電極および前記Ｐ型トランジスタのゲート電極は共通に
入力節点に接続され、前記共通接続手段は出力節点に接
続され、前記Ｎ型トランジスタのｎ型ドレイン領域が高
電源電位ラインに接続され、前記Ｐ型トランジスタのｐ
型ドレイン領域が低電位電源ラインに接続されることが
好ましい。また、前記Ｎ型トランジスタのゲート電極は
第１および第２のＰ型トランジスタを有する第１の前段
バッファ回路を介して前記入力節点に接続され、前記Ｐ
型トランジスタのゲート電極は第１および第２のＮ型ト
ランジスタを有する第２の前段バッファ回路を介して前
記入力節点に接続されることができる。
【００１２】
【実施例】以下図面を参照して本発明を説明する。
【００１３】図１は本発明の一実施例の半導体集積回路
装置の断面図であり、図２（Ａ）および図２（Ｂ）はそ
れぞれ図１をＡ−Ａ部およびＢ−Ｂ部を矢印の方向を視
て、層間絶縁膜２７および金属電極２９を省略して示し
た平面図である。なお図２（Ａ）および図２（Ｂ）にお
いて、図１と同一の箇所は図１と同じハッチングをつけ
てある。
【００１４】ｎ型ウェル領域２が形成されたｐ型シリコ
ン基板１の主面に選択的にフィールド酸化膜３が形成さ
れて、Ｎ型トランジスタＱ１を形成する領域およびＰ型
トランジスタＱ２を形成する領域を区画している。
【００１５】Ｎ型トランジスタＱ１においては、ｎ型ウ
エル領域２内にｐ型層３０が形成され、その中央部には
ｐ型層３０に基板電圧を供給するｐ+ 型コンタクト領域
３６が形成され、その外周に接してｎ+ 型拡散層５がｎ
型ソース領域（Ｓ１）３２として形成され、ｎ型ソース
領域（Ｓ１）３２の外側のｐ型層３０の部分がチャネル
領域３３となっている。チャネル領域３３の外側、すな
わちｐ型層３０の外側のｎ型ウエル領域２の部分、ｎ型
拡散層４およびｎ+ 型拡散層５とからなるオフセット型
のｎ型ドレイン領域（Ｄ１）３１が形成されている。ま
た、ソース−ドレイン領域間のチャネル領域３３上にゲ
ート絶縁膜３４を介してポリシリコンゲート電極（Ｇ
１）３５が形成されている。そして図２（Ａ）に示すよ
うに、ｐ+型コンタクト領域３６を中央にして、ｎ型ソ
ース領域（Ｓ１）３２、チャネル領域３３、ゲート電極
（Ｇ１）３５およびｎ型ドレイン領域（Ｄ１）３１が同
心円状のリング形状となっている。また、ｐ型層３０お
よびｎ型ソース領域（Ｓ１）３２はポリシリコンゲート
電極（Ｇ１）３５をマスクとしてそれぞれｐ型不純物お
よびｎ型不純物の導入により自己整合的に形成された、
いわゆる二重拡散（ＤＳＡ）構造となっている。
【００１６】一方、Ｐ型トランジスタＱ２においては、
シリコン基板１のｐ型表面部分にｎ型層４０が形成さ
れ、その中央部にはｎ型層４０に基板電圧を供給するｎ
+ 型コンタクト領域４６が形成され、その外周に接して
ｐ+ 型拡散層７がｐ型ソース領域（Ｓ２）４２として形
成され、ｐ型ソース領域（Ｓ２）４２の外側のｎ型層４
０の部分がチャネル領域４３となる。チャネル領域４３
の外側、すなわちｎ型層４０の外側のｐ型シリコン基板
１の部分、ｐ型拡散層６およびｐ+ 型拡散層７とからな
るオフセット型のｐ型ドレイン領域（Ｄ２）４１が形成
されている。また、ソース−ドレイン領域間のチャネル
領域４３上にゲート絶縁膜４４を介してポリシリコンゲ
ート電極（Ｇ２）４５が形成されている。そして図２
（Ｂ）に示すように、ｎ+ 型コンタクト領域４６を中央
にして、ｐ型ソース領域（Ｓ２）４２、チャネル領域４
３、ゲート電極（Ｇ２）４５およびｐ型ドレイン領域
（Ｄ２）４１が同心円状のリング形状となっている。こ
のＰ型トランジスタＱ２でも、ｎ型層４０およびｐ型ソ
ース領域（Ｓ２）４２はポリシリコンゲート電極（Ｇ
２）４５をマスクとしてそれぞれｎ型不純物およびｐ型
不純物の導入により自己整合的に形成された、ＤＳＡ構
造となっている。
【００１７】そして層間絶縁膜２７に各領域にそれぞれ
達する複数のコンタクト孔２８が形成され、アルミ配線
電極２９がコンタクト孔２８を通してそれぞれの領域に
接続されている。
【００１８】Ｎ型トランジスタＱ１のｎ型ドレイン領域
（Ｄ１）３１のｎ+ 型拡散層５に接続された配線電極は
高電位電源ラインである正電位ラインＶＤＤに接続され
ている。そしてＮ型トランジスタＱ１のｎ型ソース領域
（Ｓ１）３２であるｎ+ 型拡散層５に接続された配線電
極は同じコンタクト孔２８内において、Ｎ型トランジス
タＱ１の基板電位供給用のｐ+ 型コンタクト領域３６に
も接続されて出力節点ＯＵＴに接続されている。これに
よりバックゲート領域となるｐ型層３０には、ｐ+ 型コ
ンタクト領域３６を通して出力電圧ＶOUT が常に基板電
位として印加されることになる。
【００１９】一方、Ｐ型トランジスタＱ２のｐ型ドレイ
ン領域（Ｄ２）４１のｐ+ 型拡散層７に接続された配線
電極は低電位電源ラインである負電位ラインＶＳＳに接
続されている。そしてＰ型トランジスタＱ２のｐ型ソー
ス領域（Ｓ２）４２のｐ+ 型拡散層７に接続された配線
電極は同じコンタクト孔２８内において、Ｐ型トランジ
スタＱ２の基板電位供給用のｎ+ 型コンタクト領域４６
にも接続されて出力節点ＯＵＴに接続されている。この
ようにＰ型トランジスタＱ２に関しては従来技術と同様
に、バックゲート領域となるｎ型層４０にｎ+ 型コンタ
クト領域４６を通して出力電圧ＶOUT が常に基板電位と
して印加されている。
【００２０】また、図３の等価回路図に示すように、Ｎ
型トランジスタＱ１のポリシリコンゲート電極（Ｇ１）
３５およびＰ型トランジスタＱ２のポリシリコンゲート
電極（Ｇ２）４５は共通に入力節点ＩＮに接続され、出
力節点ＯＵＴと接地との間に負荷ＲL が接続された回路
となる。
【００２１】このように本実施例では、Ｐ型トランジス
タＱ２と同様にＮ型トランジスタＱ１にも出力接点ＯＵ
Ｔからｐ+ 型コンタクト領域３６を通して出力電圧Ｖ
OUT が基板電位として印加されるｐ型層３０にＮ型トラ
ンジスタＱ１のチャネル領域３３が形成され、そのｎ型
ソース領域（Ｓ１）３２にも同一の出力電圧ＶOUT が印
加される。したがって、基板電位−ソース電位で定めら
れるしきい値電圧ＶTNは小さくなり、かつ出力電圧レベ
ルによりその値が変化することは無い。
【００２２】これにより本実施例の特性は図４に示すよ
うに、Ｎ型トランジスタＱ１の動作により決定される範
囲である、入力、出力が正の範囲の入力ー出力特性３０
０は、従来技術の図１０における特性１００よりも、し
きい値電圧ＶTNが、例えば＋１．０Ｖと小さくなり、立
ち上った特性スロープすなわち、出力電圧／入力電圧が
１に近ずいた特性スロープが得られて正側の出力範囲が
広くなり、利得（出力電圧／入力電圧）が増加する。
尚、Ｐ型トランジスタＱ２の動作により決定される範囲
である、入力、出力が負の範囲の、例えば−１．０Ｖの
しきい値電圧ＶTPを有する入力ー出力特性２００に関し
ては、本実施例の図４と従来技術の図１０とは実質的に
同じである。また、出力電圧ＶOUT がＯＦＦとなる入力
電圧ＶINの範囲は−１．０Ｖ〜＋１．０Ｖとなり、図８
乃至図１０の従来技術より狭い範囲において出力電圧が
ＯＦＦ状態となるだけであるから、従来技術より歪が小
となる。
【００２３】図５は図１乃至図３で説明した実施例のＮ
型トランジスタＱ１およびＰ型トランジスタＱ２からな
る出力段と入力節点ＩＮとの間に、トランジスタＱ３，
Ｑ４，Ｑ５，Ｑ６からなる前段バッフアを挿入した場合
を示す回路図である。尚、トランジスタＱ３，Ｑ４，Ｑ
５，Ｑ６のソース、ドレインおよびゲートはそれぞれ
Ｓ，ＤおよびＧの符号を付してある。
【００２４】すなわち、Ｎ型トランジスタＱ１のゲート
電極Ｇ１の前段としてＶＤＤとＶＳＳとの間に、Ｐ型ト
ランジスタＱ３，Ｑ４のソースホロワ回路が配置されて
いる。Ｐ型トランジスタＱ３は図８のＰ型トランジスタ
Ｑ２と同じ構造のオフセットＰチャネル型トランジスタ
であり、そのゲート電極には定電圧ＶＢ１が印加されて
いる。Ｐ型トランジスタＱ４は図１のＰ型トランジスタ
Ｑ２と同じ構造のＤＳＡ型ＭＯＳ（二重拡散ＭＯＳ）Ｐ
チャネル型トランジスタである。ここでＰ型トランジス
タＱ３はアクティブ負荷として動作しており、出力段の
Ｎ型トランジスタＱ１のゲート電極Ｇ１には、図６
（Ａ）に示すように、入力節点ＩＮにおける入力電圧Ｖ
INよりもＰ型トランジスタＱ４のしきい値電圧ＶTPだけ
高い電圧ＶAが送られる。
【００２５】また、Ｐ型トランジスタＱ２のゲート電極
Ｇ２の前段としてＶＤＤとＶＳＳとの間に、Ｎ型トラン
ジスタＱ５，Ｑ６のソースホロワ回路が配置されてい
る。Ｎ型トランジスタＱ６はオフセットＮチャネル型ト
ランジスタであり、そのゲート電極には定電圧ＶＢ２が
印加されている。Ｎ型トランジスタＱ５はＤＳＡ型ＭＯ
ＳのＮチャネル型トランジスタである。ここでＮ型トラ
ンジスタＱ６はアクティブ負荷として動作しており、出
力段のＰ型トランジスタＱ２のゲート電極Ｇ２には、図
６（Ｂ）に示すように、入力節点ＩＮにおける入力電圧
ＶINよりＮ型トランジスタＱ５のしきい値電圧ＶTNより
低い電圧ＶB が送られる。
【００２６】これにより出力段のＮ型トランジスタＱ１
のゲート電極Ｇ１とＰ型トランジスタＱ２のゲート電極
Ｇ２との間には約ＶTN＋ＶTPの電位差が生じる。したが
って図６（Ｃ）に示すように、利得が約１の特性とな
る。
【００２７】すなわち図４においてＶTP〈ＶIN〈ＶTNの
範囲、例えば入力電圧ＶIN±１Ｖの範囲ではトランジス
タＱ１，Ｑ２ともにＯＦＦ状態であるから入出力特性に
歪みが多少生じるが、図５の回路ではトランジスタＱ１
およびＱ２のゲートを独立のソースホロワ前段バッファ
のトランジスタＱ３，Ｑ４およびＱ５，Ｑ６により、Ｖ
TN＋ＶTPの電位差が生じさせるように駆動させるため、
出力段のトランジスタＱ１，Ｑ２をほぼピンチオフの状
態に保つことにより、図７の特性４００，５００に示す
ように、歪みが皆無となり利得が約１の入出力特性が得
られる。
【００２８】
【発明の効果】以上説明したように本発明の高耐圧系
（例えば２０Ｖ〜８０Ｖ）のソースホロワの出力回路で
は、Ｐ型トランジスタと同様にＮ型トランジスタにも出
力電圧が基板電位として印加されるから、基板電位−ソ
ース電位で定められるしきい値電圧は出力電圧レベルに
よりその値が変化することは無い。
【００２９】したがってＮ型トランジスタの動作による
入力、出力が正の範囲の入力ー出力特性は、立ち上った
特性スロープが得られて正側の出力範囲が広くなり、利
得が増加する。
【図面の簡単な説明】
【図１】本発明の実施例の半導体集積回路装置を示す断
面図である。
【図２】図１をＡ−Ａ部およびＢ−Ｂ部から矢印の方向
を視て、層間絶縁膜および金属電極を省略してそれぞれ
示す平面図（Ａ）および（Ｂ）である。
【図３】本発明の実施例を示す回路図である。
【図４】図３の回路による入出力特性を示す図である。
【図５】図３の回路を変更した場合を示す回路図であ
る。
【図６】図５の回路による動作を説明する図である。
【図７】図５の回路による入出力特性を示す図である。
【図８】従来技術の半導体集積回路装置を示す断面図で
ある。
【図９】従来技術を示す回路図である。
【図１０】図９の回路による入出力特性を示す図であ
る。
【符号の説明】
１ ｐ型シリコン基板 ２ ｎ型ウェル領域 ３ フィールド酸化膜 ４ ｎ型拡散層 ５ ｎ+ 型拡散層 ６ ｐ型拡散層 ７ ｐ+ 型拡散層 １１，３１ ｎ型ドレイン領域 １２，３２ ｎ型ソース領域 １３，２３，３３，４３ チャネル領域 １４，２４，３４，４４ ゲート酸化膜 １５，２５，３５，４５ ポリシリコンゲート電極 １６，３６ ｐ+ 型コンタクト領域 ２１，４１ ｐ型ドレイン領域 ２２，４２ ｐ型ソース領域 ２６，４６ ｎ+ 型コンタクト領域 ２７ 層間絶縁膜 ２８ コンタクト孔 ２９ アルミ配線電極 ３０ ｐ型層 ４０ ｎ型層 １００，２００，３００，４００，５００ 入出力特
性

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成されたｐ型層およびｎ
    型層と、前記ｐ型層内に形成されたＮチャネル型絶縁ゲ
    ート電界効果トランジスタのｎ型ソース領域と、前記ｐ
    型層内に位置する前記Ｎチャネル型トランジスタのチャ
    ネル領域と、前記ｎ型層内に形成されたＰチャネル型絶
    縁ゲート電界効果トランジスタのｐ型ソース領域と、前
    記ｎ型層内に位置する前記Ｐチャネル型トランジスタの
    チャネル領域とを有し、前記ｐ型層、前記ｎ型ソース領
    域、前記ｎ型層および前記ｐ型ソース領域を共通接続手
    段により共通接続されていることを特徴とする半導体集
    積回路装置。
  2. 【請求項２】 前記Ｎチャネル型トランジスタのゲート
    電極および前記Ｐチャネル型トランジスタのゲート電極
    は共通に入力節点に接続され、前記共通接続手段は出力
    節点に接続され、前記Ｎチャネル型トランジスタのｎ型
    ドレイン領域が高電源電位ラインに接続され、前記Ｐチ
    ャネル型トランジスタのｐ型ドレイン領域が低電位電源
    ラインに接続されていることを特徴とする請求項１に記
    載の半導体集積回路装置。
  3. 【請求項３】 前記Ｎチャネル型およびＰチャネル型ト
    ランジスタのそれぞれにおいて、前記ソース領域の外側
    を前記チャネル領域がリング状に取り囲み、前記チャネ
    ル領域の外側を前記ドレイン領域がリング状に取り囲
    み、前記チャネル領域上に前記ゲート電極がリング状に
    形成されていることを特徴とする請求項２に記載の半導
    体集積回路装置。
  4. 【請求項４】 前記ｎ型ソース領域の中央部に前記ｐ型
    層に達する高い不純物濃度のｐ型高濃度領域が形成さ
    れ、前記ｐ型ソース領域の中央部に前記ｎ型層に達する
    高い不純物濃度のｎ型高濃度領域が形成され、前記ｎ型
    ソース領域と前記ｐ型高濃度領域とが同一のコンタクト
    孔内で同一の電極で共通接続され、前記ｐ型ソース領域
    と前記ｎ型高濃度領域とが同一のコンタクト孔内で同一
    の電極で共通接続されていることを特徴とする請求項１
    もしくは請求項２に記載の半導体集積回路装置。
  5. 【請求項５】 前記Ｎチャネル型およびＰチャネル型ト
    ランジスタのそれぞれのドレイン領域はオフセット構造
    であることを特徴とする請求項１もしくは請求項２に記
    載の半導体集積回路装置。
  6. 【請求項６】 前記Ｎチャネル型トランジスタのゲート
    電極は第１および第２のＰチャネル型絶縁ゲート電界効
    果トランジスタを有する第１の前段バッファ回路を介し
    て前記入力節点に接続され、前記Ｐチャネル型トランジ
    スタのゲート電極は第１および第２のＮチャネル型絶縁
    ゲート電界効果トランジスタを有する第２の前段バッフ
    ァ回路を介して前記入力節点に接続されていることを特
    徴とする請求項２に記載の半導体集積回路装置。
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