JPH05190783A - Ｃｍｏｓ集積回路 - Google Patents

Ｃｍｏｓ集積回路

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Abstract

(57)【要約】 【目的】 アナログ・デジタル混載のＣＭＯＳ集積回路
におけるデジタル雑音のアナログ回路への回り込みを防
止する。 【構成】 第一の浅いウェル（５）と第二の浅いウェル
（６）と第三の深いウェル（４）を有し、前記第三の深
いウェルに完全に包含される前記第一の浅いウェル及び
前記第三の深いウェルに一部が包含される前記第二の浅
いウェルに各々第一及び第二のデジタル系電源（ＤＶＤ
Ｄ、ＤＶＳＳ）を接続し、前記第三の深いウェルに包含
されない前記第一及び第二の浅いウェルに各々第一及び
第二のアナログ系電源（ＡＶＤＤ、ＡＶＳＳ）を接続
し、前記デジタル系電源を接続した第一及び第二の浅い
ウェル上にデジタル回路を構成し、前記アナログ系電源
を接続した第一及び第二の浅いウェル上にアナログ回路
を構成するＣＭＯＳ集積回路。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳアナログ・デ
ジタル混載のＬＳＩの基板雑音分離技術に関し、特にデ
ジタル雑音のアナログ回路への回り込みを防止するプロ
セス構造に関する。
【０００２】
【従来の技術】従来、デジタル雑音のアナログ回路への
回り込みを防止する最も有効な手段として、ＳＯＩ（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を用いる方
法があった。例えば、“Ａ ｂｏｕｎｄｅｄ−ＳＯＩ−
ｗａｆｅｒ ＣＭＯＳ １６ｂｉｔ５０−ｋｓｐｓ ｄ
ｅｌｔａ−ｓｉｇｍａ ＡＤＣ”、ＩＥＥＥ １９９１
Ｃｎｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ
ｓ Ｃｏｎｆ．１８．１にＳＯＩの有効性が示されてい
る。
【０００３】図３にＳＯＩの原理的なプロセス断面図を
示す。図中４７はシリコン基板、４８及び５０はｎ基
板、４９及び５１はｎ基板内に形成されたｐウェル、５
２はＳｉＯ2 、５３及び５９はｎ基板コンタクト、５
４，５５，６０，６１はｐチャネルトランジスタのソー
ス・ドレイン、５６，５７，６２，６３はｎチャネルト
ランジスタのソース・ドレイン、５８及び６４はｐウェ
ルコンタクト、６５〜６８はゲートポリシリコン、ＤＶ
ＤＤはデジタル正電源、ＤＶＳＳはデジタル負電源、Ａ
ＶＤＤはアナログ正電源、ＡＶＳＳはアナログ負電源を
示す。
【０００４】この様なＳＯＩ構造を採ることにより、デ
ジタル回路を構成する領域（図中４８及び４９の領域）
と、アナログ回路を構成する領域（図中５０及び５１の
領域）をＳｉＯ2 （図中５２）で分離することができる
ため、デジタル回路からアナログ回路へ回り込む雑音を
低減することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来のＳＯＩを用いたＣＭＯＳ集積回路では、プロセスが
複雑なため、コストが高く、製造期間が長いという欠点
があった。
【０００６】そこで、本発明の技術的課題は、上記欠点
に鑑み、アナログ回路へのデジタル雑音の回り込みを防
止するＣＭＯＳ集積回路を低コストで実現することであ
る。
【０００７】
【課題を解決するための手段】本発明によれば、導電基
板上に形成される第１及び第２のウェルと、前記第１の
ウェルを包含し、かつ、前記複数の第２のウェルの一部
分を包含する第３のウェルと、前記第１及び第２のウェ
ルの各々と接続する第１及び第２のデジタル系電源と、
前記第３のウェルから離間して形成され、前記第１及び
第２のウェルと実質的に同一のウェルからなる第４及び
第５のウェルと、該第４及び第５のウェルの各々と接続
する第１及び第２のアナログ系電源と、前記第１及び第
２のウェルの表面に形成されるデジタル回路を形成する
第１のＭＯＳトランジスタと、前記第４及び第５のウェ
ルの表面に形成されるアナログ回路を形成する第２のＭ
ＯＳトランジスタとを有することを特徴とするＣＭＯＳ
集積回路が得られる。
【０００８】換言すれば、本発明は導電基板上の表面に
形成された第一の浅い導電形島状拡散（第一のウェル）
と、第二の浅い導電形島状拡散（第二のウェル）と、第
三の深い導電形島状拡散（第三のウェル）を有し、該第
三の深い導電形島状拡散（第三のウェル）に完全に包含
される前記第一の浅い導電形島状拡散（第一のウェル）
及び前記第三の深い導電形島状拡散（第三のウェル）に
一部が包含される前記第二の浅い導電形島状拡散（第二
のウェル）に各々第一及び第二のデジタル系電源を接続
し、前記第三の深い導電形島状拡散（第三のウェル）に
含まれない前記第一及び第二の浅い導電形島状拡散（第
一及び第二のウェル）に各々第一及び第二のアナログ系
電源を接続し、前記デジタル系電源を接続した第一及び
第二の浅い導電形島状拡散（第一及び第二のウェル）の
表面にデジタル回路を構成するＭＯＳトランジスタを形
成し、前記アナログ系電源を接続した第一及び第二の浅
い導電形島状拡散（第一及び第二のウェル）の表面にア
ナログ回路を構成するＭＯＳトランジスタを形成するこ
とを特徴とするＣＭＯＳ集積回路である。
【０００９】即ち、本発明のＣＭＯＳ集積回路は、導電
基板上の表面に形成された第一の浅いウェルと第二の浅
いウェルと第三の深いウェルを有し、前記第三の深いウ
ェルに完全に包含される前記第一の浅いウェル及び前記
第三の深いウェルに一部が包含される前記第二の浅いウ
ェルに各々第一及び第二のデジタル系電源を接続し、前
記第三の深いウェルに含まれない前記第一及び第二の浅
いウェルに各々第一及び第二のアナログ系電源を接続
し、前記デジタル系電源を接続した第一及び第二の浅い
ウェルの表面にデジタル回路を構成するＭＯＳトランジ
スタを形成し、前記アナログ系電源を接続した第一及び
第二の浅いウェルの表面にアナログ回路を構成するＭＯ
Ｓトランジスタを形成している。
【００１０】
【実施例】次に本発明の実施例について、図面を参照し
て説明する。
【００１１】図１に本発明の第一の実施例の原理的なプ
ロセス断面図を示す。図中、１はｐ基板２，３及び６は
ｎウェル、４は深いｎウェル（ディープｎウェル）、５
及び５′はｐウェル、７はＳｉＯ2 ，８，９，１４及び
１５はｐチャネルトランジスタを構成するソース・ドレ
イン領域、１０及び１６はｎウェルコンタクト、１１及
び１７はｐウェルコンタクト、１２，１３，１８及び１
９はｎチャネルトランジスタを構成するソース・ドレイ
ン領域、２０〜２３は各トランジスタのゲート、ＡＶＤ
Ｄはアナログ正電源、ＡＶＳＳはアナログ負電源、ＤＶ
ＤＤはデジタル正電源、ＤＶＳＳはデジタル負電源を示
す。
【００１２】図中アナログ回路は、８，９及び２０で形
成されるｐチャネルトランジスタ及び１２，１３及び２
１で形成されるｎチャネルトランジスタにより構成され
る。又、デジタル回路は、１４，１５及び２２で形成さ
れるｐチャネルトランジスタ及び１８，１９及び２３で
形成されるｎチャネルトランジスタにより構成される。
【００１３】又、図に示す様に、アナログ用のｐチャネ
ルトランジスタが形成されるｎウェル２の電位はアナロ
グ正電源により与えられ、アナログ用ｎチャネルトラン
ジスタが形成されるｐウェル５′の電位はアナログ負電
源により与えられ、デジタル用ｐチャネルトランジスタ
の形成されるｎウェル３の電位はデジタル正電源により
与えられ、デジタル用ｎチャネルトランジスタの形成さ
れるｐウェル５の電位はデジタル負電源により与えられ
る。この事により、ｐ基板１の電位はアナログ用ｐウェ
ル５′と同電位となり、ディープｎウェル４はデジタル
用ｎウェル３と同電位になる。従って、隣接するｐウェ
ルとｎウェル、ｐ基板とｎウェル、ｐ基板とディープｎ
ウェル、ディープｎウェルとディープｎウェル内のｐウ
ェルの各々の間にｐｎ接合逆バイアスによる空乏層が形
成される。
【００１４】図４にこの空乏層の形成される領域を太線
で示す。図４から判る様に、デジタル回路を構成する領
域（３及び５）を空乏層により基板から分離することが
できる。
【００１５】次に本発明による第二の実施例について説
明する。図２は本発明による第二の実施例の原理的なプ
ロセス断面図を示す。第一の実施例との違いは、第一の
実施例がｐ基板を用いた例であるのに対し、第二の実施
例は、ｎ基板を用いた場合の例である。図中２４はｎ基
板、２５，２６及び２８はｐウェル、２７は深いｐウェ
ル（ディープｐウェル）、４１及び４１′はｎウェル、
２９はＳｉＯ2 、３０，３１，３６及び３７はｎチャネ
ルトランジスタを構成するソース・ドレイン領域、３２
及び３８はｐウェルコンタクト、３４，３５，４０及び
４２はｐチャネルトランジスタを構成するソース・ドレ
イン領域、４３〜４６は各トランジスタのゲート、ＡＶ
ＤＤはアナログ正電源、ＡＶＳＳはアナログ負電源、Ｄ
ＶＤＤはデジタル正電源、ＤＶＳＳはデジタル負電源を
示す。図中、アナログ回路は、３０，３１及び４３で形
成されるｎチャネルトランジスタ及び３４，３５及び４
４で形成されるｐチャネルトランジスタにより構成され
る。又、デジタル回路は３６，３７及び４５で形成され
るｎチャネルトランジスタ及び４０，４２及び４６で形
成されるｐチャネルトランジスタにより構成される。こ
の場合も、図に示す電源により、各々のウェルに電圧を
与えることにより、第一の実施例と同様に空乏層によ
り、デジタル領域を基板から分離することができる。
【００１６】
【発明の効果】以上説明した様に、本発明は、ディープ
ウェルの電位をデジタル系電源で与え、これにより形成
される空乏層により、デジタル回路を構成する領域を基
板から分離することができる。この事により、デジタル
部からの雑音の回り込みを阻止することができ。このプ
ロセスは通常のＣＭＯＳプロセスにディープウェルを追
加するだけで実現できるため低コストでの基板分離を実
現できる。
【図面の簡単な説明】
【図１】本発明による第一の実施例のプロセス断面図。
【図２】本発明による第二の実施例のプロセス断面図。
【図３】従来技術による基板分離プロセスの断面図。
【図４】本発明による第一の実施例で形成される空乏層
を示す断面図。
【符号の説明】
１ ｐ基板 ２，３，６ ｎウェル ４ ディープｎウェル ５，５′ ｐウェル ７ ＳｉＯ2 ８，９，１４，１５ ｐチャネルトランジスタのソー
ス・ドレイン １０，１６ ｎウェルコンタクト １２，１３，１８，１９ ｎチャネルトランジスタの
ソース・ドレイン １１，１７ ｐウェルコンタクト ２０〜２３ 各トランジスタのゲート ２４ ｎ基板 ２５，２６，２８ ｐウェル ２７ ディープｐウェル ２９ ＳｉＯ2 ４１，４１′ ｎウェル ３０，３１，３６，３７ ｎチャネルトランジスタの
ソース・ドレイン ３２，３８ ｐウェルコンタクト ３４，３５，４０，４２ ｐチャネルトランジスタの
ソース・ドレイン ３３，３９ ｎウェルコンタクト ４３〜４６ 各トランジスタのゲート ４７ 基板 ４８，５０ ｎ基板 ４９，５１ ｐウェル ５２ ＳｉＯ2 ５４，５５，６０，６１ ｐチャネルトランジスタの
ソース・ドレイン ５３，５９ ｎ基板コンタクト ５６，５７，６２，６３ ｎチャネルトランジスタの
ソース・ドレイン ５８，６４ ｐウェルコンタクト

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 導電基板上に形成される第１及び第２の
    ウェルと、 前記第１のウェルを包含し、かつ、前記複数の第２のウ
    ェルの一部分を包含する第３のウェルと、 前記第１及び第２のウェルの各々と接続する第１及び第
    ２のデジタル系電源と、 前記第３のウェルから離間して形成され、前記第１及び
    第２のウェルと実質的に同一のウェルからなる第４及び
    第５のウェルと、 該第４及び第５のウェルの各々と接続する第１及び第２
    のアナログ系電源と、 前記第１及び第２のウェルの表面に形成されるデジタル
    回路を形成する第１のＭＯＳトランジスタと、 前記第４及び第５のウェルの表面に形成されるアナログ
    回路を形成する第２のＭＯＳトランジスタと、 を有することを特徴とするＣＭＯＳ集積回路。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1986001993A1 (en) * 1984-09-28 1986-04-10 Kabushiki Kaisya Advance Kaihatsu Kenkyujo Artifact detector in the measurement of living body signals
EP0664513A1 (en) * 1994-01-24 1995-07-26 Advanced Micro Devices, Inc. Integrated SCSI and ethernet controller on PCI local bus
WO1995027310A1 (en) * 1994-04-01 1995-10-12 National Semiconductor Corporation High voltage charge pump using low voltage type transistors
US5649160A (en) * 1995-05-23 1997-07-15 Microunity Systems Engineering, Inc. Noise reduction in integrated circuits and circuit assemblies
US7345347B2 (en) 2004-11-17 2008-03-18 Nec Electronics Corporation Semiconductor device

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3254865B2 (ja) * 1993-12-17 2002-02-12 ソニー株式会社 カメラ装置
US5611053A (en) * 1994-01-21 1997-03-11 Advanced Micro Devices, Inc. Apparatus and method for integrating bus master ownership of local bus load by plural data transceivers
JPH0870050A (ja) * 1994-08-29 1996-03-12 Mitsubishi Electric Corp 半導体集積回路装置及びその製造方法
TW320773B (en) * 1996-11-25 1997-11-21 Winbond Electronics Corp Multi-finger MOS component
GB2340999A (en) * 1998-08-28 2000-03-01 Ericsson Telefon Ab L M Isolating MOS transistors from substrates
DE19913081C1 (de) * 1999-03-23 2000-08-03 Siemens Ag Integrierte Schaltung mit zwei Transistoren unterschiedlichen Leitungstyps und Verfahren zu ihrem Betrieb
SE518231C2 (sv) * 2000-05-12 2002-09-10 Ericsson Telefon Ab L M Förfarande för brusfördelning i substrat med hög resistivitet som innefattar differentiell eller balanserad integrerad koppling
EP1160842A3 (en) * 2000-05-30 2003-09-17 Programmable Silicon Solutions Integrated radio frequency circuits
US6664909B1 (en) * 2001-08-13 2003-12-16 Impinj, Inc. Method and apparatus for trimming high-resolution digital-to-analog converter
DE10300687A1 (de) * 2003-01-10 2004-07-22 Infineon Technologies Ag Integrierte Halbleiterschaltung insbesondere Halbleiterspeicherschaltung und Herstellungsverfahren dafür
JP4827422B2 (ja) * 2005-03-10 2011-11-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置の設計方法と装置並びにプログラム
JP5259246B2 (ja) 2008-05-09 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US8587071B2 (en) * 2012-04-23 2013-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Electrostatic discharge (ESD) guard ring protective structure

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6410656A (en) * 1987-07-03 1989-01-13 Hitachi Ltd Complementary type semiconductor device
JPH04127467A (ja) * 1990-06-04 1992-04-28 Mitsubishi Electric Corp 半導体集積回路装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1986001993A1 (en) * 1984-09-28 1986-04-10 Kabushiki Kaisya Advance Kaihatsu Kenkyujo Artifact detector in the measurement of living body signals
EP0664513A1 (en) * 1994-01-24 1995-07-26 Advanced Micro Devices, Inc. Integrated SCSI and ethernet controller on PCI local bus
WO1995027310A1 (en) * 1994-04-01 1995-10-12 National Semiconductor Corporation High voltage charge pump using low voltage type transistors
US5622885A (en) * 1994-04-01 1997-04-22 National Semiconductor Corporation Method for fabricating transistors in isolation regions in a substrate
US5786617A (en) * 1994-04-01 1998-07-28 National Semiconductor Corporation High voltage charge pump using low voltage type transistors
US5649160A (en) * 1995-05-23 1997-07-15 Microunity Systems Engineering, Inc. Noise reduction in integrated circuits and circuit assemblies
US7345347B2 (en) 2004-11-17 2008-03-18 Nec Electronics Corporation Semiconductor device

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