JPH09321135A - 半導体装置 - Google Patents
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- JPH09321135A JPH09321135A JP8153260A JP15326096A JPH09321135A JP H09321135 A JPH09321135 A JP H09321135A JP 8153260 A JP8153260 A JP 8153260A JP 15326096 A JP15326096 A JP 15326096A JP H09321135 A JPH09321135 A JP H09321135A
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Landscapes
- Semiconductor Memories (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】トリプルウェル構造のＤＲＡＭの安定した素子
分離法を提供する。 【解決手段】周辺回路が載るｐウェル２及びｎウェル３
においては、夫々、基板電位Ｖss（接地電位）及びＶcc
（電源電位）と同電位のシールド電位をシールドプレー
ト電極２１及び３１に与え、メモリセルアレイが載るｐ
ウェル４においては、基板電位Ｖbb（負バイアス電位）
に対し、シールドプレート電極４１の電位ＶfsをＶss＞
Ｖfs≧Ｖbbに設定する。
分離法を提供する。 【解決手段】周辺回路が載るｐウェル２及びｎウェル３
においては、夫々、基板電位Ｖss（接地電位）及びＶcc
（電源電位）と同電位のシールド電位をシールドプレー
ト電極２１及び３１に与え、メモリセルアレイが載るｐ
ウェル４においては、基板電位Ｖbb（負バイアス電位）
に対し、シールドプレート電極４１の電位ＶfsをＶss＞
Ｖfs≧Ｖbbに設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、フィールドシール
ド素子分離構造により素子分離がなされた半導体装置に
関する。
ド素子分離構造により素子分離がなされた半導体装置に
関する。
【０００２】
【従来の技術】近年の半導体集積回路の高集積化に伴
い、従来のＬＯＣＯＳ（local oxidation of silicon)
法による素子分離法は、バーズビークやチャネルストッ
パー層からの不純物の横方向拡散による狭チャネル効果
等の問題点のために、ハーフミクロン以降の微細化され
た素子への適用が困難になってきており、ＬＯＣＯＳ法
に替わってフィールドシールド素子分離法が注目されて
いる。
い、従来のＬＯＣＯＳ（local oxidation of silicon)
法による素子分離法は、バーズビークやチャネルストッ
パー層からの不純物の横方向拡散による狭チャネル効果
等の問題点のために、ハーフミクロン以降の微細化され
た素子への適用が困難になってきており、ＬＯＣＯＳ法
に替わってフィールドシールド素子分離法が注目されて
いる。
【０００３】フィールドシールド素子分離法では、シー
ルドゲート酸化膜を介して基板上に形成されたシールド
プレート電極に、通常の場合、接地電位を与え、そのシ
ールドプレート電極からの電界により直下の基板部の電
位を固定してその導電型の反転を防止し、それにより、
その箇所における寄生ＭＯＳトランジスタの導通を阻止
する。
ルドゲート酸化膜を介して基板上に形成されたシールド
プレート電極に、通常の場合、接地電位を与え、そのシ
ールドプレート電極からの電界により直下の基板部の電
位を固定してその導電型の反転を防止し、それにより、
その箇所における寄生ＭＯＳトランジスタの導通を阻止
する。
【０００４】また、ＤＲＡＭ（Dynamic Random Access
Memory) のようにツインウェル構造のＣＭＯＳ回路構成
を含む半導体装置の場合に、ｐウェル領域上に形成され
たフィールドシールド素子分離構造のシールドプレート
電極に接地電位Ｖss又は基板バイアス電位Ｖbbを与え、
ｎウェル領域上に形成されたフィールドシールド素子分
離構造のシールドプレート電極に電源電位Ｖccを与える
ことにより夫々の領域における素子分離を行う構成が、
例えば、特開平２−１６８６６６号公報に開示されてい
る。
Memory) のようにツインウェル構造のＣＭＯＳ回路構成
を含む半導体装置の場合に、ｐウェル領域上に形成され
たフィールドシールド素子分離構造のシールドプレート
電極に接地電位Ｖss又は基板バイアス電位Ｖbbを与え、
ｎウェル領域上に形成されたフィールドシールド素子分
離構造のシールドプレート電極に電源電位Ｖccを与える
ことにより夫々の領域における素子分離を行う構成が、
例えば、特開平２−１６８６６６号公報に開示されてい
る。
【０００５】
【発明が解決しようとする課題】ところが、最近のＤＲ
ＡＭ等においては、ウェル領域の中に更に別のウェル領
域を形成するいわゆるトリプルウェル構造が採用されて
いるが、このようなトリプルウェル構造に適したシール
ドプレート電極の電位に対する示唆は上記特開平２−１
６８６６６号公報には無い。
ＡＭ等においては、ウェル領域の中に更に別のウェル領
域を形成するいわゆるトリプルウェル構造が採用されて
いるが、このようなトリプルウェル構造に適したシール
ドプレート電極の電位に対する示唆は上記特開平２−１
６８６６６号公報には無い。
【０００６】また、上記特開平２−１６８６６６号公報
に示されている構成において、ｐウェル領域上に形成さ
れたフィールドシールド素子分離構造のシールドプレー
ト電極の電位を基板バイアス電位Ｖbbに設定する場合に
は、次のような問題点が有った。
に示されている構成において、ｐウェル領域上に形成さ
れたフィールドシールド素子分離構造のシールドプレー
ト電極の電位を基板バイアス電位Ｖbbに設定する場合に
は、次のような問題点が有った。
【０００７】即ち、ｐウェル領域上に形成されたフィー
ルドシールド素子分離構造のシールドプレート電極の電
位を基板バイアス電位Ｖbbに設定すると、通常、基板部
よりもシールドプレート電極の方が容量が小さいため
に、図４に示すように、電源投入時に、シールドプレー
ト電極の方が基板部よりも早く電位が下がってしまい、
基板部の電位Ｖsub とシールドプレート電極の電位Ｖfs
との関係がＶsub ＞Ｖfsとなって、フィールド領域にお
ける基板表面部分が反転状態となるため、素子分離能力
が低下するという問題が有った。
ルドシールド素子分離構造のシールドプレート電極の電
位を基板バイアス電位Ｖbbに設定すると、通常、基板部
よりもシールドプレート電極の方が容量が小さいため
に、図４に示すように、電源投入時に、シールドプレー
ト電極の方が基板部よりも早く電位が下がってしまい、
基板部の電位Ｖsub とシールドプレート電極の電位Ｖfs
との関係がＶsub ＞Ｖfsとなって、フィールド領域にお
ける基板表面部分が反転状態となるため、素子分離能力
が低下するという問題が有った。
【０００８】また、基板バイアス電圧Ｖbbが安定に発生
している場合でも、通常、ｐウェル領域はシールドプレ
ート電極よりも抵抗が高いため、シールドプレート電極
よりも正電位方向に変動し易いという問題点も有った。
している場合でも、通常、ｐウェル領域はシールドプレ
ート電極よりも抵抗が高いため、シールドプレート電極
よりも正電位方向に変動し易いという問題点も有った。
【０００９】そこで、本発明の目的は、例えば、トリプ
ルウェル構造に適した安定したフィールドシールド素子
分離法を備えた半導体装置を提供することである。
ルウェル構造に適した安定したフィールドシールド素子
分離法を備えた半導体装置を提供することである。
【００１０】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置は、フィールドシールド素子分離構
造により素子分離がなされた半導体装置において、半導
体基板上の第１の領域に形成された前記フィールドシー
ルド素子分離構造のシールドプレート電極に第１の電位
Ｖ1 を与え、前記半導体基板上の第２の領域に形成され
た前記フィールドシールド素子分離構造のシールドプレ
ート電極に第２の電位Ｖ2 （Ｖ2 ＜Ｖ1）を与え、前記
半導体基板上の第３の領域に形成された前記フィールド
シールド素子分離構造のシールドプレート電極に第３の
電位Ｖ3 （Ｖ3 ＜Ｖ2 ）を与えるように構成されてい
る。
本発明の半導体装置は、フィールドシールド素子分離構
造により素子分離がなされた半導体装置において、半導
体基板上の第１の領域に形成された前記フィールドシー
ルド素子分離構造のシールドプレート電極に第１の電位
Ｖ1 を与え、前記半導体基板上の第２の領域に形成され
た前記フィールドシールド素子分離構造のシールドプレ
ート電極に第２の電位Ｖ2 （Ｖ2 ＜Ｖ1）を与え、前記
半導体基板上の第３の領域に形成された前記フィールド
シールド素子分離構造のシールドプレート電極に第３の
電位Ｖ3 （Ｖ3 ＜Ｖ2 ）を与えるように構成されてい
る。
【００１１】本発明の一態様では、前記第１の領域がｎ
ウェル領域であって、前記第１の電位Ｖ1 が電源電位Ｖ
ccに等しい。
ウェル領域であって、前記第１の電位Ｖ1 が電源電位Ｖ
ccに等しい。
【００１２】本発明の一態様では、前記第２の領域がｐ
ウェル領域であって、前記第２の電位Ｖ2 が接地電位Ｖ
ssに等しい。
ウェル領域であって、前記第２の電位Ｖ2 が接地電位Ｖ
ssに等しい。
【００１３】本発明の一態様では、前記第３の領域がｐ
ウェル領域であって、前記第３の領域における基板部の
負バイアス電位をＶbb、接地電位をＶssとした時、前記
第３の電位Ｖ3 が、Ｖss＞Ｖ3 ≧Ｖbbに設定されてい
る。
ウェル領域であって、前記第３の領域における基板部の
負バイアス電位をＶbb、接地電位をＶssとした時、前記
第３の電位Ｖ3 が、Ｖss＞Ｖ3 ≧Ｖbbに設定されてい
る。
【００１４】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い図面を参照して説明する。
態に従い図面を参照して説明する。
【００１５】図１及び図２に、本発明の第１の実施の形
態によるＤＲＡＭの断面図及び平面図を夫々概略的に示
す。なお、図１は、図２のＩ−Ｉ線に沿った断面に対応
する。
態によるＤＲＡＭの断面図及び平面図を夫々概略的に示
す。なお、図１は、図２のＩ−Ｉ線に沿った断面に対応
する。
【００１６】図１及び図２に示すように、ｐ型シリコン
半導体基板１の主表面領域に、不純物濃度１×１０16〜
１×１０17／ｃｍ3 程度のｐウェル拡散層２と不純物濃
度１×１０16〜１×１０17／ｃｍ3 程度のｎウェル拡散
層３が夫々形成され、更に、ｎウェル拡散層３の中に、
不純物濃度１×１０17〜１×１０18／ｃｍ3 程度のｐウ
ェル拡散層４が形成されて、いわゆるトリプルウェル構
造をなしている。
半導体基板１の主表面領域に、不純物濃度１×１０16〜
１×１０17／ｃｍ3 程度のｐウェル拡散層２と不純物濃
度１×１０16〜１×１０17／ｃｍ3 程度のｎウェル拡散
層３が夫々形成され、更に、ｎウェル拡散層３の中に、
不純物濃度１×１０17〜１×１０18／ｃｍ3 程度のｐウ
ェル拡散層４が形成されて、いわゆるトリプルウェル構
造をなしている。
【００１７】各ウェル拡散層２〜４の上には、フィール
ドシールド素子分離構造２０、３０、４０が形成され、
これらのフィールドシールド素子分離構造２０〜４０の
シールドプレート電極２１、３１、４１はウェル拡散層
２〜４毎に電気的に分離して形成されている。
ドシールド素子分離構造２０、３０、４０が形成され、
これらのフィールドシールド素子分離構造２０〜４０の
シールドプレート電極２１、３１、４１はウェル拡散層
２〜４毎に電気的に分離して形成されている。
【００１８】また、図１に示すように、各ウェル拡散層
２〜４の境界部分には、主としてウェル間の電気的分離
を確実にするためのガードリングと呼ばれる高濃度拡散
層が形成されている。即ち、ｐウェル拡散層２にはｐ+
拡散層２２が、ｎウェル拡散層３にはｎ+ 拡散層３２
が、ｐウェル拡散層４にはｐ+ 拡散層４２が夫々各ウェ
ル拡散層２〜４の外周に沿って形成されている。そし
て、各ウェル拡散層２〜４における基板電位Ｖsub は、
不図示のコンタクト孔を通じ、このガードリングにおい
て与えられる。
２〜４の境界部分には、主としてウェル間の電気的分離
を確実にするためのガードリングと呼ばれる高濃度拡散
層が形成されている。即ち、ｐウェル拡散層２にはｐ+
拡散層２２が、ｎウェル拡散層３にはｎ+ 拡散層３２
が、ｐウェル拡散層４にはｐ+ 拡散層４２が夫々各ウェ
ル拡散層２〜４の外周に沿って形成されている。そし
て、各ウェル拡散層２〜４における基板電位Ｖsub は、
不図示のコンタクト孔を通じ、このガードリングにおい
て与えられる。
【００１９】図１及び図２に示すように、ｐウェル拡散
層２及びｎウェル拡散層３には、電源回路や負バイアス
電圧Ｖbbを発生するためのＶbb発生回路、センスアンプ
等の周辺回路が形成される。図１には、ｐウェル拡散層
２に形成された周辺回路のｎＭＯＳトランジスタの１つ
を例示する。ｎウェル拡散層３に形成されたトランジス
タ等の素子は図示省略した。図１に示すように、ｐウェ
ル拡散層２には、基板電位Ｖsub として接地電位Ｖ
ss（＝０Ｖ）が与えられ、このｐウェル拡散層２上に形
成されたフィールドシールド素子分離構造２０のシール
ドプレート電極２１にも接地電位Ｖssが与えられる。ま
た、ｎウェル拡散層３には、基板電位Ｖsubとして電源
電位Ｖcc（例えば、３．３Ｖ）が与えられ、このｎウェ
ル拡散層３上に形成されたフィールドシールド素子分離
構造３０のシールドプレート電極３１にも電源電位Ｖcc
が与えられる。
層２及びｎウェル拡散層３には、電源回路や負バイアス
電圧Ｖbbを発生するためのＶbb発生回路、センスアンプ
等の周辺回路が形成される。図１には、ｐウェル拡散層
２に形成された周辺回路のｎＭＯＳトランジスタの１つ
を例示する。ｎウェル拡散層３に形成されたトランジス
タ等の素子は図示省略した。図１に示すように、ｐウェ
ル拡散層２には、基板電位Ｖsub として接地電位Ｖ
ss（＝０Ｖ）が与えられ、このｐウェル拡散層２上に形
成されたフィールドシールド素子分離構造２０のシール
ドプレート電極２１にも接地電位Ｖssが与えられる。ま
た、ｎウェル拡散層３には、基板電位Ｖsubとして電源
電位Ｖcc（例えば、３．３Ｖ）が与えられ、このｎウェ
ル拡散層３上に形成されたフィールドシールド素子分離
構造３０のシールドプレート電極３１にも電源電位Ｖcc
が与えられる。
【００２０】図１及び図２に示すように、ｐウェル拡散
層４には、ＤＲＡＭのメモリセルアレイ部が形成され
る。図１には、ＤＲＡＭメモリセルのトランスファーゲ
ートとなるｎＭＯＳトランジスタの１つを例示する。Ｄ
ＲＡＭメモリセルの蓄積部であるキャパシタ部は図示省
略した。このｐウェル拡散層４には、各メモリセルの書
き込みや読み出しの動作を低電圧で行うために、基板電
位Ｖsub として負バイアス電位Ｖbb（例えば、−１．３
Ｖ）が与えられる。一方、このｐウェル拡散層４上に形
成されたフィールドシールド素子分離構造４０のシール
ドプレート電極４１の電位Ｖfsは、Ｖss＞Ｖfs≧Ｖbbに
設定されるが、この時、既述したように、基板部のｐウ
ェル拡散層４の抵抗のために基板電位Ｖsub が負バイア
ス電位Ｖbbよりも正方向に変動する場合を考慮して、Ｖ
fs＞Ｖbbに設定するのが好ましい。例えば、Ｖfs＝Ｖbb
／２（＝−０．６５Ｖ）に設定する。
層４には、ＤＲＡＭのメモリセルアレイ部が形成され
る。図１には、ＤＲＡＭメモリセルのトランスファーゲ
ートとなるｎＭＯＳトランジスタの１つを例示する。Ｄ
ＲＡＭメモリセルの蓄積部であるキャパシタ部は図示省
略した。このｐウェル拡散層４には、各メモリセルの書
き込みや読み出しの動作を低電圧で行うために、基板電
位Ｖsub として負バイアス電位Ｖbb（例えば、−１．３
Ｖ）が与えられる。一方、このｐウェル拡散層４上に形
成されたフィールドシールド素子分離構造４０のシール
ドプレート電極４１の電位Ｖfsは、Ｖss＞Ｖfs≧Ｖbbに
設定されるが、この時、既述したように、基板部のｐウ
ェル拡散層４の抵抗のために基板電位Ｖsub が負バイア
ス電位Ｖbbよりも正方向に変動する場合を考慮して、Ｖ
fs＞Ｖbbに設定するのが好ましい。例えば、Ｖfs＝Ｖbb
／２（＝−０．６５Ｖ）に設定する。
【００２１】但し、本実施の形態では、特に、負バイア
ス電圧Ｖbbを発生するＶbb発生回路をこのｐウェル拡散
層４とは別のｐウェル拡散層２に形成しているので、こ
のｐウェル拡散層４に形成されたメモリセルアレイ部を
電源投入時には駆動させず、負バイアス電圧Ｖbbが安定
に発生した時点で初めて駆動するようにすることによ
り、且つ、上述したｐウェル拡散層４の基板電位Ｖsub
の変動の虞が小さい場合には、Ｖfs＝Ｖbbに設定するこ
とも可能である。なお、本実施の形態の場合には、ｐウ
ェル拡散層４をメモリセルアレイ部のみに限定すること
ができるので、従来に比べてｐウェル拡散層の大きさ、
即ち、容量及び抵抗を小さくすることができ、従って、
ｐウェル拡散層４において、電源投入時における基板電
位Ｖsub とシールドプレート電極４１の電位Ｖfsとの変
化速度の差やＶbb安定投入時における基板電位Ｖsub の
変動を抑制することができるという利点も有る。
ス電圧Ｖbbを発生するＶbb発生回路をこのｐウェル拡散
層４とは別のｐウェル拡散層２に形成しているので、こ
のｐウェル拡散層４に形成されたメモリセルアレイ部を
電源投入時には駆動させず、負バイアス電圧Ｖbbが安定
に発生した時点で初めて駆動するようにすることによ
り、且つ、上述したｐウェル拡散層４の基板電位Ｖsub
の変動の虞が小さい場合には、Ｖfs＝Ｖbbに設定するこ
とも可能である。なお、本実施の形態の場合には、ｐウ
ェル拡散層４をメモリセルアレイ部のみに限定すること
ができるので、従来に比べてｐウェル拡散層の大きさ、
即ち、容量及び抵抗を小さくすることができ、従って、
ｐウェル拡散層４において、電源投入時における基板電
位Ｖsub とシールドプレート電極４１の電位Ｖfsとの変
化速度の差やＶbb安定投入時における基板電位Ｖsub の
変動を抑制することができるという利点も有る。
【００２２】以上に説明したように、本実施の形態で
は、例えば、電源回路や負バイアス電圧Ｖbbを発生する
ためのＶbb発生回路、センスアンプ等を含む周辺回路部
分におけるフィールドシールド素子分離構造２０、３０
のシールドプレート電極２１、３１の電位を夫々接地電
位Ｖss及び電源電位Ｖccに設定しているので、電源投入
時に負バイアス電圧Ｖbbが充分な値に達していない場合
でも、周辺回路部分におけるフィールドシールド素子分
離構造２０、３０のシールドプレート電極２１、３１の
電位は夫々接地電位Ｖss及び電源電位Ｖccに保たれるた
め、周辺回路部分における素子分離能力の低下は殆ど起
こらない。
は、例えば、電源回路や負バイアス電圧Ｖbbを発生する
ためのＶbb発生回路、センスアンプ等を含む周辺回路部
分におけるフィールドシールド素子分離構造２０、３０
のシールドプレート電極２１、３１の電位を夫々接地電
位Ｖss及び電源電位Ｖccに設定しているので、電源投入
時に負バイアス電圧Ｖbbが充分な値に達していない場合
でも、周辺回路部分におけるフィールドシールド素子分
離構造２０、３０のシールドプレート電極２１、３１の
電位は夫々接地電位Ｖss及び電源電位Ｖccに保たれるた
め、周辺回路部分における素子分離能力の低下は殆ど起
こらない。
【００２３】また、メモリセルアレイ部が形成されたｐ
ウェル拡散層４における基板電位Ｖsub を負バイアス電
位Ｖbbに設定し、且つ、その部分におけるフィールドシ
ールド素子分離構造４０のシールドプレート電極４１の
電位ＶfsをＶss＞Ｖfs≧Ｖbbに設定することにより、低
電源で駆動が可能なＤＲＡＭをその素子分離能力を低下
させることなく実現することができる。
ウェル拡散層４における基板電位Ｖsub を負バイアス電
位Ｖbbに設定し、且つ、その部分におけるフィールドシ
ールド素子分離構造４０のシールドプレート電極４１の
電位ＶfsをＶss＞Ｖfs≧Ｖbbに設定することにより、低
電源で駆動が可能なＤＲＡＭをその素子分離能力を低下
させることなく実現することができる。
【００２４】図３に、本発明の第２の実施の形態とし
て、ｎ型シリコン半導体基板にトリプルウェル構造のＤ
ＲＡＭを形成した例を示す。
て、ｎ型シリコン半導体基板にトリプルウェル構造のＤ
ＲＡＭを形成した例を示す。
【００２５】図３に示すように、ｎ型シリコン半導体基
板１００に周辺回路部分を構成するｐウェル拡散層１０
１が形成され、このｐウェル拡散層１０１の中に、周辺
回路のＣＭＯＳ構成を実現するｎウェル拡散層１０２が
形成されている。メモリセルアレイ部を構成するｐウェ
ル拡散層１０３は、周辺回路部分のｐウェル拡散層１０
１とは独立したウェル構成でｎ型シリコン半導体基板１
００に形成されている。各ウェル拡散層１０１〜１０３
における基板電位Ｖsub とフィールドシールド素子分離
構造のシールドプレート電極の電位Ｖfsとの関係は、上
述した第１の実施の形態と同様である。即ち、ｐウェル
拡散層１０１においては、基板電位Ｖsub とフィールド
シールド素子分離構造のシールドプレート電極の電位Ｖ
fsとに共に接地電位Ｖssが与えられ、ｎウェル拡散層１
０２においては、基板電位Ｖsubとフィールドシールド
素子分離構造のシールドプレート電極の電位Ｖfsとに共
に電源電位Ｖccが与えられ、ｐウェル拡散層１０３にお
いては、基板電位Ｖsub が負バイアス電位Ｖbbに設定さ
れ、フィールドシールド素子分離構造のシールドプレー
ト電極の電位ＶfsがＶss＞Ｖfs≧Ｖbbに設定される。
板１００に周辺回路部分を構成するｐウェル拡散層１０
１が形成され、このｐウェル拡散層１０１の中に、周辺
回路のＣＭＯＳ構成を実現するｎウェル拡散層１０２が
形成されている。メモリセルアレイ部を構成するｐウェ
ル拡散層１０３は、周辺回路部分のｐウェル拡散層１０
１とは独立したウェル構成でｎ型シリコン半導体基板１
００に形成されている。各ウェル拡散層１０１〜１０３
における基板電位Ｖsub とフィールドシールド素子分離
構造のシールドプレート電極の電位Ｖfsとの関係は、上
述した第１の実施の形態と同様である。即ち、ｐウェル
拡散層１０１においては、基板電位Ｖsub とフィールド
シールド素子分離構造のシールドプレート電極の電位Ｖ
fsとに共に接地電位Ｖssが与えられ、ｎウェル拡散層１
０２においては、基板電位Ｖsubとフィールドシールド
素子分離構造のシールドプレート電極の電位Ｖfsとに共
に電源電位Ｖccが与えられ、ｐウェル拡散層１０３にお
いては、基板電位Ｖsub が負バイアス電位Ｖbbに設定さ
れ、フィールドシールド素子分離構造のシールドプレー
ト電極の電位ＶfsがＶss＞Ｖfs≧Ｖbbに設定される。
【００２６】
【発明の効果】本発明によれば、例えば、電源投入時に
も安定した素子分離能力を示すトリプルウェル構造の半
導体装置を実現することができる。
も安定した素子分離能力を示すトリプルウェル構造の半
導体装置を実現することができる。
【００２７】また、例えば、基板部を負バイアス電位に
設定した領域においても、基板部の抵抗に起因した基板
電位の変動による素子分離能力の低下を抑制することが
できる。
設定した領域においても、基板部の抵抗に起因した基板
電位の変動による素子分離能力の低下を抑制することが
できる。
【図１】本発明の第１の実施の形態によるＤＲＡＭの概
略断面図である。
略断面図である。
【図２】本発明の第１の実施の形態によるＤＲＡＭの概
略平面図である。
略平面図である。
【図３】本発明の第２の実施の形態によるＤＲＡＭの概
略断面図である。
略断面図である。
【図４】電源投入時における基板電位Ｖsub とシールド
プレート電極の電位Ｖfsの挙動を示すグラフである。
プレート電極の電位Ｖfsの挙動を示すグラフである。
１ ｐ型シリコン半導体基板 ２ ｐウェル拡散層（周辺回路） ３ ｎウェル拡散層（周辺回路） ４ ｐウェル拡散層（メモリセルアレイ） ２０、３０、４０ フィールドシールド素子分離構造 ２１、３１、４１ シールドプレート電極 ２２、４２ ｐ+ 拡散層（ガードリング） ３２ ｎ+ 拡散層（ガードリング） Ｖss 接地電位 Ｖcc 電源電位 Ｖbb 負バイアス電位 Ｖfs シールドプレート電極の電位
Claims (4)
- 【請求項１】 フィールドシールド素子分離構造により
素子分離がなされた半導体装置において、 半導体基板上の第１の領域に形成された前記フィールド
シールド素子分離構造のシールドプレート電極に第１の
電位Ｖ1 を与え、 前記半導体基板上の第２の領域に形成された前記フィー
ルドシールド素子分離構造のシールドプレート電極に第
２の電位Ｖ2 （Ｖ2 ＜Ｖ1 ）を与え、 前記半導体基板上の第３の領域に形成された前記フィー
ルドシールド素子分離構造のシールドプレート電極に第
３の電位Ｖ3 （Ｖ3 ＜Ｖ2 ）を与えるように構成されて
いることを特徴とする半導体装置。 - 【請求項２】 前記第１の領域がｎウェル領域であっ
て、前記第１の電位Ｖ1 が電源電位Ｖccに等しいことを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第２の領域がｐウェル領域であっ
て、前記第２の電位Ｖ2 が接地電位Ｖssに等しいことを
特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 前記第３の領域がｐウェル領域であっ
て、前記第３の領域における基板部の負バイアス電位を
Ｖbb、接地電位をＶssとした時、前記第３の電位Ｖ
3 が、Ｖss＞Ｖ3 ≧Ｖbbに設定されていることを特徴と
する請求項１〜３のいずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153260A JPH09321135A (ja) | 1996-05-24 | 1996-05-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153260A JPH09321135A (ja) | 1996-05-24 | 1996-05-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321135A true JPH09321135A (ja) | 1997-12-12 |
Family
ID=15558575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8153260A Withdrawn JPH09321135A (ja) | 1996-05-24 | 1996-05-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321135A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291779A (ja) * | 2000-04-05 | 2001-10-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6373096B1 (en) | 1999-01-22 | 2002-04-16 | Nec Corporation | Method of manufacturing semiconductor device, nonvolatile semiconductor memory device and method of manufacturing the same |
-
1996
- 1996-05-24 JP JP8153260A patent/JPH09321135A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373096B1 (en) | 1999-01-22 | 2002-04-16 | Nec Corporation | Method of manufacturing semiconductor device, nonvolatile semiconductor memory device and method of manufacturing the same |
| US6770533B2 (en) | 1999-01-22 | 2004-08-03 | Nec Electronics Corporation | Method of manufacturing semiconductor device, nonvolatile semiconductor memory device and method of manufacturing the same |
| JP2001291779A (ja) * | 2000-04-05 | 2001-10-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |