JP2845493B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2845493B2 JP2845493B2 JP1160138A JP16013889A JP2845493B2 JP 2845493 B2 JP2845493 B2 JP 2845493B2 JP 1160138 A JP1160138 A JP 1160138A JP 16013889 A JP16013889 A JP 16013889A JP 2845493 B2 JP2845493 B2 JP 2845493B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はMOS型IC（集積回路）に適する半導体装置に
関するものである。
関するものである。
（従来の技術） 近年MOS型半導体装置では、第６図に示すような、半
導体基板１上にこれとは逆導電型のウエル（well）２を
形成し、Ｐチャネル型MOSトランジスタ４とＮチャネル
型MOSトランジスタ５が同一半導体基板上に形成されるC
MOS構造が多く用いられている。これはCMOS構造を多く
用いることにより、低消費電力の半導体装置が実現でき
るためである。また半導体装置の高集積化に伴ない、微
細素子分離等を実現するために、第７図に示すような、
同一半導体基体１上に、これとは逆導電型のウエル２
と、エピタキシャル層による同導電型のウエル３の両方
を形成するCMOS構造も実用化されてきている。第６図，
第７図において６はＰ型不純物拡散層、７はＮ型不純物
拡散層、V1はＮ型層への第１の印加電圧、V3はＰ型層へ
の印加電圧である。
導体基板１上にこれとは逆導電型のウエル（well）２を
形成し、Ｐチャネル型MOSトランジスタ４とＮチャネル
型MOSトランジスタ５が同一半導体基板上に形成されるC
MOS構造が多く用いられている。これはCMOS構造を多く
用いることにより、低消費電力の半導体装置が実現でき
るためである。また半導体装置の高集積化に伴ない、微
細素子分離等を実現するために、第７図に示すような、
同一半導体基体１上に、これとは逆導電型のウエル２
と、エピタキシャル層による同導電型のウエル３の両方
を形成するCMOS構造も実用化されてきている。第６図，
第７図において６はＰ型不純物拡散層、７はＮ型不純物
拡散層、V1はＮ型層への第１の印加電圧、V3はＰ型層へ
の印加電圧である。
（発明が解決しようとする課題） MOS型トランジスタは、そのトランジスタが形成され
ている基板あるいはウエルに印加する電圧を変えること
によってしきい値電圧等のトランジスタの動作特性を変
えることができる。しかし上記の如き従来のCMOS構造で
は、ウエル２にはウエル毎に異なった任意の電圧を印加
することができるが、基板１には単一の電圧しか印加で
きないため、基板１には１種類の動作特性のトランジス
タしか形成できない。例えば第６図に示すような、Ｎ型
基板１上にＰウエル２を形成したCMOS構造の場合には、
複数個のＰウエルを形成して各々のＰウエルに異なった
任意の電圧を印加することにより、Ｐウエル上に形成さ
れるＮチャネル型MOSトランジスタの特性を各ウエル毎
に変えることができる。しかしＮ型基板１には、単一の
電圧V1しか印加することができず、Ｎ型基板１上に数種
類の動作特性のＰチャネル型MOSトランジスタを形成す
るには、トランジスタのゲート電極直下の不純物濃度を
変える等、様々の製造工程を加えて対処するしかなかっ
た。また第７図の構造の場合でも、Ｎ型基板１とＮウエ
ル３とが電気的に導通であるため、単一の電圧しか印加
できないことには変わりはない。
ている基板あるいはウエルに印加する電圧を変えること
によってしきい値電圧等のトランジスタの動作特性を変
えることができる。しかし上記の如き従来のCMOS構造で
は、ウエル２にはウエル毎に異なった任意の電圧を印加
することができるが、基板１には単一の電圧しか印加で
きないため、基板１には１種類の動作特性のトランジス
タしか形成できない。例えば第６図に示すような、Ｎ型
基板１上にＰウエル２を形成したCMOS構造の場合には、
複数個のＰウエルを形成して各々のＰウエルに異なった
任意の電圧を印加することにより、Ｐウエル上に形成さ
れるＮチャネル型MOSトランジスタの特性を各ウエル毎
に変えることができる。しかしＮ型基板１には、単一の
電圧V1しか印加することができず、Ｎ型基板１上に数種
類の動作特性のＰチャネル型MOSトランジスタを形成す
るには、トランジスタのゲート電極直下の不純物濃度を
変える等、様々の製造工程を加えて対処するしかなかっ
た。また第７図の構造の場合でも、Ｎ型基板１とＮウエ
ル３とが電気的に導通であるため、単一の電圧しか印加
できないことには変わりはない。
そこで本発明は、製造工程の追加なく、同一半導体基
板上に異なる動作特性のMOSトランジスタを形成できる
半導体装置を提供することを目的とする。
板上に異なる動作特性のMOSトランジスタを形成できる
半導体装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、第１導電型の半導体基体と、上記基体上に
形成された第１導電型の第１のウエル領域と、上記基体
上に上記第１のウエル領域と分離して形成された上記第
１導電型とは逆導電型の第２導電型の第２のウエル領域
と、上記基体上の上記第１のウエル領域と第２のウエル
領域との間に上記第２のウエル領域と接触するように形
成され、上記第２のウエル領域とは不純物濃度が異なる
第２導電型の第３のウエル領域と、上記第２のウエル領
域に形成された第１導電型の第４のウエル領域と、上記
第１及び第４のウエル領域にそれぞれ形成された第１チ
ャネル型のMOSトランジスタと、上記第３のウエル領域
に形成された第２チャネル型のMOSトランジスタとを具
備し、上記第１及び第４のウエル領域にはそれぞれ独立
して電圧を印加し、上記第２及び第３のウエル領域には
同一の電圧を印加することを特徴とする半導体装置を骨
子とする。
形成された第１導電型の第１のウエル領域と、上記基体
上に上記第１のウエル領域と分離して形成された上記第
１導電型とは逆導電型の第２導電型の第２のウエル領域
と、上記基体上の上記第１のウエル領域と第２のウエル
領域との間に上記第２のウエル領域と接触するように形
成され、上記第２のウエル領域とは不純物濃度が異なる
第２導電型の第３のウエル領域と、上記第２のウエル領
域に形成された第１導電型の第４のウエル領域と、上記
第１及び第４のウエル領域にそれぞれ形成された第１チ
ャネル型のMOSトランジスタと、上記第３のウエル領域
に形成された第２チャネル型のMOSトランジスタとを具
備し、上記第１及び第４のウエル領域にはそれぞれ独立
して電圧を印加し、上記第２及び第３のウエル領域には
同一の電圧を印加することを特徴とする半導体装置を骨
子とする。
また、本発明は、第１導電型の半導体基体と、上記基
体上に形成され上記第１導電型とは逆導電型の第２導電
型の第１のウエル領域と、上記基体上に上記第１のウエ
ル領域と接触するように形成され、上記第１のウエル領
域とは不純物濃度が異なる第２導電型の第２のウエル領
域と、上記第１のウエル領域に形成された第１導電型の
第３のウエル領域と、上記第２のウエル領域に形成され
た第１チャネル型のMOSトランジスタと、上記第３のウ
エル領域に形成された第２チャネル型のMOSトランジス
タとを具備し、上記第１及び第２のウエル領域には第１
の電圧を印加し、上記第３のウエル領域には上記第１の
電圧とは異なる値の第２の電圧を印加することを特徴と
する半導体装置を骨子とする。
体上に形成され上記第１導電型とは逆導電型の第２導電
型の第１のウエル領域と、上記基体上に上記第１のウエ
ル領域と接触するように形成され、上記第１のウエル領
域とは不純物濃度が異なる第２導電型の第２のウエル領
域と、上記第１のウエル領域に形成された第１導電型の
第３のウエル領域と、上記第２のウエル領域に形成され
た第１チャネル型のMOSトランジスタと、上記第３のウ
エル領域に形成された第２チャネル型のMOSトランジス
タとを具備し、上記第１及び第２のウエル領域には第１
の電圧を印加し、上記第３のウエル領域には上記第１の
電圧とは異なる値の第２の電圧を印加することを特徴と
する半導体装置を骨子とする。
さらに、本発明は、第１導電型の半導体基体と、上記
基体上に形成され上記第１導電型とは逆導電型の第２導
電型の第１のウエル領域と、上記基体上に上記第１のウ
エル領域と接触するように形成され、上記第１のウエル
領域とは不純物濃度が異なる第２導電型の第２のウエル
領域と、上記第２のウエル領域に形成された第１チャネ
ル型のMOSトランジスタと、上記第１のウエル領域に形
成された第１導電型の第３のウエル領域と、上記第３の
ウエル領域に形成された第２チャネル型のMOSトランジ
スタと、上記第１のウエル領域の近傍に形成された第２
導電型の第４のウエル領域と、上記第４のウエル領域に
形成されたメモリセル容量及びメモリセルトランジスタ
とを具備し、上記第１及び第２のウエル領域には第１の
電圧を印加し、上記第３のウエル領域には上記第１の電
圧とは異なる値の第２の電圧を印加することを特徴とす
る半導体装置を骨子とする。
基体上に形成され上記第１導電型とは逆導電型の第２導
電型の第１のウエル領域と、上記基体上に上記第１のウ
エル領域と接触するように形成され、上記第１のウエル
領域とは不純物濃度が異なる第２導電型の第２のウエル
領域と、上記第２のウエル領域に形成された第１チャネ
ル型のMOSトランジスタと、上記第１のウエル領域に形
成された第１導電型の第３のウエル領域と、上記第３の
ウエル領域に形成された第２チャネル型のMOSトランジ
スタと、上記第１のウエル領域の近傍に形成された第２
導電型の第４のウエル領域と、上記第４のウエル領域に
形成されたメモリセル容量及びメモリセルトランジスタ
とを具備し、上記第１及び第２のウエル領域には第１の
電圧を印加し、上記第３のウエル領域には上記第１の電
圧とは異なる値の第２の電圧を印加することを特徴とす
る半導体装置を骨子とする。
即ち本発明は、半導体基体（後述の実施例では半導体
基板等に相当）上に形成されたこれとは逆導電型のウエ
ルの中に基体と同導電型のウエルを形成した２重ウエル
構造を用いることにより、同導電型の基体とウエルとを
電気的に分離し、各々異なる電圧印加を可能として、各
々異なる動作特性のMOSトランジスタが形成できるよう
にしたものである。
基板等に相当）上に形成されたこれとは逆導電型のウエ
ルの中に基体と同導電型のウエルを形成した２重ウエル
構造を用いることにより、同導電型の基体とウエルとを
電気的に分離し、各々異なる電圧印加を可能として、各
々異なる動作特性のMOSトランジスタが形成できるよう
にしたものである。
（実施例） 第１図は本発明の途中で考えられた半導体装置の構成
を示すものであるが、これは前記従来例と対応させた場
合の例であるから、対応個所には同一符号を用いる。第
１図の如く、まずＮ型基板１上にＰウエル２を形成し、
次にＮウエル３を形成する際に、Ｎウエル31をＰウエル
２に重ね、該Ｎウエル3,31を形成する。これらは、例え
ばイオン注入を用いて同時形成できる。ここでＮウエル
31はＰウエル２よりも浅く形成し、Ｎウエル31がＰウエ
ル２に包まれるようにすれば、Ｎ型基板１とＮウエル31
とが電気的に分離される。例えばＰウエル２に与える電
圧V3を接地位置（＝0V）にすれば、Ｎ型基板１（あるい
は基板と導通のＮウエル３）には第１の電位V1（＝5V）
を、Ｎウエル31には第２の電位V2（＝4V）を、といった
異なった電圧を印加することが可能になる。この時のＮ
型基板1,Nウエル31,Pウエル２への印加電圧は、PN接合
ダイオードとしてオンしないような電圧（逆バイアス）
に設定する必要がある。またＰウエル２内に複数個のＮ
ウエルを形成すれば、各Ｎウエル毎に異なった任意のウ
エル電位を設定することも可能である。
を示すものであるが、これは前記従来例と対応させた場
合の例であるから、対応個所には同一符号を用いる。第
１図の如く、まずＮ型基板１上にＰウエル２を形成し、
次にＮウエル３を形成する際に、Ｎウエル31をＰウエル
２に重ね、該Ｎウエル3,31を形成する。これらは、例え
ばイオン注入を用いて同時形成できる。ここでＮウエル
31はＰウエル２よりも浅く形成し、Ｎウエル31がＰウエ
ル２に包まれるようにすれば、Ｎ型基板１とＮウエル31
とが電気的に分離される。例えばＰウエル２に与える電
圧V3を接地位置（＝0V）にすれば、Ｎ型基板１（あるい
は基板と導通のＮウエル３）には第１の電位V1（＝5V）
を、Ｎウエル31には第２の電位V2（＝4V）を、といった
異なった電圧を印加することが可能になる。この時のＮ
型基板1,Nウエル31,Pウエル２への印加電圧は、PN接合
ダイオードとしてオンしないような電圧（逆バイアス）
に設定する必要がある。またＰウエル２内に複数個のＮ
ウエルを形成すれば、各Ｎウエル毎に異なった任意のウ
エル電位を設定することも可能である。
第１図の半導体装置ではＮ型基板を用いたが、Ｐ型基
板を用いてＮウエル内にＰウエルを形成する場合につい
ても、同様に対応して考えることができる。そしてこの
場合にも、Ｐ型基板とＰウエルに異なった電圧を与える
ことができる。
板を用いてＮウエル内にＰウエルを形成する場合につい
ても、同様に対応して考えることができる。そしてこの
場合にも、Ｐ型基板とＰウエルに異なった電圧を与える
ことができる。
上記のような構成であれば、基板１に与える電圧と、
基板と同導電型のウエル31に与える電圧とを任意の異な
る電圧に設定できるため、様々な特性のMOSトランジス
タを同一基板上に形成することが容易となる。またＮウ
エル３と31を同時形成できるので、製造工程を追加する
必要がない。また半導体装置外部から与えられる電源電
圧を半導体装置内部で電圧変換して使用する機能を備え
た半導体装置では、各回路毎に使用する電源電圧に合わ
せたウエル電圧を与えることができるため、外部電源電
圧によらず最適な動作特性のMOSトランジスタを形成で
きる等のメリットがある。
基板と同導電型のウエル31に与える電圧とを任意の異な
る電圧に設定できるため、様々な特性のMOSトランジス
タを同一基板上に形成することが容易となる。またＮウ
エル３と31を同時形成できるので、製造工程を追加する
必要がない。また半導体装置外部から与えられる電源電
圧を半導体装置内部で電圧変換して使用する機能を備え
た半導体装置では、各回路毎に使用する電源電圧に合わ
せたウエル電圧を与えることができるため、外部電源電
圧によらず最適な動作特性のMOSトランジスタを形成で
きる等のメリットがある。
第２図は第１図の装置を含む種々の装置の製造工程例
である。図示される如くＮ型基板11に、絶縁膜12、更に
その上にレジスト13を設け、これを選択的に除去し、例
えば″B+をイオン注入する（第２図（ａ））。次にレジ
スト13を除去後、新たにレジスト14を設けかつこれをパ
ターニングし、再度″B+をイオン注入する（第２図
（ｂ））。15は高濃度に、16は中濃度に、17は低濃度に
イオン注入された個所であり、これを熱処理してＰウエ
ル18〜20を形成する（第２図（ｃ））。Ｐウエル18は高
濃度、19は中濃度、20は低濃度である。次にレジスト21
を形成後、これをパターニングしてＮ型不純物をイオン
注入する（第２図（ｄ））。その後熱処理して、基板11
にＮウエル22を、Ｐウエル20内にＮウエル23を形成する
（第２図（ｅ））。次に基板11上に選択的に素子分離絶
縁膜24を設け、（第２図（ｆ））、レジスト25を設け、
これをパターニングしてＰウエル18にトレンチ26を設け
る（第２図（ｇ））。その後レジスト17を選択的にパタ
ーニングし、トレンチ26内及びその付近にＮ型層28を設
ける（第２図（ｈ））、その後基板11上に絶縁膜29を設
け、かつトレンチ26内を含むポリシリコン層30をパター
ニング形成して（第２図（ｉ））、トレンチ部分にトレ
ンチキャパシタ（メモリセル容量）31を形成する。また
ポリシリコンゲート電極32を選択的に形成し（第２図
（ｊ））、更にメモリセルトランジスタのソースまたは
ドレイン，コンタクト層となるＮ型層33を選択的に設け
（第２図（ｋ））、またソースまたはドレイン，コンタ
クト層となるＰ型層34を選択的に設け、（第２図
（ｌ））、基板上を絶縁膜35で覆い、これに選択的にコ
ンタクト孔を設けてから、Al等による配線層36をパター
ニング形成するものである（第２図（ｍ））。
である。図示される如くＮ型基板11に、絶縁膜12、更に
その上にレジスト13を設け、これを選択的に除去し、例
えば″B+をイオン注入する（第２図（ａ））。次にレジ
スト13を除去後、新たにレジスト14を設けかつこれをパ
ターニングし、再度″B+をイオン注入する（第２図
（ｂ））。15は高濃度に、16は中濃度に、17は低濃度に
イオン注入された個所であり、これを熱処理してＰウエ
ル18〜20を形成する（第２図（ｃ））。Ｐウエル18は高
濃度、19は中濃度、20は低濃度である。次にレジスト21
を形成後、これをパターニングしてＮ型不純物をイオン
注入する（第２図（ｄ））。その後熱処理して、基板11
にＮウエル22を、Ｐウエル20内にＮウエル23を形成する
（第２図（ｅ））。次に基板11上に選択的に素子分離絶
縁膜24を設け、（第２図（ｆ））、レジスト25を設け、
これをパターニングしてＰウエル18にトレンチ26を設け
る（第２図（ｇ））。その後レジスト17を選択的にパタ
ーニングし、トレンチ26内及びその付近にＮ型層28を設
ける（第２図（ｈ））、その後基板11上に絶縁膜29を設
け、かつトレンチ26内を含むポリシリコン層30をパター
ニング形成して（第２図（ｉ））、トレンチ部分にトレ
ンチキャパシタ（メモリセル容量）31を形成する。また
ポリシリコンゲート電極32を選択的に形成し（第２図
（ｊ））、更にメモリセルトランジスタのソースまたは
ドレイン，コンタクト層となるＮ型層33を選択的に設け
（第２図（ｋ））、またソースまたはドレイン，コンタ
クト層となるＰ型層34を選択的に設け、（第２図
（ｌ））、基板上を絶縁膜35で覆い、これに選択的にコ
ンタクト孔を設けてから、Al等による配線層36をパター
ニング形成するものである（第２図（ｍ））。
第２図（ｎ）はこのようにして形成されたダイナミッ
クRAM及びその周辺回路を示し、かつ各ウエル電圧の印
加例を示している。ここで「Ext.」はIC外部を意味し、
「Int.」はIC内部を意味する。Ｐウエル18と20は、電位
的に同じだから接触してもかまわない。即ちこの場合の
例を第３図（ａ）に示す。この例ではＰウエル（Pwell
−１）18とＰウエル（Pwell−２）20の対向端部が重ね
合わせてある。このようにすると、これら両ウエルにそ
れぞれ与えられる電圧つまり−2V（int.VBB）は１個所
で済み、パターン設計の自由度が増す。また一般にウエ
ルは通常拡散で形成されるため、縁部側は濃度がうすく
MOS素子がつくりにくいが、Ｐウエル18,20の重合部付近
の濃度が上がり、特性のよいMOS素子もウエルの縁部側
に数多くつくれるようになるし、集積度も向上する。
クRAM及びその周辺回路を示し、かつ各ウエル電圧の印
加例を示している。ここで「Ext.」はIC外部を意味し、
「Int.」はIC内部を意味する。Ｐウエル18と20は、電位
的に同じだから接触してもかまわない。即ちこの場合の
例を第３図（ａ）に示す。この例ではＰウエル（Pwell
−１）18とＰウエル（Pwell−２）20の対向端部が重ね
合わせてある。このようにすると、これら両ウエルにそ
れぞれ与えられる電圧つまり−2V（int.VBB）は１個所
で済み、パターン設計の自由度が増す。また一般にウエ
ルは通常拡散で形成されるため、縁部側は濃度がうすく
MOS素子がつくりにくいが、Ｐウエル18,20の重合部付近
の濃度が上がり、特性のよいMOS素子もウエルの縁部側
に数多くつくれるようになるし、集積度も向上する。
第３図（ｂ）はこの発明の実施例による半導体装置の
構造を示しており、第２図（ｎ）でＰウエル領域20への
印加電圧が0Vの場合、第３図（ｂ）に示すようにＰウエ
ル領域19と20は接触してもかまわない。この場合も第３
図（ａ）の場合と同様に、ウエル19,20への電圧印加部
が１個所で済む等、第３図（ａ）の場合と同様の効果が
得られる他に以下のような効果も得られる。すなわち、
Ｎウエル22と23の間にはＰウエル19が存在しており、こ
のＰウエル19によってＮウエル22と23とが分離されてい
る。Ｐウエル19自体にもＮチャネル型MOSトランジスタ
が形成されるので、素子の微細分離が可能となる。
構造を示しており、第２図（ｎ）でＰウエル領域20への
印加電圧が0Vの場合、第３図（ｂ）に示すようにＰウエ
ル領域19と20は接触してもかまわない。この場合も第３
図（ａ）の場合と同様に、ウエル19,20への電圧印加部
が１個所で済む等、第３図（ａ）の場合と同様の効果が
得られる他に以下のような効果も得られる。すなわち、
Ｎウエル22と23の間にはＰウエル19が存在しており、こ
のＰウエル19によってＮウエル22と23とが分離されてい
る。Ｐウエル19自体にもＮチャネル型MOSトランジスタ
が形成されるので、素子の微細分離が可能となる。
また第２図（ｎ）で、Ｐウエル20への印加電圧が−2V
の場合、第３図（ｃ）の如くＰウエル18,20にまたがる
Ｐ層37で、Ｐウエル18,20の両方へ与える−2Vの電圧印
加部を共通化でき、第３図（ａ），（ｂ）と同様の効果
が得られる、第３図（ａ）〜（ｃ）でＰウエル共通化部
分は重なりゼロで、両者が接触しているだけでもよい。
の場合、第３図（ｃ）の如くＰウエル18,20にまたがる
Ｐ層37で、Ｐウエル18,20の両方へ与える−2Vの電圧印
加部を共通化でき、第３図（ａ），（ｂ）と同様の効果
が得られる、第３図（ａ）〜（ｃ）でＰウエル共通化部
分は重なりゼロで、両者が接触しているだけでもよい。
第３図のように濃度の異なる同導電型ウエルどうしを
接続することにより、ウエルへのコンタクト数を少く
し、場合によってはコンタクト数をゼロすることもでき
る。
接続することにより、ウエルへのコンタクト数を少く
し、場合によってはコンタクト数をゼロすることもでき
る。
第２図（ｎ）のＰウエル18〜20の濃度は異なってい
る。Ｐウエルは複数であって、一番濃度の高いＰウエル
18に負の電圧（−2V）が印加され、ここにメモリセルが
設けられている。特にここで云えることは、それぞれの
ウエルに任意の電圧を与えて、任意の特性のトランジス
タが得られることである。
る。Ｐウエルは複数であって、一番濃度の高いＰウエル
18に負の電圧（−2V）が印加され、ここにメモリセルが
設けられている。特にここで云えることは、それぞれの
ウエルに任意の電圧を与えて、任意の特性のトランジス
タが得られることである。
第４図（ａ），（ｂ）は、例えば第２図（ｎ）の構成
から得たCMOSインバータ回路を示す。第４図（ａ）にお
いてＰチャネル型MOSトランジスタ41はＮウエル22に形
成されたもの、Ｎチャネル型MOSトランジスタ42はＰウ
エル19に形成されたものである。第４図（ｂ）において
Ｐチャネル型MOSトランジスタ43はＮウエル23に形成さ
れたもの、Ｎチャネル型MOSトランジスタ44はＰウエル1
8に形成されたものである。このようにウエルのバイア
ス（トランジスタの基板バイアス）のかけ方によって、
種々の特性を有するインバータ回路が形成できる。
から得たCMOSインバータ回路を示す。第４図（ａ）にお
いてＰチャネル型MOSトランジスタ41はＮウエル22に形
成されたもの、Ｎチャネル型MOSトランジスタ42はＰウ
エル19に形成されたものである。第４図（ｂ）において
Ｐチャネル型MOSトランジスタ43はＮウエル23に形成さ
れたもの、Ｎチャネル型MOSトランジスタ44はＰウエル1
8に形成されたものである。このようにウエルのバイア
ス（トランジスタの基板バイアス）のかけ方によって、
種々の特性を有するインバータ回路が形成できる。
第４図（ｃ）〜（ｅ）もウエルや基板等の印加電圧を
選択し、種々の特製を有するインバータ回路が形成でき
ることを示したものである。
選択し、種々の特製を有するインバータ回路が形成でき
ることを示したものである。
第５図は第１図の変形例である。第５図（ａ）は、Ｎ
ウエル31に接し、Ｐウエル２の表面を覆い、Ｎ層１に重
なるフィールド反転防止用Ｐ型イオン注入層８を設けた
ものである。このようにすると、Ｐウエル２の表面側濃
度が下側より上がり、Ｐウエル２の表面の導電型が反転
しにくくなるから、Ｐウエル２の分離耐圧が上がり、か
つＰウエル２の距離ｌも小にできる。第５図（ｂ）は上
記Ｐ型イオン注入層８をＮウエル31にも重ねた場合の例
である。
ウエル31に接し、Ｐウエル２の表面を覆い、Ｎ層１に重
なるフィールド反転防止用Ｐ型イオン注入層８を設けた
ものである。このようにすると、Ｐウエル２の表面側濃
度が下側より上がり、Ｐウエル２の表面の導電型が反転
しにくくなるから、Ｐウエル２の分離耐圧が上がり、か
つＰウエル２の距離ｌも小にできる。第５図（ｂ）は上
記Ｐ型イオン注入層８をＮウエル31にも重ねた場合の例
である。
第５図（ｃ）は、同図（ｂ）の近くにＮウエル32が接
近して設けられた例である。この場合Ｎウエル32によ
り、Ｐウエル２の表面側濃度がうすくなりがちである
が、Ｐ型イオン注入層８により、Ｐウエル２の表面側を
濃くできる利点がある。第５図（ｄ）は同図（ｃ）のウ
エル2,32が接した場合の例である。第５図（ｅ）は同図
（ｄ）のウエル2,32間にＰウエル９が配置された場合の
例である。この場合でもＰ型イオン注入層８は形成して
おいたほうが良い。
近して設けられた例である。この場合Ｎウエル32によ
り、Ｐウエル２の表面側濃度がうすくなりがちである
が、Ｐ型イオン注入層８により、Ｐウエル２の表面側を
濃くできる利点がある。第５図（ｄ）は同図（ｃ）のウ
エル2,32が接した場合の例である。第５図（ｅ）は同図
（ｄ）のウエル2,32間にＰウエル９が配置された場合の
例である。この場合でもＰ型イオン注入層８は形成して
おいたほうが良い。
［発明の効果］ 以上説明した如く本発明によれば、半導体基体に与え
る電圧と、該基体と同導電型のウエルに与える電圧とを
種々設定できるため、各種特性のMOSトランジスタを同
一半導体基体上に形成することが容易となる。また各ウ
エルを同時形成できるため、工程的にも簡単である。ま
た半導体装置外部から与えられる電源電圧を装置内部で
電圧変換して使用する機能をそなえた半導体装置では、
各回路毎に使用する電源電圧に合せたウエル電圧を与え
られるため、外部電源電圧によらず、最適な動作特性の
MOSトランジスタを形成できるものである。また異なっ
たウエルどうしでも、これに与える電圧が同じであれ
ば、ウエルどうしを接続することにより、電圧印加部を
共通化できてコンタクト数を減少できるし、また隣り合
う同一導電型ウエルどうしの対向部表面に、該ウエルと
は逆導電型の高濃度層を配置すれば、上記隣り合う同一
導電型ウエル間の分離電圧が向上するし、これら同一導
電型ウエル間距離を小にできる等、集積回路面積的にも
有利となる。
る電圧と、該基体と同導電型のウエルに与える電圧とを
種々設定できるため、各種特性のMOSトランジスタを同
一半導体基体上に形成することが容易となる。また各ウ
エルを同時形成できるため、工程的にも簡単である。ま
た半導体装置外部から与えられる電源電圧を装置内部で
電圧変換して使用する機能をそなえた半導体装置では、
各回路毎に使用する電源電圧に合せたウエル電圧を与え
られるため、外部電源電圧によらず、最適な動作特性の
MOSトランジスタを形成できるものである。また異なっ
たウエルどうしでも、これに与える電圧が同じであれ
ば、ウエルどうしを接続することにより、電圧印加部を
共通化できてコンタクト数を減少できるし、また隣り合
う同一導電型ウエルどうしの対向部表面に、該ウエルと
は逆導電型の高濃度層を配置すれば、上記隣り合う同一
導電型ウエル間の分離電圧が向上するし、これら同一導
電型ウエル間距離を小にできる等、集積回路面積的にも
有利となる。
第１図は本発明の途中で考えられた半導体装置の断面
図、第２図は第１図の半導体装置を含む種々の半導体装
置を得る工程図、第３図（ａ）は本発明の途中で考えら
れた他の半導体装置の断面図、第３図（ｂ）は本発明の
実施例による半導体装置の断面図、第３図（ｃ）は本発
明の途中で考えられた更に他の半導体装置の断面図、第
４図は第２図の装置等を用いて構成した各種インバータ
回路図、第５図は第１図の変形例の断面図、第６図，第
７図は従来装置の断面図である。 １……Ｎ型基板、 2,10〜20……Ｐウエル、 3,31,32,22,23……Ｎウエル、 ８……フィールド反転防止用イオン注入層。
図、第２図は第１図の半導体装置を含む種々の半導体装
置を得る工程図、第３図（ａ）は本発明の途中で考えら
れた他の半導体装置の断面図、第３図（ｂ）は本発明の
実施例による半導体装置の断面図、第３図（ｃ）は本発
明の途中で考えられた更に他の半導体装置の断面図、第
４図は第２図の装置等を用いて構成した各種インバータ
回路図、第５図は第１図の変形例の断面図、第６図，第
７図は従来装置の断面図である。 １……Ｎ型基板、 2,10〜20……Ｐウエル、 3,31,32,22,23……Ｎウエル、 ８……フィールド反転防止用イオン注入層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 秀壮 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭62−119958（ＪＰ，Ａ) 特開 昭61−220469（ＪＰ，Ａ) 特開 昭62−224069（ＪＰ，Ａ) 特開 昭61−115349（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092
Claims (5)
- 【請求項１】第１導電型の半導体基体と、 上記基体上に形成された第１導電型の第１のウエル領域
と、 上記基体上に上記第１のウエル領域と分離して形成され
た上記第１導電型とは逆導電型の第２導電型の第２のウ
エル領域と、 上記基体上の上記第１のウエル領域と第２のウエル領域
との間に上記第２のウエル領域と接触するように形成さ
れ、上記第２のウエル領域とは不純物濃度が異なる第２
導電型の第３のウエル領域と、 上記第２のウエル領域に形成された第１導電型の第４の
ウエル領域と、 上記第１及び第４のウエル領域にそれぞれ形成された第
１チャネル型のMOSトランジスタと、 上記第３のウエル領域に形成された第２チャネル型のMO
Sトランジスタとを具備し、 上記第１及び第４のウエル領域にはそれぞれ独立して電
圧を印加し、上記第２及び第３のウエル領域には同一の
電圧を印加することを特徴とする半導体装置。 - 【請求項２】前記第２のウエル領域の不純物濃度が前記
第３のウエル領域の不純物濃度よりも低いことを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】第１導電型の半導体基体と、 上記基体上に形成され上記第１導電型とは逆導電型の第
２導電型の第１のウエル領域と、 上記基体上に上記第１のウエル領域と接触するように形
成され、上記第１のウエル領域とは不純物濃度が異なる
第２導電型の第２のウエル領域と、 上記第１のウエル領域に形成された第１導電型の第３の
ウエル領域と、 上記第２のウエル領域に形成された第１チャネル型のMO
Sトランジスタと、 上記第３のウエル領域に形成された第２チャネル型のMO
Sトランジスタとを具備し、 上記第１及び第２のウエル領域には第１の電圧を印加
し、上記第３のウエル領域には上記第１の電圧とは異な
る値の第２の電圧を印加することを特徴とする半導体装
置。 - 【請求項４】第１導電型の半導体基体と、 上記基体上に形成され上記第１導電型とは逆導電型の第
２導電型の第１のウエル領域と、 上記基体上に上記第１のウエル領域と接触するように形
成され、上記第１のウエル領域とは不純物濃度が異なる
第２導電型の第２のウエル領域と、 上記第２のウエル領域に形成された第１チャネル型のMO
Sトランジスタと、 上記第１のウエル領域に形成された第１導電型の第３の
ウエル領域と、 上記第３のウエル領域に形成された第２チャネル型のMO
Sトランジスタと、 上記第１のウエル領域の近傍に形成された第２導電型の
第４のウエル領域と、 上記第４のウエル領域に形成されたメモリセル容量及び
メモリセルトランジスタとを具備し、 上記第１及び第２のウエル領域には第１の電圧を印加
し、上記第３のウエル領域には上記第１の電圧とは異な
る値の第２の電圧を印加することを特徴とする半導体装
置。 - 【請求項５】前記第１のウエル領域の不純物濃度が前記
第２のウエル領域の不純物濃度よりも低いことを特徴と
する請求項３または４に記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15653888 | 1988-06-24 | ||
| JP63-156538 | 1988-06-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277153A JPH0277153A (ja) | 1990-03-16 |
| JP2845493B2 true JP2845493B2 (ja) | 1999-01-13 |
Family
ID=15629981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160138A Expired - Lifetime JP2845493B2 (ja) | 1988-06-24 | 1989-06-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845493B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3017809B2 (ja) * | 1991-01-09 | 2000-03-13 | 株式会社東芝 | アナログ・デジタル混載半導体集積回路装置 |
| JP2825038B2 (ja) * | 1992-02-27 | 1998-11-18 | 日本電気株式会社 | 半導体装置 |
| JP3002371B2 (ja) * | 1993-11-22 | 2000-01-24 | 富士通株式会社 | 半導体装置とその製造方法 |
| JPH07240473A (ja) * | 1994-03-01 | 1995-09-12 | Fujitsu Ltd | 半導体記憶装置およびその製造方法 |
| JP3601612B2 (ja) | 1994-09-22 | 2004-12-15 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5731619A (en) * | 1996-05-22 | 1998-03-24 | International Business Machines Corporation | CMOS structure with FETS having isolated wells with merged depletions and methods of making same |
| JP4101246B2 (ja) | 2005-03-22 | 2008-06-18 | 株式会社リコー | 半導体装置の製造方法 |
| JP2007281027A (ja) * | 2006-04-03 | 2007-10-25 | Renesas Technology Corp | 半導体装置とその製造方法 |
| JP2014011336A (ja) * | 2012-06-29 | 2014-01-20 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2014207361A (ja) * | 2013-04-15 | 2014-10-30 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61115349A (ja) * | 1984-11-09 | 1986-06-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH065746B2 (ja) * | 1985-03-27 | 1994-01-19 | 株式会社日立製作所 | 半導体装置の耐放射線性向上方法 |
| JPH0671067B2 (ja) * | 1985-11-20 | 1994-09-07 | 株式会社日立製作所 | 半導体装置 |
| JPS62224069A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-06-22 JP JP1160138A patent/JP2845493B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0277153A (ja) | 1990-03-16 |
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