SE518231C2 - Förfarande för brusfördelning i substrat med hög resistivitet som innefattar differentiell eller balanserad integrerad koppling - Google Patents

Förfarande för brusfördelning i substrat med hög resistivitet som innefattar differentiell eller balanserad integrerad koppling

Info

Publication number
SE518231C2
SE518231C2 SE0001791A SE0001791A SE518231C2 SE 518231 C2 SE518231 C2 SE 518231C2 SE 0001791 A SE0001791 A SE 0001791A SE 0001791 A SE0001791 A SE 0001791A SE 518231 C2 SE518231 C2 SE 518231C2
Authority
SE
Sweden
Prior art keywords
noise
differential
balanced
transistors
integrated
Prior art date
Application number
SE0001791A
Other languages
English (en)
Other versions
SE0001791D0 (sv
SE0001791L (sv
Inventor
Andrej Litwin
Johan Sjoestroem
Anders Dunkars
Original Assignee
Ericsson Telefon Ab L M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Telefon Ab L M filed Critical Ericsson Telefon Ab L M
Priority to SE0001791A priority Critical patent/SE518231C2/sv
Publication of SE0001791D0 publication Critical patent/SE0001791D0/sv
Priority to TW089113666A priority patent/TW480707B/zh
Priority to PCT/SE2001/000954 priority patent/WO2001086706A1/en
Priority to EP01930366A priority patent/EP1284012A1/en
Priority to JP2001582827A priority patent/JP2003533045A/ja
Priority to CNB018093892A priority patent/CN1214448C/zh
Priority to AU2001256898A priority patent/AU2001256898A1/en
Priority to US09/852,785 priority patent/US6514799B2/en
Publication of SE0001791L publication Critical patent/SE0001791L/sv
Publication of SE518231C2 publication Critical patent/SE518231C2/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/765—Making of isolation regions between components by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
    • H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
    • H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

l5 20 25 30 » n - . u. 518 231 2. som omger p-källan, vilket påtagligt förbättrar brusisoleringen genom införande av övergångskapacitanser mellan transistorerna och substratet, som till exempel visas i det amerikanska patentet US-A-5 323 043. Sådana tekniker med pn-isolering kan emellertid ej användas för kretsar som innehåller bipolära transistorer eller för CMOS-processer utan dessa alternativ. Användningen av skyddsringar år således ett huvudalternativ för reducering av brus. Genom att studera bruskänsliga differentiella kretsar med jordade skyddsringar på olika kiselsubstrat, dvs. låg och hög resistivitet, insågs det att skyddsringar är ineffektiva för påtaglig reducering av brusamplituden på kretsar gjorda av substrat med låg resistivitet.
Anledningen till detta är att bruset sprids effektivt i substratet under kretsen som studeras. Skillnaden i brusamplitud mellan de två differentiella ingångarna kommer emellertid att vara mycket lägre än i kretsarna som resistivitet, även om brusamplitudens använder substrat med hög absolutvärde i det senare fallet år mycket lägre vid varje ingångsterminal.
SAMMANFATTNING Ett förfarande för brusfördelning i bruskänsliga differentiella eller balan- serade integrerade kretsar visas. Brus från en extern bruskälla görs isotrop i förhållande till en differentiell eller balanserad integrerad kopplings grenar genom att skapa en väg av material med låg resistivitet belägen intill åtminstone två integrerade transistorer som utgör den differentiella eller balanserade integrerade kopplingen. Vägen av material med låg resistivitet görs företrädesvis symmetrisk i förhållande till de integrerade transistorerna, och bildar därigenom en brusfördelare för jämn fördelning av bruset.
Brusfördelaren bildas som en flytande substratkontakt av samma dopningssort som ett substrat eller en källa, inom vilka den differentiella eller balanserade kopplingen år innefattad. Vidare kommer brusfördelarens utformning att optimeras genom simuleringar av strukturen hos brusfördelarens våg med låg resistivitet, vilken struktur ej behöver vara kontinuerlig så länge som vågen med låg resistivitet bibehålls. 15 20 25 ø c n . »- 518 231 'v »n Ett förfarande i enlighet den föreliggande uppfinningen fastställs genom det oberoende patentkravet l och ytterligare utföringsformer fastställs genom de beroende patentkraven 2 till 7.
KORT BESKRIVNING AV RITNINGARNA Uppfinningen, tillsammans med ytterligare syften och fördelar med denna, kan bäst förstås genom hänvisningar till följande beskrivning tillsammans med de medföljande ritningarna, i vilka: FIG. 1 illustrerar ett par differentiella transistorer i en konventionell CMOS-process med en utgångsskiva av p-typ och en p* gallerbrusfördelare, FIG. 2 illustrerar ett par differentiella transistorer i en konventionell CMOS-process med en utgångsskiva av p-typ och en kvadratisk p* brusfördelare, FIG. 3 illustrerar ett par differentiella transistorer i en konventionell CMOS-process med en utgångsskíva av p-typ och en kvadratisk p* brusfördelare, försedd med en metallisering, Fig. 4(a) till 4(e) illustrerar några möjliga utformningar av brusfördelaren, och FIG. 5 illustrerar en ytpotentialfördelning i en simulering med en skyddsring vid en bruskälla och en inre och en yttre brusfördel- ningsanordning vid ett par ingängstransistorer.
BESKRIVNING Oväntat insågs det att för differentiella eller balanserade integrerade kretsar är det ytterst viktigt att ej bara reducera brusamplituden utan även att få bruset som kommer från slumpmässiga riktningar kopplat likvärdigt till den balanserade / differentiella kretsens båda grenar. Användningen i av ett substrat med hög resistivitet, nödvändigt av andra skäl, kommer att skapa en väsentlig resistans i substratet mellan de två grenarnas lika noder. Denna a .... ,. 10 20 25 30 . ' ' 518 231 I n a | .. resistans kommer att orsaka dämpningen av brussignalen vid bortre ändan av resistansen samt den efterföljande signalfelanpassningen i båda grenar- nas kretsar. Ett sätt att förbättra felanpassningen är att skapa en väg 10 med låg resistivitet runt kretsen som består av åtminstone två transistorer, A och B, och därigenom fördela bruset jämnt, dvs. att göra den externa bruskällan isotrop i förhållande till kretsen. En sådan anordning kan bestå av en substratkontakt 10 av samma dopningssort som substratet eller källan, inom vilka kretsen är innefattad och vilka kommer att anta substratets lokala potential. Denna substratkontakt behöver ej utgöra en kontinuerlig väg utan kan vara uppdelad i flera strukturvägar. Anordningens struktur behöver emellertid vara symmetrisk med avseende på kretsen och kan vara implementerad som en kvadrat eller cirkel runt kretsen, men även som ett galler med trådar inuti kretsen eller till och med som ett kors. Ett metallskikt 12 placeras företrädesvis ovanpå substratkontakten 10 för att ytterligare minska resistansen, men utan någon koppling till kretsens andra noder. Optimeringen av utformningen för bästa resultat testas och bekräftas företrädesvis genom enkla simuleringar. Ett verktyg för en sådan simulering kan vara den idag tillgängliga LAYIN-símuleríngspaketet. Strukturen behöver ej vara kontinuerlig så länge som vägen med låg resistivitet bibehålls, vilket betyder att det kan vara acceptabelt att ha brister i kontakskiktet och metallskiktet, även endast en enda tillfällig. En sådan anordning (hänvisad till som en brusfördelare) kommer emellertid endast fördela bruskopplíngen jämnt från den andra delen av den fullständiga integrerade kretsen, men kommer ej att dämpa bruset. För att ytterligare förbättra denna krets common-mode-brustålighet bör en jordad skyddsring i enighet med teknikens ståndpunkt företrädesvis placeras runt bruskällorna för att dämpa spridning av deras signalnivåer.
Den föreliggande brusfördelningslösningens strukturer tillverkas lätt via standardbearbetningssteg som används för tillverkning av den integrerade kretsen som innefattar de differentiella eller balanserade ingångs- transistorerna A, B bildade i det använda substratet med hög resistivitet.
Figurerna 4(a) till 4(e) illustrerar några olika belysande utformningar för 15 20 25 30 j ' 518 251 I I o > o.
I *I ufo 5 brusfördelningsanordningar ur en mängd av möjliga utformningar, vilka kan användas ensamma eller i kombination för tillämpningen av den föreliggande uppfinningen.
Figur 5 illustrerar en simuleringsuppställning för en datorsimulering av brusupptagning vid en differentiell koppling som innefattar två ingångstransistorer A, B antydda och omslutna av en inre 11 och en yttre 12 brusfördelningsanordning i enighet med den föreliggande uppfinningen, samt har en närbelägen bruskälla 5 omsluten av en standardskyddsring 6 på samma halvledarsubstrat, varvid skyddsringen 6 primärt jordas.
Hänvisningsnummer 1 avser en jordningskontakt (brussånka) hos uppställ- ningen. De streckade linjerna i Figur 5 representerar en ytpotential- fördelning, erhållen med ett simuleringsverktyg, LAYIN.
För utvärdering av effektiviteten hos olika brusfördelar-/skyddsrings- konfigurationer, illustrerade i Figur 5, på substrat med låg och hög resistivitet, utfördes en serie av datorsimuleringar som alstrade resultaten presenterade i Tabell I för ett substrat med låg resistivitet och i Tabell II för ett substrat med hög resistivitet.
En simulering av differentialpotentialen (volt) under det differentiella transistorparet A, B, illustrerade i Figur 5, visas i Tabell I nedan. Ett tillstånd för skyddsring 6 ingångskopplingens yttre brusfördelare 10 respektive inre brusfördelare 11 bruskällans samt den differentiella noteras i en första kolumn som j = jordad eller f = flytande: Iibålfl (j, j, j) 0.0112542 - 0,0115076 = ~256.4 -10'6 (j, f, f,) 0.0429572 - 0.0429398 = 17.4 -10'6 (j, j, f) 0.0160983 - 0.0167200 = -621.7 -10'6 (j, f, j) 0.0137810 - 0.0134933 = 287.7 -10'6 (f, f, f) 00951863 - 00951478 = 385-106 c I ø o u ., 5 15 20 25 30 518 231 6 Utan brusfördelarna i skissen: (J. 00426671 - 00426536 = 13.3 -106 (f, -, -) 0.0949900 - 0,0949606 = 29.4 -10-6 n w - « - n.
Med ett substrat med hög resistivitet sammanfattas simuleringsresultaten i Tabell II. Tillständen hos källans skyddsring samt den yttre respektive den inre brusfördelaren noteras som j = jordad och f = flytande: lêääli (j, j, j) 0.0009637 - 0,0006455 =136.2-10'° (i. f,f) 0.0175996 - 0.0175513=46.3-10* (j), f) 00016645 - 0.0015756 = 66.7 -10-6 (j, f, j) 0.0015779 - 00013609 = 2170-106 (f, f,f) 01791145 - 01766660 =476.5 -10-6 Utan brusfördelarna i skissen: (j, -, -) 0.0180894 - 0,0178011 = 288.3 -105 (f, -, -) 0.1854298 - 0,1825717 = 2858.1 -106 I Tabell I antas substratet vara ett standard CMOS-substrat med låg resistivítet med ungefärligen 10 mQcm (mohmcm) och ett epitaxiellt skikt ovanpå detta. Resultaten i Tabell I, där parenteserna visar statusen hos Figur 5, dvs. skyddsring 6 runt käll- samt brusfördelarna 10, 11 runt mottagaren. De är avskärmnings- respektive fördelningsstrukturen, avser antingen jordade, ej kopplade till någon potential (flytande) eller existerar ej (borttagna från skissen). De första två värdena i tabellen visar signal- amplituden vid mottagarens vänstra och högra transistor, A respektive B, i enlighet med Figur 5, och det sista värdet representerar den resulterande differentiella signalen. Det differentiella signalvärdet noteras med ett minus tecken om värdet i den högra kolumnen är större än värdet i den vänstra kolumnen. Det kan ses att när alla omnämnda strukturer är jordade, som skulle gjorts i en konventionell konstruktion, observeras de första två 10 15 20 25 30 o u I . oo nu 518 231 1 värdena vara lägst, men ej det uppnådda differentiella sígnalvärdet. Detta differentiella signalvärde är mer än två storleksordningar större än om man utelämnar brusfördelarna eller har dem flytande och endast jordar skyddsringen runt källan.
Situationen är annorlunda när man använder substratet med hög resistivitet i området 0.5 - 500 Qcm med samma uppställning som ovan, vilket illustreras i Tabell II. Även i detta fall med alla omnämnda strukturer jordade, som skulle gjorts i en konventionell konstruktion, är de första två värdena lägst, men det differentiella värdet är avsevärt högre. Den differentiella signalen är i detta fall tre gånger mindre om man har brusfördelarna flytande. Som även kan ses ger även utelämnande av brusfördelarna ett mycket högre differentiellt signalvärde än vid utnyttjande av brusfördelningsstrukturerna i enighet med den föreslagna uppfinningen.
Simuleringarna visar bästa effekt hos sådan uppställning på substrat med hög resistivitet, medan med ett substrat med låg resistivitet är det liten skillnad mellan användning av en jordad skyddsring vid bruskällan och flytande brusfördelare eller inga brusfördelare alls. Med ett substrat med låg resistivitet kan effekten från en jordad standardskyddsring i enlighet med teknikens ståndpunkt således anses vara tillräcklig, om använd runt bruskällan. Användningen av jordade skyddsringar runt bruskänsliga differentiella kretsar kommer emellertid allvarligt försämra deras prestanda.
Det är uppenbart i fallet med ett substrat med hög resistivitet att användningen av de flytande inre och yttre brusfördelarna i enlighet den föreliggande uppfinningen markant minskar det differentiellt inducerade bruset vid paret av integrerade ingångstransistorer. Endast en vanligen använd jordad skyddsring för avskärmning kan minimera signalen som induceras till varje individuell ingång, men den differentiellt inducerade signalen kommer fortfarande vara betydande. Brusfördelarna avskärmar ej som en skyddsring utan fördelar bruset på samma sätt till de integrerade ingångstransistorerna, vilket resulterar i att den inducerade signalen på varje individuell ingång fortfarande kan vara större, som klart ses i Tabell II, 518 251 men den differentiella signalen, vilken är den viktiga storheten, reduceras markant.
I fallet med ett substrat med låg resistivitet är användningen av flytande brusfördelare fortfarande överlägset jordning av både en skyddsring och brusfördelare, men resultatet, som redan nämnts, är mer eller mindre jämförbart med ett fall då inga sådana brusfördelare används i fallet med ett substrat med låg resistivitet.
Det kommer att uppenbart för fackmannen att brusfördelningsstrukturer i enlighet med uppfinningen kan konstrueras och Vara varieras i många utformningar utan att avvika från den föreliggande uppfinningens andemening och omfattning, som definieras av de bifogade patentkraven.

Claims (7)

l0 15 20 25 30 oo nu t n 518 231 Q PATENTKRAV
1. Förfarande för brusfördelning i substrat med hög resistivitet som innefattar differentiell eller balanserad integrerad koppling, kännetecknat av stegen: att göra brus från en befintlig bruskälla isotrop i förhållande till en differentiell eller balanserad integrerad kopplings grenar genom att skapa åtminstone en väg (10) med låg resistivitet belägen intill varje par av integrerade transistorer (A, B) eller grupp av transistorer som bildar den differentiella eller balanserade integrerade kopplingen, varvid vägen (10) med låg resistivitet är symmetrisk i förhållande till transistorer (A, B) eller grupp av transistorer som utgör den differentiella eller balanserade integrerade kopplingen, och därigenom bildar brusfördelare för jämn fördelning av föreliggande brus; att tillhandahålla brusfördelningsstrukturer som bildar en flytande substratkontakt (10) av samma dopningssort som ett substrat eller en källa, inom vilka den differentiella eller balanserade kopplingen är innefattad, varvid brusfördelningsstrukturerna (10, 11) ej har någon koppling till kretsens andra noder och ej behöver vara kontinuerlig så länge som ett set av vägar med låg resistivitet bibehålls belägna intill varje par av integrerade transistorer (A, B) eller grupp av transistorer som utgör den differentiella eller balanserade integrerade kopplingen.
2. Förfarande enligt patentkrav 1, kännetecknat av det ytterligare steget att bilda ett flytande metalliseringsskikt (12) ovanpå en flytande substratkontakt (10) för att ytterligare minska brusfördelningsstrukturens resistans.
3. Förfarande enligt patentkrav 2, kännetecknat av det ytterligare steget att optimera en utformning och position hos fördelarna genom datorsimuleringar av strukturerna hos brusfördelningsvägarna med låg resistivitet. 518 231 ll)
4. Förfarande enligt patentkrav 1, kännetecknat av det ytterligare steget att utforma brusfördelningsstrukturen som ett galler med trådar inuti den differentiella eller balanserade kopplingen.
5. Förfarande enligt patentkrav 1, kännetecknar av det ytterligare steget att utforma brusfördelningsstrukturen i en huvudform som åtminstone en kvadrat (10, 11) eller en cirkel av flytande vägar med låg resistivitet runt den differentiella eller balanserade kopplingen.
6. Förfarande enligt patentkrav 1, kännetecknat av det ytterligare steget att förbättra en common-mode-brustålighet hos den differentiella eller balanserade kretsen genom placering av en jordad skyddsring (6) runt vilka bruskällor (5) brussignalinduktion på de integrerade transistorerna (A, B) eller grupp av förväntade som helst för att ytterligare dämpa transistorer, vilka utgör den differentiella eller balanserade kopplingen.
7. Förfarande enligt patentkrav 1, kännetecknat av det ytterligare steget att bilda brusfördelningsstrukturer som innefattar en eller flera kombinationer ur en mängd av symmetriska geometriska former.
SE0001791A 2000-05-12 2000-05-12 Förfarande för brusfördelning i substrat med hög resistivitet som innefattar differentiell eller balanserad integrerad koppling SE518231C2 (sv)

Priority Applications (8)

Application Number Priority Date Filing Date Title
SE0001791A SE518231C2 (sv) 2000-05-12 2000-05-12 Förfarande för brusfördelning i substrat med hög resistivitet som innefattar differentiell eller balanserad integrerad koppling
TW089113666A TW480707B (en) 2000-05-12 2000-07-10 Method for substrate noise distribution
PCT/SE2001/000954 WO2001086706A1 (en) 2000-05-12 2001-05-04 Method for substrate noise distribution
EP01930366A EP1284012A1 (en) 2000-05-12 2001-05-04 Method for substrate noise distribution
JP2001582827A JP2003533045A (ja) 2000-05-12 2001-05-04 基板ノイズの分配方法
CNB018093892A CN1214448C (zh) 2000-05-12 2001-05-04 基底噪声分配方法
AU2001256898A AU2001256898A1 (en) 2000-05-12 2001-05-04 Method for substrate noise distribution
US09/852,785 US6514799B2 (en) 2000-05-12 2001-05-11 Method for substrate noise distribution

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE0001791A SE518231C2 (sv) 2000-05-12 2000-05-12 Förfarande för brusfördelning i substrat med hög resistivitet som innefattar differentiell eller balanserad integrerad koppling

Publications (3)

Publication Number Publication Date
SE0001791D0 SE0001791D0 (sv) 2000-05-12
SE0001791L SE0001791L (sv) 2001-11-13
SE518231C2 true SE518231C2 (sv) 2002-09-10

Family

ID=20279676

Family Applications (1)

Application Number Title Priority Date Filing Date
SE0001791A SE518231C2 (sv) 2000-05-12 2000-05-12 Förfarande för brusfördelning i substrat med hög resistivitet som innefattar differentiell eller balanserad integrerad koppling

Country Status (8)

Country Link
US (1) US6514799B2 (sv)
EP (1) EP1284012A1 (sv)
JP (1) JP2003533045A (sv)
CN (1) CN1214448C (sv)
AU (1) AU2001256898A1 (sv)
SE (1) SE518231C2 (sv)
TW (1) TW480707B (sv)
WO (1) WO2001086706A1 (sv)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2820547A1 (fr) * 2001-02-05 2002-08-09 St Microelectronics Sa Structure de protection contre des parasites
US7492018B2 (en) * 2004-09-17 2009-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Isolating substrate noise by forming semi-insulating regions
US7071530B1 (en) 2005-01-27 2006-07-04 International Business Machines Corporation Multiple layer structure for substrate noise isolation
US20070090385A1 (en) * 2005-10-21 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11309412B1 (en) * 2017-05-17 2022-04-19 Northrop Grumman Systems Corporation Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring
CN109884562B (zh) * 2019-03-29 2021-04-16 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 差分磁场检测模块及磁场探头
CN109884561B (zh) * 2019-03-29 2021-04-20 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 磁场检测模块及磁场探头
CN110095656B (zh) * 2019-05-27 2021-03-09 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 探测模块及探头

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682686B2 (ja) * 1987-03-20 1994-10-19 日本ビクター株式会社 電界効果トランジスタ
JP2953482B2 (ja) * 1992-01-17 1999-09-27 日本電気株式会社 Ｃｍｏｓ集積回路
US5756387A (en) * 1994-12-30 1998-05-26 Sgs-Thomson Microelectronics S.R.L. Method for forming zener diode with high time stability and low noise
US5973952A (en) * 1998-03-30 1999-10-26 Lsi Logic Corporation Embedded DRAM with noise protecting shielding conductor
FR2787636B1 (fr) * 1998-12-17 2001-03-16 St Microelectronics Sa Dispositif semi-conducteur avec substrat du type bicmos a decouplage de bruit
EP1334543A4 (en) * 2000-11-15 2008-10-29 X2Y Attenuators Llc DEVICE FOR PIPING ENERGY

Also Published As

Publication number Publication date
EP1284012A1 (en) 2003-02-19
SE0001791D0 (sv) 2000-05-12
SE0001791L (sv) 2001-11-13
JP2003533045A (ja) 2003-11-05
US6514799B2 (en) 2003-02-04
WO2001086706A1 (en) 2001-11-15
US20020025610A1 (en) 2002-02-28
CN1429403A (zh) 2003-07-09
CN1214448C (zh) 2005-08-10
TW480707B (en) 2002-03-21
AU2001256898A1 (en) 2001-11-20

Similar Documents

Publication Publication Date Title
US10770404B2 (en) Shielding for through-silicon-via noise coupling
US6424022B1 (en) Guard mesh for noise isolation in highly integrated circuits
TWI701798B (zh) 側向暫態電壓抑制器
US7812674B2 (en) Common centroid electrostatic discharge protection for integrated circuit devices
US7898056B1 (en) Seal ring for reducing noise coupling within a system-on-a-chip (SoC)
JP2009290197A (ja) 集積回路のシールリング構造
US9287125B2 (en) Multiple edge enabled patterning
US20190311156A1 (en) Circuit edit and obfuscation for trusted chip fabrication
SE518231C2 (sv) Förfarande för brusfördelning i substrat med hög resistivitet som innefattar differentiell eller balanserad integrerad koppling
SE470415B (sv) Kondensator med hög kapacitans i ett integrerat funktionsblock eller en integrerad krets, förfarande för framställning av kondensatorn och användning av kondensatorn som en integrerad avkopplingskondensator
JP2013500679A (ja) 静電放電からの向上した耐性
US8866229B1 (en) Semiconductor structure for an electrostatic discharge protection circuit
KR101342877B1 (ko) 집적 회로 칩에서 회로 블록들간의 노이즈 고립
CN113261098B (zh) 信号隔离装置和信号隔离方法
US9293452B1 (en) ESD transistor and a method to design the ESD transistor
WO2010030968A2 (en) Method and apparatus for enhancing the triggering of an electrostatic discharge protection device
Salah A TSV to TSV, A TSV to Metal interconnects, and A TSV to active device coupling capacitance: Analysis and recommendations
Jenkins Substrate coupling noise issues in silicon technology
JP6993416B2 (ja) 半導体デバイスのための基板ノイズアイソレーション構造
JPS628037B2 (sv)
CN104241247B (zh) 电源地网络及其布线方法
JPH03120743A (ja) 半導体装置
US20140159207A1 (en) ESD Protection Structure, Integrated Circuit and Semiconductor Device
Starke et al. Highly effective junction isolation structures for PICs based on standard CMOS process
CN1996593B (zh) 利用浮动和/或偏置多晶硅区域的静电保护系统和方法