JP6993416B2 - 半導体デバイスのための基板ノイズアイソレーション構造 - Google Patents
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- 半導体基板内に形成された第1の回路および第2の回路と、
前記半導体基板内に形成され、かつ前記第1の回路と前記第2の回路との間に配設された第1のガード構造であって、第1の軸に沿って配設されたn+およびp+拡散の第1の不連続対を含む、第1のガード構造と、
前記半導体基板内に形成され、かつ前記第1の回路と前記第2の回路との間に配設された第2のガード構造であって、前記第2のガード構造が、前記第1の軸に沿って配設されたn+およびp+拡散の第2の不連続対を含み、前記n+およびp+拡散の第1の不連続対間の空隙が前記第1の軸に垂直の第2の軸に沿って前記n+およびp+拡散の第2の不連続対間の空隙と整列しないように、前記n+およびp+拡散の第2の不連続対が、前記n+およびp+拡散の第1の不連続対に対して互い違いにされている、第2のガード構造と
を備える、半導体デバイス。 - 前記第1のガード構造が、前記第1の軸に垂直の前記第2の軸に沿って延在する第1の連続拡散を含み、前記第2のガード構造が、前記第2の軸に沿って延在する第2の連続拡散を含む、請求項1に記載の半導体デバイス。
- 前記第1のガード構造が、前記第1の回路の周りに形成された第1のガードリングであり、前記第1のガードリングが、前記n+およびp+拡散の第1の不連続対のそれぞれ第1および第2のセットによって形成された第1および第2の側面、ならびに前記第1の連続拡散のそれぞれ第1および第2の部分によって形成された第3および第4の側面を含む、請求項2に記載の半導体デバイス。
- 前記第2のガード構造が、前記第1のガードリングの周りに形成された第2のガードリングであり、前記第2のガードリングが、前記n+およびp+拡散の第2の不連続対のそれぞれ第1および第2のセットによって形成された第1および第2の側面、ならびに前記第2の連続拡散のそれぞれ第1および第2の部分によって形成された第3および第4の側面を含む、請求項3に記載の半導体デバイス。
- 前記n+およびp+拡散の第1の不連続対と前記n+およびp+拡散の第2の不連続対との間に高抵抗パスであるモートをさらに備える、請求項1から4のいずれか一項に記載の半導体デバイス。
- 前記半導体基板内に形成され、かつ前記n+およびp+拡散の第1の不連続対と前記n+およびp+拡散の第2の不連続対との間に配設された、ディープウェルをさらに備える、請求項1から5のいずれか一項に記載の半導体デバイス。
- 前記半導体基板が、p型基板を備え、前記第1および第2のガード構造が、前記p型基板内に形成されている、請求項1から6のいずれか一項に記載の半導体デバイス。
- ウェルが前記基板内に形成され、前記第1および第2のガード構造が、前記ウェル内に形成されている、請求項1から7のいずれか一項に記載の半導体デバイス。
- 前記n+およびp+拡散の第1の不連続対の各々について、前記n+拡散が、前記p+拡散に対して互い違いにされている、請求項1から8のいずれか一項に記載の半導体デバイス。
- 前記半導体基板内に形成され、かつ前記第1の回路と前記第2の回路との間に配設された第3のガード構造であって、前記第3のガード構造が、前記第1の軸に沿って配設されたn+およびp+拡散の第3の不連続対を含み、前記n+およびp+拡散の第3の不連続対が、前記n+およびp+拡散の第2の不連続対に対して互い違いにされている、第3のガード構造、をさらに備える、請求項1から9のいずれか一項に記載の半導体デバイス。
- 半導体デバイスを製造する方法であって、
半導体基板内に第1の回路および第2の回路を形成することと、
前記半導体基板内に前記第1の回路と前記第2の回路との間に第1のガード構造を形成することであって、前記第1のガード構造が、第1の軸に沿って配設されたn+およびp+拡散の第1の不連続対を含む、第1のガード構造を形成することと、
前記半導体基板内に前記第1の回路と前記第2の回路との間に第2のガード構造を形成することであって、前記第2のガード構造が、前記第1の軸に沿って配設されたn+およびp+拡散の第2の不連続対を含み、前記n+およびp+拡散の第1の不連続対間の空隙が前記第1の軸に垂直の第2の軸に沿って前記n+およびp+拡散の第2の不連続対間の空隙と整列しないように、前記n+およびp+拡散の第2の不連続対が、前記n+およびp+拡散の第1の不連続対に対して互い違いにされている、第2のガード構造を形成することと
を含む、方法。 - 前記第1のガード構造が、前記第1の軸に垂直の前記第2の軸に沿って延在する第1の連続拡散を含み、前記第2のガード構造が、前記第2の軸に沿って延在する第2の連続拡散を含み、
前記第1のガード構造が、前記第1の回路の周りに形成された第1のガードリングであり、前記第1のガードリングが、前記n+およびp+拡散の第1の不連続対のそれぞれ第1および第2のセットによって形成された第1および第2の側面、ならびに前記第1の連続拡散のそれぞれ第1および第2の部分によって形成された第3および第4の側面を含み、
前記第2のガード構造が、前記第1のガードリングの周りに形成された第2のガードリングであり、前記第2のガードリングが、前記n+およびp+拡散の第2の不連続対のそれぞれ第1および第2のセットによって形成された第1および第2の側面、ならびに前記第2の連続拡散のそれぞれ第1および第2の部分によって形成された第3および第4の側面を含む、請求項11に記載の方法。 - 前記n+およびp+拡散の第1の不連続対と前記n+およびp+拡散の第2の不連続対との間に高抵抗パスであるモートを形成することをさらに含む、請求項11または12に記載の方法。
- 前記半導体基板内の、かつ前記n+およびp+拡散の第1の不連続対と前記n+およびp+拡散の第2の不連続対との間に配設された、ディープウェルを形成することをさらに含む、請求項11から13のいずれか一項に記載の方法。
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