JP6993416B2 - 半導体デバイスのための基板ノイズアイソレーション構造 - Google Patents

半導体デバイスのための基板ノイズアイソレーション構造 Download PDF

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Description

本開示の例は、概して、電子回路、および具体的には、半導体デバイスのための基板ノイズアイソレーション構造に関する。
シリコン集積回路（ＩＣ）は、基板が良好な絶縁体ではないことから、基板結合に悩まされる。半導体基板を通じて回路間で電気信号を結合することは、ノイズ干渉を引き起こし、回路の通常の機能に影響を及ぼし得る。したがって、バルク技術およびフィン電界効果トランジスタ（ＦｉｎＦＥＴ）技術の両方においてシリコン基板を有するＩＣの通常の機能および性能を確実にするためには、望ましくない基板ノイズを低減することが重要である。
基板結合を低減するために、様々な技法がＩＣにおいて用いられている。１つの技法は、基板内に高抵抗パスを追加することである。別の技法は、高感度回路の周りにガードリングを追加することである。バルク相補型金属酸化膜半導体（ＣＭＯＳ）技術では、ガードリングは連続的であり、それにより回路間の良好な分離を形成する。しかしながら、ＦｉｎＦＥＴ技術では、ガードリングは、垂直方向においてはもはや連続的ではなく、酸化物定義（ＯＤ）幅が、各ＦｉｎＦＥＴ技術における最大Ｆｉｎ数によって制限される。この場合、基板ノイズがガードリング内の空隙を通って漏れ出し、望ましくないノイズおよび干渉を引き起こし得る。本発明者らは、不連続のガードリングの場合には基板ノイズが３０ｄＢ高くなることを見出した。技術の進歩につれて、回路間の距離がより小さくなるため、基板結合はより深刻になる。
半導体デバイスのための基板ノイズアイソレーション構造を提供するための技術。例において、半導体デバイスは、半導体基板内に形成された第１の回路および第２の回路を含む。半導体デバイスは、半導体基板内に形成され、かつ第１の回路と第２の回路との間に配設される第１のガード構造をさらに含み、第１のガード構造は、第１の軸に沿って配設されるｎ＋およびｐ＋拡散の第１の不連続対を含む。半導体デバイスは、半導体基板内に形成され、かつ第１の回路と第２の回路との間に配設される第２のガード構造をさらに含み、第２のガード構造は、第１の軸に沿って配設されるｎ＋およびｐ＋拡散の第２の不連続対を含み、ｎ＋およびｐ＋拡散の第２の不連続対は、ｎ＋およびｐ＋拡散の第１の不連続対に対して互い違いにされている。
任意選択的に、第１のガード構造は、第１の軸に垂直の第２の軸に沿って延在する第１の連続拡散を含み得、第２のガード構造は、第２の軸に沿って延在する第２の連続拡散を含み得る。
任意選択的に、第１のガード構造は、第１の回路の周りに形成された第１のガードリングであり得る。第１のガードリングは、第１の不連続のｎ＋およびｐ＋拡散のそれぞれ第１および第２のセットによって形成された第１および第２の側面、ならびに第１の連続拡散のそれぞれ第１および第２の部分によって形成された第２および第３の側面を含み得る。
任意選択的に、第２のガード構造は、第１のガードリングの周りに形成された第２のガードリングであり得る。第２のガードリングは、第２の不連続のｎ＋およびｐ＋拡散のそれぞれ第１および第２のセットによって形成された第１および第２の側面、ならびに第２の連続拡散のそれぞれ第１および第２の部分によって形成された第２および第３の側面を含み得る。
任意選択的に、半導体デバイスは、ｎ＋およびｐ＋拡散の第１の不連続対とｎ＋およびｐ＋拡散の第２の不連続対との間にモートをさらに含み得る。
任意選択的に、半導体デバイスは、半導体基板内に形成され、かつｎ＋およびｐ＋拡散の第１の不連続対とｎ＋およびｐ＋拡散の第２の不連続対との間に配設されるディープウェルをさらに含み得る。
任意選択的に、半導体基板は、ｐ型基板を含み得、第１のおよび第２のガード構造は、ｐ型基板内に形成され得る。
任意選択的に、ウェルが基板内に形成され得、第１および第２のガード構造は、ウェル内に形成され得る。
任意選択的に、ｎ＋およびｐ＋拡散の第１の不連続対は、第１の空隙を含み得、ｎ＋およびｐ＋拡散の第２の不連続対は、第２の空隙を含み得る。第１の空隙は、第１の軸に垂直の第２の軸に沿って整列されなくてもよい。
任意選択的に、ｎ＋およびｐ＋拡散の第１の不連続対の各々について、ｎ＋拡散は、ｐ＋拡散に対して互い違いにされ得る。
任意選択的に、半導体デバイスは、半導体基板内に形成され、かつ第１の回路と第２の回路との間に配設される第３のガード構造をさらに含み得る。第３のガード構造は、第１の軸に沿ってｎ＋およびｐ＋拡散の第３の不連続対を含み得る。ｎ＋およびｐ＋拡散の第３の不連続対は、ｎ＋およびｐ＋拡散の第２の不連続対に対して互い違いにされ得る。
別の例において、半導体デバイスを製造する方法は、半導体基板内に第１の回路および第２の回路を形成することと、半導体基板内に第１の回路と第２の回路との間に第１のガード構造を形成することであって、第１のガード構造が、第１の軸に沿って配設されるｎ＋およびｐ＋拡散の第１の不連続対を含む、第１のガード構造を形成することと、半導体基板内に第１の回路と第２の回路との間に第２のガード構造を形成することであって、第２のガード構造が、第１の軸に沿って配設されるｎ＋およびｐ＋拡散の第２の不連続対を含み、ｎ＋およびｐ＋拡散の第２の不連続対が、ｎ＋およびｐ＋拡散の第１の不連続対に対して互い違いにされている、第２のガード構造を形成することと、を含む。
任意選択的に、第１のガード構造は、第１の軸に垂直の第２の軸に沿って延在する第１の連続拡散を含み得、第２のガード構造は、第２の軸に沿って延在する第２の連続拡散を含み得る。
任意選択的に、第１のガード構造は、第１の回路の周りに形成された第１のガードリングであり得る。第１のガードリングは、第１の不連続のｎ＋およびｐ＋拡散のそれぞれ第１および第２のセットによって形成された第１および第２の側面、ならびに第１の連続拡散のそれぞれ第１および第２の部分によって形成された第２および第３の側面を含み得る。
任意選択的に、第２のガード構造は、第１のガードリングの周りに形成された第２のガードリングであり得る。第２のガードリングは、第２の不連続のｎ＋およびｐ＋拡散のそれぞれ第１および第２のセットによって形成された第１および第２の側面、ならびに第２の連続拡散のそれぞれ第１および第２の部分によって形成された第２および第３の側面を含み得る。
任意選択的に、本方法は、ｎ＋およびｐ＋拡散の第１の不連続対とｎ＋およびｐ＋拡散の第２の不連続対との間にモートを形成することをさらに含み得る。
任意選択的に、本方法は、ｎ＋およびｐ＋拡散の第１の不連続対とｎ＋およびｐ＋拡散の第２の不連続対との間に配設される半導体基板内にディープウェルを形成することをさらに含み得る。
任意選択的に、半導体基板は、ｐ型基板を含み得、第１のおよび第２のガード構造は、ｐ型基板内に形成され得る。
任意選択的に、ウェルが基板内に形成され得、第１および第２のガード構造は、ウェル内に形成され得る。
任意選択的に、ｎ＋およびｐ＋拡散の第１の不連続対は、第１の空隙を含み得、ｎ＋およびｐ＋拡散の第２の不連続対は、第２の空隙を含み得る。第１の空隙は、第１の軸に垂直の第２の軸に沿って整列されなくてもよい。
これらおよび他の態様は、以下の詳細な説明を参照して理解され得る。
そのため、上に列挙された特徴が詳細に理解され得る様式、上では簡単に要約されている説明のより具体的なものが、例となる実装形態を参照することによって得られるものとし、これら実装形態の一部が添付の図面において例証される。しかしながら、添付の図面は典型的な例となる実装形態を例証するにすぎず、したがって、その範囲を制限するものと見なされるべきではないことに留意されたい。
例に従う半導体デバイスの平面図である。 例に従うガード構造の拡散領域を描写する平面図である。 例に従うガード構造の拡散領域を描写する平面図である。 例に従う基板ノイズアイソレーション構造を描写する平面図である。 別の例に従う基板ノイズアイソレーション構造を描写する平面図である。 別の例に従う基板ノイズアイソレーション構造を描写する平面図である。 線４－４に沿った図３Ａの基板ノイズアイソレーション構造の断面を示す図である。 別の例に従う半導体デバイスの平面図である。 別の例に従う基板ノイズアイソレーション構造の平面図である。 例に従う半導体デバイスを製造する方法を描写するフロー図である。
理解を促進するために、可能な場合には、図に共通している同一の要素を指定するために同一の参照番号が使用されている。１つの例の要素は、別の例に有利に組み込まれ得ることが企図される。
様々な特徴は、図を参照して以後説明される。図は、縮尺通りに描かれる場合とそうでない場合とがあり、同様の構造または機能の要素は、図全体を通して同様の参照番号によって表されることに留意されたい。図は、特徴の説明を促進することを目的とするだけであるということに留意されたい。それらは、特許請求される発明の包括的な説明として、または特許請求される発明の範囲に対する制限として意図されるものではない。加えて、例証される例は、示されるすべての態様および利点を有する必要はない。特定の例と併せて説明される態様または利点は、必ずしもその例に限定されず、そのように例証されていない場合でも、または明示的に説明されていない場合でも、任意の他の例において実践され得る。
半導体デバイスのための基板ノイズアイソレーション構造のための技術が提供される。開示される技術は、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）を含む集積回路（ＩＣ）内の回路によって誘起される基板ノイズを大いに低減する。例において、シフトされたパターンを有するＮ＋／Ｐ＋型の複数の酸化物定義（ＯＤ）ガードリングが、基板ノイズアイソレーション機構を実装するために使用される。アイソレーション機構は、基板ノイズ結合を抑えるために、回路ブロック間に壁として置かれ得るか、または回路ブロックを囲み得る。これらおよびさらなる態様は、図面に関して以下に説明される。
図１は、例に従う半導体デバイス１００の平面図である。半導体デバイス１００は、半導体基板１０１（例えば、シリコン）、ノイズ源回路１０２、ノイズ受信回路１０４、および基板ノイズアイソレーション構造１０５を含む。ノイズ源回路１０２およびノイズ受信回路１０４は各々、複数のトランジスタを含む。例において、ノイズ源回路１０２およびノイズ受信回路１０４の少なくとも一方が、ＦｉｎＦＥＴを含む。回路１０２、１０４を形成するためにトランジスタを相互接続する金属層は、明白性のために図１からは省かれている。
基板ノイズアイソレーション構造１０５は、ノイズ源回路１０２とノイズ受信回路１０４との間に配設される。本例において、基板ノイズアイソレーション構造１０５は、回路１０２、１０４間に壁を形成する。他の例において（以下に説明される）、基板ノイズアイソレーション構造１０５は、回路１０２、１０４の一方を囲む１つまたは複数のリングとして実装され得る。基板ノイズアイソレーション構造１０５は、回路１０２、１０４間の基板結合を低減するように構成される。例えば、図１に示されるように、ノイズ源回路１０２は、半導体デバイス１００上の基板ノイズの源であり、ノイズ受信回路１０４は、半導体デバイス１００上の基板ノイズに対して感受性がある。基板ノイズアイソレーション構造１０５は、ノイズ源回路１０２によって生成されるノイズ受信回路１０４における基板ノイズを低減する。
基板ノイズアイソレーション構造１０５は、複数のガード構造１０６を含む。例において、ガード構造１０６－１および１０６－２は、半導体基板１０１内に形成される。各ガード構造１０６は、半導体基板１０１のＸ－Ｙ平面のＹ軸に沿って延在する個別の拡散領域の縦列を備える。示されるように、ガード構造１０６の拡散領域は、Ｙ軸に沿って不連続である。例えば、ＦｉｎＦＥＴ技術の場合、酸化物定義（ＯＤ）幅は、各ＦｉｎＦＥＴ技術における最大Ｆｉｎ数によって制限される。したがって、ＯＤ幅の軸（例えば、Ｙ軸）に沿って連続拡散領域を形成することは不可能である。
図１に示されるように、ガード構造１０６－１は、空隙１１２－１によって分離される拡散領域１０８－１を含む。ガード構造１０６－２は、空隙１１２－２によって分離される拡散領域１０８－２を含む。ガード構造１０６－１および１０６－２は、Ｙ軸に沿って互いに平行であり、互いに対して互い違いにされる。すなわち、空隙１１２－１は、空隙１１２－２と整列されない。別の言い方をすると、ガード構造１０６－２の拡散領域１０８－２が、Ｘ軸に沿ってガード構造１０６－１の拡散領域１０８－１間の空隙１１２－１をブロックする。したがって、回路１０２、１０４間で基板ノイズアイソレーション構造１０５を通ってＸ軸に平行なパスは存在しない。この様式では、互い違いのガード構造が、回路１０２、１０４間の基板結合を低減する。２つの互い違いのガード構造１０６－１および１０６－２が示されるが、複数のガード構造１０６が、半導体基板１０１内に回路１０２、１０４間に形成され、互いに対して互い違いにされ得る。
図２Ａは、例に従うガード構造１０６－１の拡散領域１０８－１を描写する平面図である。ガード構造１０６の任意の拡散領域１０８は、図２Ａに示されるものと同様に構成される。図２Ａに示されるように、拡散領域１０８－１は、ｎ＋拡散２０２およびｐ＋拡散２０４を含む。ｎ＋拡散２０２およびｐ＋拡散２０４は、拡散領域のｎ＋／ｐ＋対と称される。ｎ＋拡散２０２は、ホール濃度より大きい電子濃度、および不等式Ｎａ３＞＞１を満足するドナー不純物濃度Ｎを有する半導体基板１０１の高濃度領域を備え、式中、ａは不純物準位のボーア半径である。ｐ＋拡散２０４は、電子濃度より大きいホール濃度、および不等式Ｎａ３＞＞１を満足するドナー不純物濃度Ｎを有する半導体基板１０１の高濃度領域を備える。Ｎ＋拡散およびｐ＋拡散の両方を含むことにより、ガード構造１０６は、回路１０２、１０４間の電子およびホール結合を低減する。
図２Ｂは、別の例に従うガード構造１０６－１の拡散領域１０８－１を描写する平面図である。ガード構造１０６の任意の拡散領域１０８は、図２Ｂに示されるものと同様に構成される。図２Ｂに示されるように、ｎ＋拡散２０２およびｐ＋拡散２０４は、図２Ａに示されるように実質的に整列されるのではなく、互いに対して互い違いにされる。したがって、ｐ＋拡散領域は、ｎ＋拡散領域間の空隙をブロックすることができ、その逆も然りである。
図３Ａは、例に従う基板ノイズアイソレーション構造１０５を描写する平面図である。図３Ａの例において、基板ノイズアイソレーション構造１０５は、２つのガード構造１０６－１および１０６－２を含む。各ガード構造１０６は、Ｙ軸に沿ってｎ＋およびｐ＋拡散領域の不連続対１０８を備える。Ｘ軸に平行の基板ノイズアイソレーション構造１０５を通るノイズパスがないように、ガード構造１０６－１のｎ＋／ｐ＋対１０８－１は、ガード構造１０６－２のｎ＋／ｐ＋対１０８－２と互い違いにされる。すなわち、ガード構造１０６－１のｎ＋／ｐ＋対１０８－１間の空隙は、ガード構造１０６－２のｎ＋／ｐ＋対１０８－２間の空隙と整列されない。
図３Ｂは、別の例に従う基板ノイズアイソレーション構造１０５を描写する平面図である。図３Ｂの例において、基板ノイズアイソレーション構造１０５は、３つのガード構造１０６－１、１０６－２、および１０６－３を含む。各ガード構造１０６は、Ｙ軸に沿ってｎ＋およびｐ＋拡散領域の不連続対１０８を備える。ガード構造１０６－１のｎ＋／ｐ＋対１０８－１は、ガード構造１０６－２のｎ＋／ｐ＋対１０８－２に対して互い違いにされる。同様に、ガード構造１０６－２のｎ＋／ｐ＋対１０８－２は、ガード構造１０６－３のｎ＋／ｐ＋対１０８－３に対して互い違いにされる。当業者は、図３Ａおよび図３Ｂより、基板ノイズアイソレーション構造１０５を形成するために、１つより多い任意の数のガード構造が用いられて、互い違い方式で配設され得ることを理解するものとする。
図３Ｃは、さらに別の例に従う基板ノイズアイソレーション構造１０５を描写する平面図である。図３Ｃの例において、基板ノイズアイソレーション構造１０５は、２つのガード構造１０６－１および１０６－２を含む。各ガード構造１０６は、Ｙ軸に沿ってｎ＋およびｐ＋拡散領域の対を備える。ｎ＋およびｐ＋拡散領域は、各ガード構造１０６内で互いに対して互い違いにされる。さらに、ガード構造１０６－１のｎ＋／ｐ＋対は、ガード構造１０６－２のｎ＋／ｐ＋対に対して互い違いにされる。したがって、ガード構造１０６－２内のｐ＋拡散が、ガード構造１０６－１内のｐ＋拡散の空隙をブロックする。ガード構造１０６－２のｎ＋拡散が、ガード構造１０６－１のｎ＋拡散の空隙をブロックする。ガード構造１０６内で、ｎ＋およびｐ＋拡散は、図３Ａ～Ｂの例に示されるように互いと整列されるのではなく、互いからオフセットされる。このパターンは、任意の数のガード構造１０６について繰り返され得る。
図４は、図３Ａに示される線４－４に沿った基板ノイズアイソレーション構造１０５の断面である。図４Ａに示されるように、ｎ＋およびｐ＋拡散領域２０２、２０４は、従来技法を使用して半導体基板１０１内に形成される。ｎ＋／ｐ＋対１０８－１のｎ＋およびｐ＋拡散領域２０２、２０４は、シャロートレンチアイソレーション（ＳＴＩ）４０２によって分離される。ｎ＋／ｐ＋対１０８－２の拡散領域もまた、ＳＴＩ４０２によって分離される。ｎ＋／ｐ＋対１０８－１、１０８－２はまた、ＳＴＩ４０２によって分離される。例において、ｐ＋拡散領域２０４は、ｐ型シリコン基板であり得る半導体基板１０１内に直接形成される。ｎ＋拡散領域２０２は、半導体基板１０１内に形成されるｎ－ウェル４０４内に形成される。他の例において、半導体基板１０１は、ｎ型基板であり得、ｎ＋拡散領域２０２は、基板内に直接形成され得、ｐ＋拡散領域２０４は、ｐ－ウェル内に形成され得る。
図５は、別の例に従う半導体デバイス１００の平面図である。図５では、明白性の目的のためにノイズ受信回路１０４のみが示される。本例において、基板ノイズアイソレーション構造１０５は、複数のガードリング５０６を備える。ガードリング５０６は、ノイズ受信回路１０４を囲む。例では、ガードリング５０６－１およびガードリング５０６－２が示される。ガードリング５０６－１は、ノイズ受信回路１０４を囲む。ガードリング５０６－２は、ノイズ受信回路１０４およびガードリング５０６－１を囲む。各ガードリング５０６は、Ｙ軸に平行の側面およびＸ軸に平行の側面を含む。Ｘ軸に平行の側面は、連続拡散領域によって形成される。例えば、ガードリング５０６－２は、Ｘ軸に平行の側面を形成する連続したｎ＋拡散領域５０２および連続したｐ＋拡散領域５０４を含む。Ｙ軸に平行の側面は、上の例で説明されるような不連続のｎ＋／ｐ＋対を使用して形成される。例えば、ガードリング５０６－２は、不連続のｎ＋／ｐ＋対１０８－２を含み、ガードリング５０６－１は、不連続のｎ＋／ｐ＋対１０８－１を含む。Ｙ軸に沿って、１つのガードリングの不連続のｎ＋／ｐ＋対は、隣接するガードリングの不連続のｎ＋／ｐ＋対と互い違いにされる。したがって、ｎ＋／ｐ＋対１０８－１は、ガードリング５０６－１および５０６－２それぞれのｎ＋／ｐ＋対１０８－２に対して互い違いにされる。２つのガードリング５０６－１および５０６－２が図５では示されるが、基板ノイズアイソレーション構造１０５は、ノイズ受信回路１０４を囲む任意の数のガードリング５０６を含むことができる。ガードリング５０６は、ノイズ受信回路１０４を囲んで示されるが、別の例では、ガードリング５０６は、ノイズ源回路１０２を囲む。
図５の構造では、各対におけるｎ＋／ｐ＋拡散は、図２Ａ、図３Ａ、および図３Ｂに示されるように、実質的に整列される。別の例において、各ガード構造のｎ＋／ｐ＋拡散は、ガード構造自体の互い違いと同様に互い違いにされ得る（図２Ｂ、３Ｃに示されるように）。
図６は、別の例に従う基板ノイズアイソレーション構造１０５の平面図である。図６に示されるように、基板ノイズアイソレーション構造１０５は、２つのガード構造１０６－１および１０６－２を含む。各ガード構造１０６は、Ｙ軸に沿ってｎ＋およびｐ＋拡散領域の不連続対１０８を備える。ガード構造１０６－１のｎ＋／ｐ＋対１０８－１は、ガード構造１０６－２のｎ＋／ｐ＋対１０８－２に対して互い違いにされる。ガード構造１０６－１およびガード構造１０６－２は、別のガード構造６０２によって分離される。例において、ガード構造６０２は、半導体基板１０１を通る高抵抗パスであり得るモート（moat）である。別の例において、ガード構造６０２は、半導体基板１０１内に形成されるディープｎ－ウェル（ＤＮＷ）などのディープウェルである。別の例において、ガード構造６０２は、モートおよびＤＮＷの組み合わせであり得る。図６の例は、上に説明された例のいずれかにおいて用いられ得る。例えば、図５のガードリング５０６は、モート、ＤＮＷ、または同様のものであり得るガード構造６０２によって分離され得る。
図６の構造では、各対におけるｎ＋／ｐ＋拡散は、図２Ａ、図３Ａ、および図３Ｂに示されるように、実質的に整列される。別の例において、各ガード構造のｎ＋／ｐ＋拡散は、ガード構造自体の互い違いと同様に互い違いにされ得る（図２Ｂ、３Ｃに示されるように）。
図７は、例に従う半導体デバイスを製造する方法７００を描写するフロー図である。方法７００は、第１および第２の回路が半導体基板内に形成されるステップ７０２で開始する。例において、第１の回路、第２の回路、またはその両方は、ＦｉｎＦＥＴを含む。ステップ７０４において、第１のガード構造は、半導体基板内に第１の回路と第２の回路との間に形成される。第１のガード構造は、第１の軸に沿って配設されるｎ＋およびｐ＋拡散の第１の不連続対を含む。ステップ７０６において、第２のガード構造は、半導体基板内に第１の回路と第２の回路との間に形成される。第２のガード構造は、第１の軸に沿って配設され、かつｎ＋およびｐ＋拡散の第１の対に対して互い違いにされるｎ＋およびｐ＋拡散の第２の不連続対を含む。例において、第１および第２のガード構造は、第１の回路と第２の回路との間に配設される壁である。別の例において、第１および第２のガード構造は、第１の回路または第２の回路の一方を囲むガードリングの側面である。ステップ７０８において、モートおよび／またはディープウェルが、図６において上に説明されるように、基板内にガード構造間に形成され得る。
半導体デバイスのための基板ノイズアイソレーション構造のための技術が説明されている。一般に、２つの回路間の基板ノイズアイソレーション構造は、ｎ＋およびｐ＋拡散の不連続対を有する少なくとも２つのガード構造を含む。２つのガード構造間において、ｎ＋およびｐ＋拡散の不連続対は、それらの間の空隙が整列されないように互い違いにされる。ガード構造は、回路間の壁、または回路の一方を囲むガードリングの側面であり得る。説明される技法は、特に基板の少なくとも１つの次元に沿って連続拡散領域を形成することができない技術において、改善された基板ノイズアイソレーションを提供する。例えば、ＦｉｎＦＥＴ技術において、ＯＤの幅は、本技術の最大Ｆｉｎ数によって制限され、それが、１つの軸に沿った連続拡散領域の形成を防ぐ。
上に説明される例は、異なる変形形態が可能である。上の例において、別個のｎ＋／ｐ＋対内のｎ＋およびｐ＋拡散のＸ軸に沿った長さは、実質的に同じである。他の例において、所与のｎ＋／ｐ＋拡散対について、ｎ＋拡散のＸ軸に沿った長さは、ｐ＋拡散のＸ軸に沿った長さとは異なり得る。上に説明される例において、別個のｎ＋／ｐ＋対内のｎ＋およびｐ＋拡散のＹ軸に沿った幅は、実質的に同じである（例えば、最大ＯＤ幅によって決定されるような最大幅）。他の例において、１つのｎ＋／ｐ＋対の幅は、同じガード構造において、または異なるガード構造にわたって、別のｎ＋／ｐ＋対の幅とは異なり得る。一般に、ｎ＋／ｐ＋対の幅は、少なくとも、隣接するガード構造のｎ＋／ｐ＋対間の空隙ほどの広さである。
前述は特定の例を対象にするが、他の例およびさらなる例が、その基本的範囲から逸脱することなく考案され得、その範囲は以下に続く特許請求の範囲によって決定される。

Claims (14)

  1. 半導体基板内に形成された第１の回路および第２の回路と、
    前記半導体基板内に形成され、かつ前記第１の回路と前記第２の回路との間に配設された第１のガード構造であって、第１の軸に沿って配設されたｎ＋およびｐ＋拡散の第１の不連続対を含む、第１のガード構造と、
    前記半導体基板内に形成され、かつ前記第１の回路と前記第２の回路との間に配設された第２のガード構造であって、前記第２のガード構造が、前記第１の軸に沿って配設されたｎ＋およびｐ＋拡散の第２の不連続対を含み、前記ｎ＋およびｐ＋拡散の第１の不連続対間の空隙が前記第１の軸に垂直の第２の軸に沿って前記ｎ＋およびｐ＋拡散の第２の不連続対間の空隙と整列しないように、前記ｎ＋およびｐ＋拡散の第２の不連続対が、前記ｎ＋およびｐ＋拡散の第１の不連続対に対して互い違いにされている、第２のガード構造と
    を備える、半導体デバイス。
  2. 前記第１のガード構造が、前記第１の軸に垂直の前記第２の軸に沿って延在する第１の連続拡散を含み、前記第２のガード構造が、前記第２の軸に沿って延在する第２の連続拡散を含む、請求項１に記載の半導体デバイス。
  3. 前記第１のガード構造が、前記第１の回路の周りに形成された第１のガードリングであり、前記第１のガードリングが、前記ｎ＋およびｐ＋拡散の第１の不連続対のそれぞれ第１および第２のセットによって形成された第１および第２の側面、ならびに前記第１の連続拡散のそれぞれ第１および第２の部分によって形成された第３および第４の側面を含む、請求項２に記載の半導体デバイス。
  4. 前記第２のガード構造が、前記第１のガードリングの周りに形成された第２のガードリングであり、前記第２のガードリングが、前記ｎ＋およびｐ＋拡散の第２の不連続対のそれぞれ第１および第２のセットによって形成された第１および第２の側面、ならびに前記第２の連続拡散のそれぞれ第１および第２の部分によって形成された第３および第４の側面を含む、請求項３に記載の半導体デバイス。
  5. 前記ｎ＋およびｐ＋拡散の第１の不連続対と前記ｎ＋およびｐ＋拡散の第２の不連続対との間に高抵抗パスであるモートをさらに備える、請求項１から４のいずれか一項に記載の半導体デバイス。
  6. 前記半導体基板内に形成され、かつ前記ｎ＋およびｐ＋拡散の第１の不連続対と前記ｎ＋およびｐ＋拡散の第２の不連続対との間に配設された、ディープウェルをさらに備える、請求項１から５のいずれか一項に記載の半導体デバイス。
  7. 前記半導体基板が、ｐ型基板を備え、前記第１および第２のガード構造が、前記ｐ型基板内に形成されている、請求項１から６のいずれか一項に記載の半導体デバイス。
  8. ウェルが前記基板内に形成され、前記第１および第２のガード構造が、前記ウェル内に形成されている、請求項１から７のいずれか一項に記載の半導体デバイス。
  9. 前記ｎ＋およびｐ＋拡散の第１の不連続対の各々について、前記ｎ＋拡散が、前記ｐ＋拡散に対して互い違いにされている、請求項１から８のいずれか一項に記載の半導体デバイス。
  10. 前記半導体基板内に形成され、かつ前記第１の回路と前記第２の回路との間に配設された第３のガード構造であって、前記第３のガード構造が、前記第１の軸に沿って配設されたｎ＋およびｐ＋拡散の第３の不連続対を含み、前記ｎ＋およびｐ＋拡散の第３の不連続対が、前記ｎ＋およびｐ＋拡散の第２の不連続対に対して互い違いにされている、第３のガード構造、をさらに備える、請求項１から９のいずれか一項に記載の半導体デバイス。
  11. 半導体デバイスを製造する方法であって、
    半導体基板内に第１の回路および第２の回路を形成することと、
    前記半導体基板内に前記第１の回路と前記第２の回路との間に第１のガード構造を形成することであって、前記第１のガード構造が、第１の軸に沿って配設されたｎ＋およびｐ＋拡散の第１の不連続対を含む、第１のガード構造を形成することと、
    前記半導体基板内に前記第１の回路と前記第２の回路との間に第２のガード構造を形成することであって、前記第２のガード構造が、前記第１の軸に沿って配設されたｎ＋およびｐ＋拡散の第２の不連続対を含み、前記ｎ＋およびｐ＋拡散の第１の不連続対間の空隙が前記第１の軸に垂直の第２の軸に沿って前記ｎ＋およびｐ＋拡散の第２の不連続対間の空隙と整列しないように、前記ｎ＋およびｐ＋拡散の第２の不連続対が、前記ｎ＋およびｐ＋拡散の第１の不連続対に対して互い違いにされている、第２のガード構造を形成することと
    を含む、方法。
  12. 前記第１のガード構造が、前記第１の軸に垂直の前記第２の軸に沿って延在する第１の連続拡散を含み、前記第２のガード構造が、前記第２の軸に沿って延在する第２の連続拡散を含み、
    前記第１のガード構造が、前記第１の回路の周りに形成された第１のガードリングであり、前記第１のガードリングが、前記ｎ＋およびｐ＋拡散の第１の不連続対のそれぞれ第１および第２のセットによって形成された第１および第２の側面、ならびに前記第１の連続拡散のそれぞれ第１および第２の部分によって形成された第３および第４の側面を含み、
    前記第２のガード構造が、前記第１のガードリングの周りに形成された第２のガードリングであり、前記第２のガードリングが、前記ｎ＋およびｐ＋拡散の第２の不連続対のそれぞれ第１および第２のセットによって形成された第１および第２の側面、ならびに前記第２の連続拡散のそれぞれ第１および第２の部分によって形成された第３および第４の側面を含む、請求項１１に記載の方法。
  13. 前記ｎ＋およびｐ＋拡散の第１の不連続対と前記ｎ＋およびｐ＋拡散の第２の不連続対との間に高抵抗パスであるモートを形成することをさらに含む、請求項１１または１２に記載の方法。
  14. 前記半導体基板内の、かつ前記ｎ＋およびｐ＋拡散の第１の不連続対と前記ｎ＋およびｐ＋拡散の第２の不連続対との間に配設された、ディープウェルを形成することをさらに含む、請求項１１から１３のいずれか一項に記載の方法。
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