JP3779698B2 - ディスクリートデバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディスクリートデバイスに関し、特に、バイポーラトランジスタまたはＭＯＳＦＥＴで構成されたトランジスタを含むディスクリートデバイスに関する。
【０００２】
【従来の技術】
近年、外形寸法を半導体チップサイズの寸法まで縮小することができる、チップサイズパッケージ（以降、ＣＳＰと略記する）が注目されている。このＣＳＰでは、搭載する半導体チップの全ての電極を同一面に形成することが重要な要素の一つとなっている。
【０００３】
周知のディスクリートデバイスにおいては、従来技術であるバイポーラトランジスタ４００のコレクタ電極１５（図５に記載）、または、ＭＯＳＦＥＴ５００のドレイン電極２５（図６に記載）は、半導体チップ裏面に形成される。したがって、周知のディスクリートデバイスでは、リードフレームや基板等にダイボンディングして、かつチップ表面に形成された電極と金線などでワイヤーボンディングして同一面に電極が形成されたプラスチックモールドパッケージ等にするという手法が採用されている。
【０００４】
しかしながら、この手法では、パッケージ厚がチップ厚に加えてリードフレーム厚や基板厚、プラスチックモールド厚が加算される構造となっているため、チップ厚より厚いパッケージ厚となる。このため、このような構造におけるディスクリートデバイスでは、真のチップサイズパッケージとは言えず、パッケージの薄化に関し、十分とは言えない。
【０００５】
そこで、例えば、特許文献１には、トレンチ溝を高不純物濃度基板に達するようにし、そのトレンチ溝を電極で充填し、その電極をチップ表面に導出するディスクリートデバイスが開示されている。
【０００６】
この技術は、表面のコレクタ電極と同じ電極でトレンチ溝によって高不純物濃度基板に達するようにしているので、コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を小さくすることにおいて一応の効果を奏している。
【０００７】
【特許文献１】
特開２０００−２２３６９３号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の従来のディスクリートデバイスは、高不純物濃度基板に達したトレンチ溝を電極で充填することが、逆に、導出電極が多結晶シリコンであった場合、その多結晶シリコンの抵抗率の点において、新たに低抵抗化するために製造工程が長くまた複雑になるという問題をもたらしている。
【０００９】
低抵抗化するためには、高不純物濃度拡散または高ドーズ量でイオン注入し、その後にそのドーパント源を活性化するために熱処理工程が必要となるからである。しかも、トレンチ溝の適応を考えてみると、エピタキシャル層を貫通するまでシリコンエッチングする必要があるために、処理時間が相当長くなるという問題も発生する。
【００１０】
また、高不純物濃度基板に達したトレンチ溝を充填する第３の電極層はメタル層を用いる。しかし、メタルの融点は低いため、メタル形成は拡散製造工程の最終工程とならざるを得ず、トレンチ形成はその直前とする必要があり、前述の熱処理が能動領域形成後の後工程にて実施することとなり、トランジスタ特性の制御に難がある。また、このトレンチ溝と高不純物濃度のＮ型ガードリング層が接しているため、高耐圧特性が得られないという問題がある。
【００１１】
本発明の主な目的の一つは電気的特性を劣化させることなく全電極を同一面に形成して、チップサイズパッケージに適したディスクリートデバイスを提供することにある。
【００１２】
本発明の主な他の目的は全電極を同一面に形成したことによってチップ厚がそのままパッケージ厚となり８０μｍなど、かなり薄型化したディスクリートデバイスを提供することにある。
【００１３】
【課題を解決するための手段】
本発明のディスクリートデバイスは、 所定の不純物濃度を有する一導電型の半導体基板と、
一導電型の半導体基板の上に形成された一導電型の半導体基板よりは不純物濃度の低い一導電型のエピタキシャル層と、
前記エピタキシャル層の一部領域の表面を含む内部に形成された逆導電型のベース層と、
ベース層内の一部領域であって、表面を含むベース層よりも浅い内部に形成された一導電型のエミッタ層と、
ベース層の周囲を囲むように形成された、エピタキシャル層より高不純物濃度の一導電型のガードリング層と、
ガードリング層の外側に、ガードリング層と離間して配置され、ベース層とはガードリングに対して反対側に設置され、一導電型のエピタキシャル層を貫通して一導電型の半導体基板に達し、一導電型のエピタキシャル層よりは不純物濃度の高い一導電型のコレクタ層とを有するバイポーラトランジスタを備え、コレクタ層の電極、ベース層の電極およびエミッタ層の電極と、を同一面に形成した構造を有する。
【００１４】
【発明の実施の形態】
本発明の特徴は、バイポーラトランジスタまたは、ＭＯＳＦＥＴのディスクリートトランジスタにおいて、電気的特性を低下させることなく同一面に全ての電極を形成したことにある。
【００１５】
図１に、本発明によるディスクリートデバイスのＮＰＮ型のバイポーラトランジタの断面図を示す。図１を参照すると、本発明によるディスクリートデバイスのＮＰＮ型のバイポーラトランジタ１００は、高不純物濃度のＮ型基板１と高不純物濃度のＮ型基板１上に形成された低不純物濃度のＮ型エピタキシャル層２を有する。さらに、Ｎ型エピタキシャル層２上に形成された、Ｐ型のベース層３と高不純物濃度のＮ型エミッタ層４を有する。そして、それぞれの電極である第１、２のエミッタ電極１１、１２と第１、２のベース電極である１３、１４を有している。
【００１６】
さらに、本発明によるディスクリートデバイスのＮＰＮ型のバイポーラトランジタ１００は、高不純物濃度のＮ型ガードリング（チャネルストッパー拡散層）５よりも外周部に第１のコレクタ電極９、第２のコレクタ電極１０を形成し、この第１のコレクタ電極９とコンタクトが取られ、かつ高不純物濃度のＮ型基板１に達する高不純物濃度のＮ型コレクタ拡散層６を有している。
【００１７】
この高不純物濃度のＮ型コレクタ拡散層６は、高不純物濃度のＮ型ガードリング５よりも外周に形成することによって、コレクタ・ベース間降伏電圧ＢＶＣＢＯを低下させることなく、また、高不純物濃度のＮ型コレクタ拡散層６が、高不純物濃度のＮ型基板１と接続されていることによって、コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）が大きくならないようコレクタ・エミッタ直列抵抗を小さくするという役目を果たす。
【００１８】
従って、電気的性能を劣化させることなくコレクタ電極も、ベース電極、エミッタ電極と同一面に形成することが出来るため、チップサイズパッケージを実現できるという効果が得られる。
【００１９】
次に、図面を参照して、本発明の実施の形態を説明する。
【００２０】
図２は、本発明の第１の実施の形態のＮＰＮ型のバイポーラトランジスタの平面図である。図１は、図２に示す本発明の第１の実施の形態のＮＰＮ型のバイポーラトランジスタの断面図である。
【００２１】
図１および図２を参照すると、本発明の第１の実施の形態のＮＰＮ型のバイポーラトランジスタ１００は、Ｐ型のベース層３の外周に、求められる耐圧規格に応じて所定の距離を置いて高耐圧を実現するために高不純物濃度のＮ型ガードリング５を形成する。その外周に同じく所定の距離を置いて、右側の特定箇所にＰ型ベース層３と高不純物濃度のＮ型エミッタ層４より前に最初の拡散層として形成された高不純物濃度のＮ型コレクタ拡散層６を有している。
【００２２】
この高不純物濃度のＮ型コレクタ拡散層６上には、第１のコレクタ電極９が設けられ、さらにその上にチップサイズパッケージとして使用される金バンプや半田ボール等による第２のコレクタ電極１０が形成されている。
【００２３】
そして、本発明に従って、形成された高不純物濃度のＮ型コレクタ拡散層６は、高不純物濃度のＮ型基板１に達するように、低不純物濃度のＮ型エピタキシャル層２を完全に貫通する拡散・製造条件となっている。
【００２４】
本発明の第１の実施の形態のＮＰＮ型のバイポーラトランジスタは、右側に当たるその高不純物濃度のＮ型コレクタ拡散層６に面する領域のＰ型のベース層３には第１のベース電極１３を形成しないようにしているために、高不純物濃度のＮ型エミッタ層４と高不純物濃度のＮ型ココレクタ拡散層６との距離Ｌ１が短くなる構造としている。
【００２５】
そして、Ｐ型のベース層３からコンタクトを取った第１のベース電極１３、さらにその上に接続された金バンプや半田ボール等による第２ベース電極１４が形成され、また、同様に高不純物濃度のＮ型エミッタ層４からコンタクトを取った第１のエミッタ電極１１と第２のエミッタ電極１２が形成されて、先に述べた第２のコレクタ電極１０と同一面に、全ての電極が形成された製造、構造となっている。
【００２６】
そして、チップ厚がそのままパッケージ厚とすることができ、例えば、ほぼ８０μｍ厚のかなり薄型化したＣＳＰが実現できる。
【００２７】
かかる構成おいては、高不純物濃度のＮ型コレクタ拡散層６が高不純物濃度のＮ型基板１に接続され、またコレクタ・エミッタ間の距離が短い構造となっているため、コレクタ直列抵抗ｒＳＣを小さくすることができる。その結果、コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を小さくすることができる。
【００２８】
また、高不純物濃度のＮ型ガードリング５の外周に第１、２のコレクタ電極９、１０を配置しているため、耐圧特性を低下させることもなく、電気的特性の良いバイポーラトランジスタとなる。
【００２９】
従って、電気的特性を劣化させることなくコレクタ電極もベース電極、エミッタ電極と同一面に形成することができるため、パッケージ厚を薄くできるチップサイズパッケージに適した構造にできるという効果がもたらされる。 本発明による第１の実施の形態においては、高不純物濃度のＮ型コレクタ拡散層６の存在により、高不純物濃度のＮ型基板１に達していないＮ型コレクタ拡散層とした場合より高不純物濃度のＮ型コレクタ拡散層６の面積を小さくできる点において、チップのレイアウト効率が格段に向上していることが分かる。
【００３０】
次に、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態のＮＰＮ型のバイポーラトランジスタの平面図である。
【００３１】
本発明の第２の実施の形態のＮＰＮ型のバイポーラトランジスタ２００は、チップの３方向を高不純物濃度のＮ型コレクタ拡散層６で囲み、かつ第２のコレクタ電極１０を２つ設ける構造以外は、本発明の第１の実施の形態のＮＰＮ型のバイポーラトランジスタと同一構成で、同じ構成要素には同一参照符号を付してある。
【００３２】
高不純物濃度のＮ型コレクタ拡散層６上には、第１のコレクタ電極９が設けられ、さらにその上にチップサイズパッケージとして使用される金バンプや半田ボール等による第２のコレクタ電極１０が形成される。
【００３３】
そして、本発明に従って、形成された高不純物濃度のＮ型コレクタ拡散層６は、高不純物濃度のＮ型基板１に達するように、低不純物濃度のＮ型エピタキシャル層２を完全に貫通する拡散・製造条件となっている。
【００３４】
本発明の第２の実施の形態のＮＰＮ型のバイポーラトランジスタ２００も、高不純物濃度のＮ型コレクタ拡散層６に面する領域のＰ型のベース層３には第１のベース電極１３を形成しないようにしているために、高不純物濃度のＮ型エミッタ層４と高不純物濃度のＮ型コレクタ拡散層６との距離Ｌ１が短くなる構造としている。
【００３５】
そして、Ｐ型のベース層３からコンタクトを取った第１のベース電極１３、さらにその上に接続された金バンプや半田ボール等による第２ベース電極１４が形成され、また、同様に高不純物濃度のＮ型エミッタ層４からコンタクトを取った第１のエミッタ電極１１と第２のエミッタ電極１２が形成されて、第２のコレクタ電極１０と同一面に、全ての電極が形成される。
【００３６】
そして、チップ厚がそのままパッケージ厚とすることができ、例えば、ほぼ８０μｍ厚のかなり薄型化したＣＳＰが実現できる。
【００３７】
本発明の第２の実施の形態のＮＰＮ型のバイポーラトランジスタ２００のチップサイズは、本発明の第１の実施の形態よりは大きくなるものの、本発明の第２の実施の形態のＮＰＮ型のバイポーラトランジスタ２００は、コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）をさらに低減できるという効果が得られる。
【００３８】
上記実施の形態の説明では、ＮＰＮ型のバイポーラトランジスタであるが、Ｎ型とＰ型が全て逆となるだけでＰＮＰ型としてもよい。
【００３９】
次に、本発明の第３の実施の形態について、説明する。本発明の第１および第２の実施の形態では、本発明をバイポーラトランジスタに適応したが、ＭＯＳＦＥＴについても適応することができる。図４は、本発明の第３の実施の形態のＮチャネル型ＭＯＳＦＥＴの断面図である。
【００４０】
図４を参照すると、本発明の第３の実施の形態のＮチャネル型ＭＯＳＦＥＴ３００は、高不純物濃度のＮ型ドレイン層２６が、図１のバイポーラトランジスタのコレクタと同様に、Ｐ型ウェル層２３、高不純物濃度Ｎ型ソース２４よりも前に最初の拡散層として形成されて、高不純物濃度のＮ型基板１に達した構造となっている。
【００４１】
この高不純物濃度のＮ型ドレイン拡散層２６上には、第１のドレイン電極２９が設けられさらにその上にチップサイズパッケージとして使用される金バンプや半田ボール等による第２のドレイン電極３０が形成されている。
【００４２】
また、この高不純物濃度のＮ型ドレイン拡散層２６は高不純物濃度のＮ型ガードリング５の外周に配置されており、さらに、高不純物濃度のＮ型ドレイン拡散層２６に面する領域には第1、第２のゲート電極２７、２８を配置しないようにしているために、高不純物濃度Ｎ型ソース２４との距離Ｌ２が短くなる構造としている。この本発明の第３の実施の形態のＮチャネル型ＭＯＳＦＥＴ３００は、図６に示す従来例であるＭＯＳＦＥＴ単位セル３１が中央部に並列に数多く並ぶ構造であるが、紙面の都合上、省略されている。
【００４３】
従って、このＮチャネル型ＭＯＳＦＥＴでは耐圧特性を低下させることなく、また、ドレイン・ソース間オン抵抗ＲＤＳ（ＯＮ）を小さくできることとなり、電気的特性を劣化させることなく第１、第２のドレイン電極２９、３０も第１、第２のゲート電極２７，２８、第１、第２のソース電極２１、２２と同一面に形成することができるため、パケージ厚を薄くできるチップサイズパッケージに適した構造にできるという効果が得られる。
【００４４】
本構成において、Ｎチャネル型はＮ型とＰ型が全て逆となるだけでＰチャネル型のＭＯＳＦＥＴとしてもよい。
【００４５】
【発明の効果】
以上説明したように、本発明のディスクリートデバイスによれば、同一面に、全ての電極が形成されるので、チップ厚がそのままパッケージ厚とすることができ、例えば、ほぼ８０μｍ厚のかなり薄型化したＣＳＰが得られる。
【００４６】
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態のディスクリートデバイスの断面図である。
【図２】 本発明の第１の実施の形態のディスクリートデバイスの平面図である。
【図３】 本発明の第２の実施の形態のディスクリートデバイスの平面図である。
【図４】 本発明の第３の実施の形態のディスクリートデバイスの断面図である。
【図５】 従来のディスクリートデバイスの断面図である。
【図６】 従来の他のディスクリートデバイスの断面図である。
【符号の説明】
１ 高不純物濃度のＮ型基板
２ 低不純物濃度のＮ型エピタキシャル層
３ Ｐ型のベース層
４ 高不純物濃度のＮ型エミッタ層
５ 高不純物濃度のＮ型のガードリング
６ 高不純物濃度のＮ型コレクタ拡散層
７ 第１の絶縁膜
８ 第２の絶縁膜
９ 第１のコレクタ電極
１０ 第２のコレクタ電極
１１ 第１のエミッタ電極
１２ 第２のエミッタ電極
１３ 第１のベース電極
１４ 第２のベース電極
１５ コレクタ電極
１８ 第３の絶縁膜
１９ ゲート絶縁膜
２０ ゲート多結晶シリコン
２１ 第１のソース電極
２２ 第２のソース電極
２３ Ｐ型ウェル層
２４ 高不純物濃度Ｎ型ソース
２５ ドレイン電極
２６ 高不純物濃度のＮ型ドレイン拡散層
２７ 第１のゲート電極
２８ 第２のゲート電極
２９ 第１のドレイン電極
３０ 第２のドレイン電極
３１ ＭＯＳＦＥＴ単位セル
１００，２００，３００，４００，５００ ディスクリートデバイス
【発明の属する技術分野】
本発明は、ディスクリートデバイスに関し、特に、バイポーラトランジスタまたはＭＯＳＦＥＴで構成されたトランジスタを含むディスクリートデバイスに関する。
【０００２】
【従来の技術】
近年、外形寸法を半導体チップサイズの寸法まで縮小することができる、チップサイズパッケージ（以降、ＣＳＰと略記する）が注目されている。このＣＳＰでは、搭載する半導体チップの全ての電極を同一面に形成することが重要な要素の一つとなっている。
【０００３】
周知のディスクリートデバイスにおいては、従来技術であるバイポーラトランジスタ４００のコレクタ電極１５（図５に記載）、または、ＭＯＳＦＥＴ５００のドレイン電極２５（図６に記載）は、半導体チップ裏面に形成される。したがって、周知のディスクリートデバイスでは、リードフレームや基板等にダイボンディングして、かつチップ表面に形成された電極と金線などでワイヤーボンディングして同一面に電極が形成されたプラスチックモールドパッケージ等にするという手法が採用されている。
【０００４】
しかしながら、この手法では、パッケージ厚がチップ厚に加えてリードフレーム厚や基板厚、プラスチックモールド厚が加算される構造となっているため、チップ厚より厚いパッケージ厚となる。このため、このような構造におけるディスクリートデバイスでは、真のチップサイズパッケージとは言えず、パッケージの薄化に関し、十分とは言えない。
【０００５】
そこで、例えば、特許文献１には、トレンチ溝を高不純物濃度基板に達するようにし、そのトレンチ溝を電極で充填し、その電極をチップ表面に導出するディスクリートデバイスが開示されている。
【０００６】
この技術は、表面のコレクタ電極と同じ電極でトレンチ溝によって高不純物濃度基板に達するようにしているので、コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を小さくすることにおいて一応の効果を奏している。
【０００７】
【特許文献１】
特開２０００−２２３６９３号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の従来のディスクリートデバイスは、高不純物濃度基板に達したトレンチ溝を電極で充填することが、逆に、導出電極が多結晶シリコンであった場合、その多結晶シリコンの抵抗率の点において、新たに低抵抗化するために製造工程が長くまた複雑になるという問題をもたらしている。
【０００９】
低抵抗化するためには、高不純物濃度拡散または高ドーズ量でイオン注入し、その後にそのドーパント源を活性化するために熱処理工程が必要となるからである。しかも、トレンチ溝の適応を考えてみると、エピタキシャル層を貫通するまでシリコンエッチングする必要があるために、処理時間が相当長くなるという問題も発生する。
【００１０】
また、高不純物濃度基板に達したトレンチ溝を充填する第３の電極層はメタル層を用いる。しかし、メタルの融点は低いため、メタル形成は拡散製造工程の最終工程とならざるを得ず、トレンチ形成はその直前とする必要があり、前述の熱処理が能動領域形成後の後工程にて実施することとなり、トランジスタ特性の制御に難がある。また、このトレンチ溝と高不純物濃度のＮ型ガードリング層が接しているため、高耐圧特性が得られないという問題がある。
【００１１】
本発明の主な目的の一つは電気的特性を劣化させることなく全電極を同一面に形成して、チップサイズパッケージに適したディスクリートデバイスを提供することにある。
【００１２】
本発明の主な他の目的は全電極を同一面に形成したことによってチップ厚がそのままパッケージ厚となり８０μｍなど、かなり薄型化したディスクリートデバイスを提供することにある。
【００１３】
【課題を解決するための手段】
本発明のディスクリートデバイスは、 所定の不純物濃度を有する一導電型の半導体基板と、
一導電型の半導体基板の上に形成された一導電型の半導体基板よりは不純物濃度の低い一導電型のエピタキシャル層と、
前記エピタキシャル層の一部領域の表面を含む内部に形成された逆導電型のベース層と、
ベース層内の一部領域であって、表面を含むベース層よりも浅い内部に形成された一導電型のエミッタ層と、
ベース層の周囲を囲むように形成された、エピタキシャル層より高不純物濃度の一導電型のガードリング層と、
ガードリング層の外側に、ガードリング層と離間して配置され、ベース層とはガードリングに対して反対側に設置され、一導電型のエピタキシャル層を貫通して一導電型の半導体基板に達し、一導電型のエピタキシャル層よりは不純物濃度の高い一導電型のコレクタ層とを有するバイポーラトランジスタを備え、コレクタ層の電極、ベース層の電極およびエミッタ層の電極と、を同一面に形成した構造を有する。
【００１４】
【発明の実施の形態】
本発明の特徴は、バイポーラトランジスタまたは、ＭＯＳＦＥＴのディスクリートトランジスタにおいて、電気的特性を低下させることなく同一面に全ての電極を形成したことにある。
【００１５】
図１に、本発明によるディスクリートデバイスのＮＰＮ型のバイポーラトランジタの断面図を示す。図１を参照すると、本発明によるディスクリートデバイスのＮＰＮ型のバイポーラトランジタ１００は、高不純物濃度のＮ型基板１と高不純物濃度のＮ型基板１上に形成された低不純物濃度のＮ型エピタキシャル層２を有する。さらに、Ｎ型エピタキシャル層２上に形成された、Ｐ型のベース層３と高不純物濃度のＮ型エミッタ層４を有する。そして、それぞれの電極である第１、２のエミッタ電極１１、１２と第１、２のベース電極である１３、１４を有している。
【００１６】
さらに、本発明によるディスクリートデバイスのＮＰＮ型のバイポーラトランジタ１００は、高不純物濃度のＮ型ガードリング（チャネルストッパー拡散層）５よりも外周部に第１のコレクタ電極９、第２のコレクタ電極１０を形成し、この第１のコレクタ電極９とコンタクトが取られ、かつ高不純物濃度のＮ型基板１に達する高不純物濃度のＮ型コレクタ拡散層６を有している。
【００１７】
この高不純物濃度のＮ型コレクタ拡散層６は、高不純物濃度のＮ型ガードリング５よりも外周に形成することによって、コレクタ・ベース間降伏電圧ＢＶＣＢＯを低下させることなく、また、高不純物濃度のＮ型コレクタ拡散層６が、高不純物濃度のＮ型基板１と接続されていることによって、コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）が大きくならないようコレクタ・エミッタ直列抵抗を小さくするという役目を果たす。
【００１８】
従って、電気的性能を劣化させることなくコレクタ電極も、ベース電極、エミッタ電極と同一面に形成することが出来るため、チップサイズパッケージを実現できるという効果が得られる。
【００１９】
次に、図面を参照して、本発明の実施の形態を説明する。
【００２０】
図２は、本発明の第１の実施の形態のＮＰＮ型のバイポーラトランジスタの平面図である。図１は、図２に示す本発明の第１の実施の形態のＮＰＮ型のバイポーラトランジスタの断面図である。
【００２１】
図１および図２を参照すると、本発明の第１の実施の形態のＮＰＮ型のバイポーラトランジスタ１００は、Ｐ型のベース層３の外周に、求められる耐圧規格に応じて所定の距離を置いて高耐圧を実現するために高不純物濃度のＮ型ガードリング５を形成する。その外周に同じく所定の距離を置いて、右側の特定箇所にＰ型ベース層３と高不純物濃度のＮ型エミッタ層４より前に最初の拡散層として形成された高不純物濃度のＮ型コレクタ拡散層６を有している。
【００２２】
この高不純物濃度のＮ型コレクタ拡散層６上には、第１のコレクタ電極９が設けられ、さらにその上にチップサイズパッケージとして使用される金バンプや半田ボール等による第２のコレクタ電極１０が形成されている。
【００２３】
そして、本発明に従って、形成された高不純物濃度のＮ型コレクタ拡散層６は、高不純物濃度のＮ型基板１に達するように、低不純物濃度のＮ型エピタキシャル層２を完全に貫通する拡散・製造条件となっている。
【００２４】
本発明の第１の実施の形態のＮＰＮ型のバイポーラトランジスタは、右側に当たるその高不純物濃度のＮ型コレクタ拡散層６に面する領域のＰ型のベース層３には第１のベース電極１３を形成しないようにしているために、高不純物濃度のＮ型エミッタ層４と高不純物濃度のＮ型ココレクタ拡散層６との距離Ｌ１が短くなる構造としている。
【００２５】
そして、Ｐ型のベース層３からコンタクトを取った第１のベース電極１３、さらにその上に接続された金バンプや半田ボール等による第２ベース電極１４が形成され、また、同様に高不純物濃度のＮ型エミッタ層４からコンタクトを取った第１のエミッタ電極１１と第２のエミッタ電極１２が形成されて、先に述べた第２のコレクタ電極１０と同一面に、全ての電極が形成された製造、構造となっている。
【００２６】
そして、チップ厚がそのままパッケージ厚とすることができ、例えば、ほぼ８０μｍ厚のかなり薄型化したＣＳＰが実現できる。
【００２７】
かかる構成おいては、高不純物濃度のＮ型コレクタ拡散層６が高不純物濃度のＮ型基板１に接続され、またコレクタ・エミッタ間の距離が短い構造となっているため、コレクタ直列抵抗ｒＳＣを小さくすることができる。その結果、コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を小さくすることができる。
【００２８】
また、高不純物濃度のＮ型ガードリング５の外周に第１、２のコレクタ電極９、１０を配置しているため、耐圧特性を低下させることもなく、電気的特性の良いバイポーラトランジスタとなる。
【００２９】
従って、電気的特性を劣化させることなくコレクタ電極もベース電極、エミッタ電極と同一面に形成することができるため、パッケージ厚を薄くできるチップサイズパッケージに適した構造にできるという効果がもたらされる。 本発明による第１の実施の形態においては、高不純物濃度のＮ型コレクタ拡散層６の存在により、高不純物濃度のＮ型基板１に達していないＮ型コレクタ拡散層とした場合より高不純物濃度のＮ型コレクタ拡散層６の面積を小さくできる点において、チップのレイアウト効率が格段に向上していることが分かる。
【００３０】
次に、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態のＮＰＮ型のバイポーラトランジスタの平面図である。
【００３１】
本発明の第２の実施の形態のＮＰＮ型のバイポーラトランジスタ２００は、チップの３方向を高不純物濃度のＮ型コレクタ拡散層６で囲み、かつ第２のコレクタ電極１０を２つ設ける構造以外は、本発明の第１の実施の形態のＮＰＮ型のバイポーラトランジスタと同一構成で、同じ構成要素には同一参照符号を付してある。
【００３２】
高不純物濃度のＮ型コレクタ拡散層６上には、第１のコレクタ電極９が設けられ、さらにその上にチップサイズパッケージとして使用される金バンプや半田ボール等による第２のコレクタ電極１０が形成される。
【００３３】
そして、本発明に従って、形成された高不純物濃度のＮ型コレクタ拡散層６は、高不純物濃度のＮ型基板１に達するように、低不純物濃度のＮ型エピタキシャル層２を完全に貫通する拡散・製造条件となっている。
【００３４】
本発明の第２の実施の形態のＮＰＮ型のバイポーラトランジスタ２００も、高不純物濃度のＮ型コレクタ拡散層６に面する領域のＰ型のベース層３には第１のベース電極１３を形成しないようにしているために、高不純物濃度のＮ型エミッタ層４と高不純物濃度のＮ型コレクタ拡散層６との距離Ｌ１が短くなる構造としている。
【００３５】
そして、Ｐ型のベース層３からコンタクトを取った第１のベース電極１３、さらにその上に接続された金バンプや半田ボール等による第２ベース電極１４が形成され、また、同様に高不純物濃度のＮ型エミッタ層４からコンタクトを取った第１のエミッタ電極１１と第２のエミッタ電極１２が形成されて、第２のコレクタ電極１０と同一面に、全ての電極が形成される。
【００３６】
そして、チップ厚がそのままパッケージ厚とすることができ、例えば、ほぼ８０μｍ厚のかなり薄型化したＣＳＰが実現できる。
【００３７】
本発明の第２の実施の形態のＮＰＮ型のバイポーラトランジスタ２００のチップサイズは、本発明の第１の実施の形態よりは大きくなるものの、本発明の第２の実施の形態のＮＰＮ型のバイポーラトランジスタ２００は、コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）をさらに低減できるという効果が得られる。
【００３８】
上記実施の形態の説明では、ＮＰＮ型のバイポーラトランジスタであるが、Ｎ型とＰ型が全て逆となるだけでＰＮＰ型としてもよい。
【００３９】
次に、本発明の第３の実施の形態について、説明する。本発明の第１および第２の実施の形態では、本発明をバイポーラトランジスタに適応したが、ＭＯＳＦＥＴについても適応することができる。図４は、本発明の第３の実施の形態のＮチャネル型ＭＯＳＦＥＴの断面図である。
【００４０】
図４を参照すると、本発明の第３の実施の形態のＮチャネル型ＭＯＳＦＥＴ３００は、高不純物濃度のＮ型ドレイン層２６が、図１のバイポーラトランジスタのコレクタと同様に、Ｐ型ウェル層２３、高不純物濃度Ｎ型ソース２４よりも前に最初の拡散層として形成されて、高不純物濃度のＮ型基板１に達した構造となっている。
【００４１】
この高不純物濃度のＮ型ドレイン拡散層２６上には、第１のドレイン電極２９が設けられさらにその上にチップサイズパッケージとして使用される金バンプや半田ボール等による第２のドレイン電極３０が形成されている。
【００４２】
また、この高不純物濃度のＮ型ドレイン拡散層２６は高不純物濃度のＮ型ガードリング５の外周に配置されており、さらに、高不純物濃度のＮ型ドレイン拡散層２６に面する領域には第1、第２のゲート電極２７、２８を配置しないようにしているために、高不純物濃度Ｎ型ソース２４との距離Ｌ２が短くなる構造としている。この本発明の第３の実施の形態のＮチャネル型ＭＯＳＦＥＴ３００は、図６に示す従来例であるＭＯＳＦＥＴ単位セル３１が中央部に並列に数多く並ぶ構造であるが、紙面の都合上、省略されている。
【００４３】
従って、このＮチャネル型ＭＯＳＦＥＴでは耐圧特性を低下させることなく、また、ドレイン・ソース間オン抵抗ＲＤＳ（ＯＮ）を小さくできることとなり、電気的特性を劣化させることなく第１、第２のドレイン電極２９、３０も第１、第２のゲート電極２７，２８、第１、第２のソース電極２１、２２と同一面に形成することができるため、パケージ厚を薄くできるチップサイズパッケージに適した構造にできるという効果が得られる。
【００４４】
本構成において、Ｎチャネル型はＮ型とＰ型が全て逆となるだけでＰチャネル型のＭＯＳＦＥＴとしてもよい。
【００４５】
【発明の効果】
以上説明したように、本発明のディスクリートデバイスによれば、同一面に、全ての電極が形成されるので、チップ厚がそのままパッケージ厚とすることができ、例えば、ほぼ８０μｍ厚のかなり薄型化したＣＳＰが得られる。
【００４６】
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態のディスクリートデバイスの断面図である。
【図２】 本発明の第１の実施の形態のディスクリートデバイスの平面図である。
【図３】 本発明の第２の実施の形態のディスクリートデバイスの平面図である。
【図４】 本発明の第３の実施の形態のディスクリートデバイスの断面図である。
【図５】 従来のディスクリートデバイスの断面図である。
【図６】 従来の他のディスクリートデバイスの断面図である。
【符号の説明】
１ 高不純物濃度のＮ型基板
２ 低不純物濃度のＮ型エピタキシャル層
３ Ｐ型のベース層
４ 高不純物濃度のＮ型エミッタ層
５ 高不純物濃度のＮ型のガードリング
６ 高不純物濃度のＮ型コレクタ拡散層
７ 第１の絶縁膜
８ 第２の絶縁膜
９ 第１のコレクタ電極
１０ 第２のコレクタ電極
１１ 第１のエミッタ電極
１２ 第２のエミッタ電極
１３ 第１のベース電極
１４ 第２のベース電極
１５ コレクタ電極
１８ 第３の絶縁膜
１９ ゲート絶縁膜
２０ ゲート多結晶シリコン
２１ 第１のソース電極
２２ 第２のソース電極
２３ Ｐ型ウェル層
２４ 高不純物濃度Ｎ型ソース
２５ ドレイン電極
２６ 高不純物濃度のＮ型ドレイン拡散層
２７ 第１のゲート電極
２８ 第２のゲート電極
２９ 第１のドレイン電極
３０ 第２のドレイン電極
３１ ＭＯＳＦＥＴ単位セル
１００，２００，３００，４００，５００ ディスクリートデバイス
Claims (8)
- 所定の不純物濃度を有する一導電型の半導体基板と、前記一導電型の半導体基板の上に形成された前記一導電型の半導体基板よりは不純物濃度の低い前記一導電型のエピタキシャル層と、
前記エピタキシャル層の一部領域の表面を含む内部に形成された逆導電型のベース層と、
前記ベース層内の一部領域であって、表面を含む前記ベース層よりも浅い内部に形成された前記一導電型のエミッタ層と、
前記ベース層の周囲を囲むように形成された、前記エピタキシャル層より高不純物濃度の前記一導電型のガードリング層と、
前記ガードリング層の外側に、前記ガードリング層と離間して配置され、前記ベース層とは前記ガードリングに対して反対側に設置され、前記一導電型のエピタキシャル層を貫通して前記一導電型の半導体基板に達し、前記一導電型のエピタキシャル層よりは不純物濃度の高い前記一導電型のコレクタ層とを有するバイポーラトランジスタを備え、前記コレクタ層の電極、前記ベース層の電極および前記エミッタ層の電極と、を同一面に形成した構造を有することを特徴とするディスクリートデバイス。 - 所定の不純物濃度を有する一導電型の半導体基板と、
前記一導電型の半導体基板の上に形成された前記一導電型の半導体基板よりは不純物濃度の低い前記一導電型のエピタキシャル層と、
前記エピタキシャル層の一部領域の表面を含む内部に形成された逆導電型の拡散層と、
前記逆導電型の拡散層上に形成された第１のゲート絶縁膜および前記逆導電型の拡散層を貫通し前記一導電型のエピタキシャル層の途中まで達するトレンチ内面に形成された第２のゲート絶縁膜と、
前記逆導電型の拡散層内の一部領域であって、表面を含む前記逆導電型の拡散層よりも浅い内部に、前記第２のゲート絶縁膜に接して形成された前記一導電型のソース拡散層と、
前記逆導電型の拡散層の周囲を囲むように形成された、前記エピタキシャル層より高不純物濃度の前記一導電型のガードリング層と、
前記ガードリング層の外側に、前記ガードリング層と離間して配置され、前記逆導電型の拡散層とは前記ガードリングに対して反対側に設置され、前記一導電型のエピタキシャル層を貫通して前記一導電型の半導体基板に達し、前記一導電型のエピタキシャル層よりは不純物濃度の高い前記一導電型のドレイン層とを有するＭＯＳＦＥＴトランジスタを備え、前記ドレイン層の電極、前記ソース拡散層の電極および前記第１および前記第２のゲート絶縁膜層の電極とを同一面に形成した構造を有することを特徴とするディスクリートデバイス。 - 前記一導電型のコレクタ層は、前記ガードリング層の周囲のうち、前記逆導電型のベース層を上面から見て、少なくとも前記ベース層の電極の配置方向を除く方向の外周を囲むように配置された請求項１に記載のディスクリートデバイス。
- 前記一導電型のドレイン層は、前記ガードリング層の周囲のうち、前記逆導電型の拡散層を上面から見て、少なくとも前記第１ゲート絶縁膜上に形成するゲート引出し電極の配置方向を除く方向の外周を囲むように配置された請求項２に記載のディスクリートデバイス。
- 前記半導体基板は、Ｎ型である請求項１乃至４のいずれか１項に記載のディスクリートデバイス。
- 前記電極は、金バンプで形成される請求項１乃至５のいずれか１項に記載のディスクリートデバイス。
- 前記電極は、半田ボールで形成される請求項１乃至５のいずれか１項に記載のディスクリートデバイス。
- 前記ディスクリートデバイスは、そのチップ厚が、８０μｍである請求項１乃至７のいずれか１項に記載のディスクリートデバイス。
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