JPH06132525A - 高耐圧ｍｉｓトランジスタ、および半導体装置 - Google Patents
高耐圧ｍｉｓトランジスタ、および半導体装置Info
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- JPH06132525A JPH06132525A JP4279615A JP27961592A JPH06132525A JP H06132525 A JPH06132525 A JP H06132525A JP 4279615 A JP4279615 A JP 4279615A JP 27961592 A JP27961592 A JP 27961592A JP H06132525 A JPH06132525 A JP H06132525A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ等の制御回路部を構成する素子と同
一基板に搭載可能で、信頼性が高く、十分な耐圧を有す
る高耐圧ＭＩＳトランジスタを実現すること。 【構成】 本高耐圧ＩＧＢＴにおいては、半導体基板１
０１の表面側に、イオン注入およびその後の熱拡散によ
ってウェル層１０２を形成しているため、ＣＭＯＳ等の
低耐圧制御回路部を構成する素子と同一工程にて形成で
きるので、製造工程を増加させることなくパワーＩＣの
集積化が可能となる。このＩＧＢＴにおいて、ウェル層
と半導体基板との接合からの空乏層は主に半導体基板の
側へ広がるため、空乏層の広がる領域を確保することが
できるので、素子を高耐圧化できると共に、ウェル層を
薄く形成できるので、素子の縮小化も可能となる。
一基板に搭載可能で、信頼性が高く、十分な耐圧を有す
る高耐圧ＭＩＳトランジスタを実現すること。 【構成】 本高耐圧ＩＧＢＴにおいては、半導体基板１
０１の表面側に、イオン注入およびその後の熱拡散によ
ってウェル層１０２を形成しているため、ＣＭＯＳ等の
低耐圧制御回路部を構成する素子と同一工程にて形成で
きるので、製造工程を増加させることなくパワーＩＣの
集積化が可能となる。このＩＧＢＴにおいて、ウェル層
と半導体基板との接合からの空乏層は主に半導体基板の
側へ広がるため、空乏層の広がる領域を確保することが
できるので、素子を高耐圧化できると共に、ウェル層を
薄く形成できるので、素子の縮小化も可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧ＭＩＳトランジ
スタの構成に関し、さらに詳細には、ＣＭＯＳ等と集積
化する上での損失低減、素子の高信頼化を目的とした集
積化技術に関するものである。
スタの構成に関し、さらに詳細には、ＣＭＯＳ等と集積
化する上での損失低減、素子の高信頼化を目的とした集
積化技術に関するものである。
【０００２】
【従来の技術】図１９に、従来の高耐圧ＭＯＳトランジ
スタの構成を示してある。この高耐圧ＭＯＳトランジス
タは、ゲート電極２１１１に与えられるゲート信号によ
り駆動制御される横型のＩＧＢＴであり、エミッタ電極
２１１４が接続されるエミッタ領域とコレクタ電極２１
１５が接続されるコレクタ領域とを離隔して設置するこ
となどによりエミッタ・コレクタ間耐圧が確保される構
造となっている。この高耐圧ＩＢＧＴは、ｐ型の半導体
基板２１０１の表面側にｐ型の埋込み層２１０２が形成
され、これらの表面側に堆積されたｎ型のエピタキシャ
ル層２１０３は、その表面側から埋込み層２１０２へか
けて形成されたｐ型の分離拡散層２１０４によって半導
体島領域に分離されている。このエピタキシャル層２１
０３の一端には、エピタキシャル層２１０３から分離拡
散層２１０４へかけてｐ型のベース層２１０９が拡散形
成されており、このベース層２１０９の表面には、ｎ+
型のエミッタ層２１０８およびｐ+ 型のベースコンタク
ト層２１０７が形成されている。そして、これらエミッ
タ層２１０８およびベースコンタクト層２１０７にはい
ずれもエミッタ電極２１１４が接続されている。また、
エピタキシャル層２１０３の他端には、ｎ型のベース層
２１０５が拡散形成され、このベース層２１０５の表面
に形成されたｐ型のコレクタ層２１０６およびその内に
形成されたｐ+型のコンタクト層２１１０を備えてい
る。そして、このコンタクト層２１１０には、コレクタ
電極２１１５が接続されている。また、ｎ+ 型のエミッ
タ層２１０８からｐ型のベース層２１０９およびｎ型の
エピタキシャル層２１０３の表面には、ゲート酸化膜２
１１２を介してゲート電極２１１１が設置されている。
また、エピタキシャル層２１０３の表面には、ゲート酸
化膜２１１２から一体的に延長して形成されたゲート酸
化膜２１１２の膜厚に比して厚い酸化膜２１１３を有し
ている。
スタの構成を示してある。この高耐圧ＭＯＳトランジス
タは、ゲート電極２１１１に与えられるゲート信号によ
り駆動制御される横型のＩＧＢＴであり、エミッタ電極
２１１４が接続されるエミッタ領域とコレクタ電極２１
１５が接続されるコレクタ領域とを離隔して設置するこ
となどによりエミッタ・コレクタ間耐圧が確保される構
造となっている。この高耐圧ＩＢＧＴは、ｐ型の半導体
基板２１０１の表面側にｐ型の埋込み層２１０２が形成
され、これらの表面側に堆積されたｎ型のエピタキシャ
ル層２１０３は、その表面側から埋込み層２１０２へか
けて形成されたｐ型の分離拡散層２１０４によって半導
体島領域に分離されている。このエピタキシャル層２１
０３の一端には、エピタキシャル層２１０３から分離拡
散層２１０４へかけてｐ型のベース層２１０９が拡散形
成されており、このベース層２１０９の表面には、ｎ+
型のエミッタ層２１０８およびｐ+ 型のベースコンタク
ト層２１０７が形成されている。そして、これらエミッ
タ層２１０８およびベースコンタクト層２１０７にはい
ずれもエミッタ電極２１１４が接続されている。また、
エピタキシャル層２１０３の他端には、ｎ型のベース層
２１０５が拡散形成され、このベース層２１０５の表面
に形成されたｐ型のコレクタ層２１０６およびその内に
形成されたｐ+型のコンタクト層２１１０を備えてい
る。そして、このコンタクト層２１１０には、コレクタ
電極２１１５が接続されている。また、ｎ+ 型のエミッ
タ層２１０８からｐ型のベース層２１０９およびｎ型の
エピタキシャル層２１０３の表面には、ゲート酸化膜２
１１２を介してゲート電極２１１１が設置されている。
また、エピタキシャル層２１０３の表面には、ゲート酸
化膜２１１２から一体的に延長して形成されたゲート酸
化膜２１１２の膜厚に比して厚い酸化膜２１１３を有し
ている。
【０００３】このような構成の高耐圧ＩＧＢＴにおい
て、エミッタ電極２１１４に印加されるエミッタ電位に
対し、正のコレクタ電圧をコレクタ電極２１１５に印加
し、ゲート電極２１１１にエミッタ電位に対し正のゲー
ト電位を印加すると、ゲート電極２１１１の直下のベー
ス層２１０９の表面が反転してチャンネルとして動作
し、エミッタ層２１０８，ベース層２１０９およびエピ
タキシャル層２１０３からなるＭＯＳＦＥＴがオン状態
となる。このため、エミッタ電極２１１４からエミッタ
層２１０８、さらに、ベース層２１０９の表面に形成さ
れたチャンネルを通り、電子がエピタキシャル層２１０
３に流入する。これは、コレクタ層２１０６，エピタキ
シャル層２１０３および半導体基板２１０１からなる第
１のｐｎｐトランジスタと、コレクタ層２１０６，エピ
タキシャル層２１０３およびベース層２１０９からなる
第２のｐｎｐトランジスタとにベース電流が供給され、
これらのトランジスタがオン状態となることを意味す
る。このことにより、エピタキシャル層２１０３にはコ
レクタ層２１０６から正孔が注入されるため、エピタキ
シャル層２１０３は電子と正孔とが共存する所謂伝導度
変調状態となり、本高耐圧ＩＧＢＴは、低オン電圧で動
作し、大電流を処理することができる。
て、エミッタ電極２１１４に印加されるエミッタ電位に
対し、正のコレクタ電圧をコレクタ電極２１１５に印加
し、ゲート電極２１１１にエミッタ電位に対し正のゲー
ト電位を印加すると、ゲート電極２１１１の直下のベー
ス層２１０９の表面が反転してチャンネルとして動作
し、エミッタ層２１０８，ベース層２１０９およびエピ
タキシャル層２１０３からなるＭＯＳＦＥＴがオン状態
となる。このため、エミッタ電極２１１４からエミッタ
層２１０８、さらに、ベース層２１０９の表面に形成さ
れたチャンネルを通り、電子がエピタキシャル層２１０
３に流入する。これは、コレクタ層２１０６，エピタキ
シャル層２１０３および半導体基板２１０１からなる第
１のｐｎｐトランジスタと、コレクタ層２１０６，エピ
タキシャル層２１０３およびベース層２１０９からなる
第２のｐｎｐトランジスタとにベース電流が供給され、
これらのトランジスタがオン状態となることを意味す
る。このことにより、エピタキシャル層２１０３にはコ
レクタ層２１０６から正孔が注入されるため、エピタキ
シャル層２１０３は電子と正孔とが共存する所謂伝導度
変調状態となり、本高耐圧ＩＧＢＴは、低オン電圧で動
作し、大電流を処理することができる。
【０００４】ここで、本高耐圧ＩＧＢＴにおいては、ゲ
ート電極２１１１がゲート酸化膜２１１２から厚い酸化
膜２１１３に跨がって設置されており、ゲート電極２１
１１のコレクタ端の電界集中を緩和できるので、素子耐
圧を保持することができる。
ート電極２１１１がゲート酸化膜２１１２から厚い酸化
膜２１１３に跨がって設置されており、ゲート電極２１
１１のコレクタ端の電界集中を緩和できるので、素子耐
圧を保持することができる。
【０００５】また、コレクタ領域において、コレクタ層
２１０６がベース層２１０５内に形成された２重拡散構
造となっており、素子のオフ時に、エピタキシャル層２
１０３とベース層２１０９，拡散分離層２１０４，埋込
み層２１０２および半導体基板２１０１とのｐｎ接合か
ら伸びる空乏層のパンチスルーを防止できるようになっ
ている。
２１０６がベース層２１０５内に形成された２重拡散構
造となっており、素子のオフ時に、エピタキシャル層２
１０３とベース層２１０９，拡散分離層２１０４，埋込
み層２１０２および半導体基板２１０１とのｐｎ接合か
ら伸びる空乏層のパンチスルーを防止できるようになっ
ている。
【０００６】図２０に、従来の高耐圧ＭＯＳトランジス
タの別の例を示してある。この高耐圧ＭＯＳトランジス
タは、ゲート電極２１２４に与えられるゲート信号によ
り駆動制御されるｎチャンネル型の横型ＭＯＳＦＥＴで
あり、高耐圧構造となっている。図２０（ａ）はこの高
耐圧ＭＯＳＦＥＴの構成を示す平面図、図２０（ｂ）は
そのＡ−Ａ’断面図である。なお、図２０において、図
１９に対応する部分には同一符号を付してある。この高
耐圧ＭＯＳＦＥＴは、ｐ型の半導体基板２１０１と、こ
の表面側に形成されたｐ型の埋込み層２１０２と、これ
らの表面側に形成されたｎ型のエピタキシャル層２１０
３と、このエピタキシャル層２１０３を半導体島領域に
分離するｐ型の分離拡散層２１０４とを有している。そ
して、エピタキシャル層２１０３の一端から分離拡散層
２１０４へかけて形成されたｐ型のベース層２１０９の
内には、ｐ+ 型のベースコンタクト層２１０７と、ｎ+
型のソース層２１２１とが形成されており、これらには
共にソース電極２１２５が接続されている。また、エピ
タキシャル層２１０３の他端の表面には、ｎ+ 型のドレ
イン層２１２２が形成されており、ドレイン電極２１２
３が接続されている。また、ソース層２１２１からベー
ス層２１０９およびエピタキシャル層２１０３の表面に
は、ゲート酸化膜２１１２を介してゲート電極２１２４
が設置されている。この高耐圧ＭＯＳＦＥＴにおいて、
素子の中央部に位置するドレイン電極２１２３に対して
は、素子の外部にドレインパッド２１２８を設けて、こ
の間をドレイン配線２１２６で接続し、集積化する際の
配線が容易に行なえるようにしている。なお、ドレイン
配線２１２６は、エピタキシャル層２１０３，ソース層
２１２１およびゲート電極２１２４に対し、これらの上
部に形成された層間絶縁膜２１２７を介して配線されて
いる。
タの別の例を示してある。この高耐圧ＭＯＳトランジス
タは、ゲート電極２１２４に与えられるゲート信号によ
り駆動制御されるｎチャンネル型の横型ＭＯＳＦＥＴで
あり、高耐圧構造となっている。図２０（ａ）はこの高
耐圧ＭＯＳＦＥＴの構成を示す平面図、図２０（ｂ）は
そのＡ−Ａ’断面図である。なお、図２０において、図
１９に対応する部分には同一符号を付してある。この高
耐圧ＭＯＳＦＥＴは、ｐ型の半導体基板２１０１と、こ
の表面側に形成されたｐ型の埋込み層２１０２と、これ
らの表面側に形成されたｎ型のエピタキシャル層２１０
３と、このエピタキシャル層２１０３を半導体島領域に
分離するｐ型の分離拡散層２１０４とを有している。そ
して、エピタキシャル層２１０３の一端から分離拡散層
２１０４へかけて形成されたｐ型のベース層２１０９の
内には、ｐ+ 型のベースコンタクト層２１０７と、ｎ+
型のソース層２１２１とが形成されており、これらには
共にソース電極２１２５が接続されている。また、エピ
タキシャル層２１０３の他端の表面には、ｎ+ 型のドレ
イン層２１２２が形成されており、ドレイン電極２１２
３が接続されている。また、ソース層２１２１からベー
ス層２１０９およびエピタキシャル層２１０３の表面に
は、ゲート酸化膜２１１２を介してゲート電極２１２４
が設置されている。この高耐圧ＭＯＳＦＥＴにおいて、
素子の中央部に位置するドレイン電極２１２３に対して
は、素子の外部にドレインパッド２１２８を設けて、こ
の間をドレイン配線２１２６で接続し、集積化する際の
配線が容易に行なえるようにしている。なお、ドレイン
配線２１２６は、エピタキシャル層２１０３，ソース層
２１２１およびゲート電極２１２４に対し、これらの上
部に形成された層間絶縁膜２１２７を介して配線されて
いる。
【０００７】
【発明が解決しようとする課題】近年、数百Ｖ以上の耐
圧と数Ａ程度の高電流出力とを持つパワートランジスタ
と、５Ｖ程度の低電圧で作動する制御回路部とを１チッ
プ化するパワーＩＣの開発が盛んに行なわれており、家
電製品などに応用されている。このようなパワーＩＣを
低コストで実現するためには、チップサイズの縮小が不
可欠である。従って、パワーＩＣにおいて、大きな面積
を占めるパワートランジスタ部をいかに小さくするかが
重要な問題であり、さらに、このパワートランジスタ部
を製造する際に、製造工程が増加するようでは製造コス
トの削減は不可能である。
圧と数Ａ程度の高電流出力とを持つパワートランジスタ
と、５Ｖ程度の低電圧で作動する制御回路部とを１チッ
プ化するパワーＩＣの開発が盛んに行なわれており、家
電製品などに応用されている。このようなパワーＩＣを
低コストで実現するためには、チップサイズの縮小が不
可欠である。従って、パワーＩＣにおいて、大きな面積
を占めるパワートランジスタ部をいかに小さくするかが
重要な問題であり、さらに、このパワートランジスタ部
を製造する際に、製造工程が増加するようでは製造コス
トの削減は不可能である。
【０００８】しかしながら、上述した従来の高耐圧ＭＯ
Ｓトランジスタにおいては、素子分離を考慮する必要が
あり、埋込み層の形成やエピタキシャル成長、さらに、
分離拡散層の形成が必要となるため、１チップ化して集
積回路を形成する場合の製造工数が増加し、コスト高に
なってしまう。また、図１９に示す高耐圧ＩＧＢＴは、
エピタキシャル層２１０３の伝導度変調により低オン電
圧で作動し、大電流を処理することができるが、ｐｎｐ
トランジスタが飽和状態となるため、オフ時に、エピタ
キシャル層２１０３および半導体基板２１０１に蓄積し
た少数キャリアの掃き出しに要する時間が長く、２００
ｋHz〜１ＭHzの高速スイッチングを行なう際の大きな損
失となる。また、大きな掃き出し電流が流れることに起
因して、寄生サイリスタが動作し、ターンオフ能力その
ものが失われる可能性もある。
Ｓトランジスタにおいては、素子分離を考慮する必要が
あり、埋込み層の形成やエピタキシャル成長、さらに、
分離拡散層の形成が必要となるため、１チップ化して集
積回路を形成する場合の製造工数が増加し、コスト高に
なってしまう。また、図１９に示す高耐圧ＩＧＢＴは、
エピタキシャル層２１０３の伝導度変調により低オン電
圧で作動し、大電流を処理することができるが、ｐｎｐ
トランジスタが飽和状態となるため、オフ時に、エピタ
キシャル層２１０３および半導体基板２１０１に蓄積し
た少数キャリアの掃き出しに要する時間が長く、２００
ｋHz〜１ＭHzの高速スイッチングを行なう際の大きな損
失となる。また、大きな掃き出し電流が流れることに起
因して、寄生サイリスタが動作し、ターンオフ能力その
ものが失われる可能性もある。
【０００９】一方、図２０に示す高耐圧ＭＯＳＦＥＴに
おいては、横方向に空乏層が広がるため、必要な耐圧を
確保するためには、長いオフセット層が必要であり、こ
のオフセット層の断面積の確保が困難なことからオン時
において、抵抗が増加し易いという問題がある。また、
ドレイン電極２１２３とドレインパッド２１２８とを接
続するドレイン配線２１２６は、層間絶縁膜２１２７を
介してエピタキシャル層２１０３，ソース層２１２１お
よびゲート電極２１２４の上方に設置されているが、Ｌ
ＳＩプロセスにおいて、層間絶縁膜２１２７は６０００
Å〜１００００Å程度の膜厚にしか形成することができ
ないため、ドレイン電極２１２３に高電位が印加された
時に、ゲート電極２１２４のドレイン側端には極度の電
界集中が生じる。このため、ゲート電極２１２４とドレ
イン層２１２２との距離を十分に確保しても２００Ｖ程
度の耐圧しか実現できず、デバイスの信頼性を確保する
ことが困難である。
おいては、横方向に空乏層が広がるため、必要な耐圧を
確保するためには、長いオフセット層が必要であり、こ
のオフセット層の断面積の確保が困難なことからオン時
において、抵抗が増加し易いという問題がある。また、
ドレイン電極２１２３とドレインパッド２１２８とを接
続するドレイン配線２１２６は、層間絶縁膜２１２７を
介してエピタキシャル層２１０３，ソース層２１２１お
よびゲート電極２１２４の上方に設置されているが、Ｌ
ＳＩプロセスにおいて、層間絶縁膜２１２７は６０００
Å〜１００００Å程度の膜厚にしか形成することができ
ないため、ドレイン電極２１２３に高電位が印加された
時に、ゲート電極２１２４のドレイン側端には極度の電
界集中が生じる。このため、ゲート電極２１２４とドレ
イン層２１２２との距離を十分に確保しても２００Ｖ程
度の耐圧しか実現できず、デバイスの信頼性を確保する
ことが困難である。
【００１０】そこで、本発明においては、上記の問題点
に鑑みて、ＣＭＯＳ等の制御回路部を構成する素子と同
一基板に搭載可能で、信頼性が高く、十分な耐圧を有す
る高耐圧ＭＩＳトランジスタを実現することを目的とし
ている。
に鑑みて、ＣＭＯＳ等の制御回路部を構成する素子と同
一基板に搭載可能で、信頼性が高く、十分な耐圧を有す
る高耐圧ＭＩＳトランジスタを実現することを目的とし
ている。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る高耐圧ＭＩＳトランジスタにおいて
は、第１導電型の半導体基板の表面側からのイオン注入
工程およびその後の熱拡散工程により形成された第２導
電型のウェル領域と、このウェル領域内の一端に形成さ
れた第１導電型のベース層，この第１導電型のベース層
内に形成され共にエミッタ電位が印加される第１導電型
のベースコンタクト層，第２導電型のエミッタ層および
このエミッタ層からウェル領域に亘って絶縁ゲート膜を
介して設置されたゲート電極を具備するＭＩＳ部と、ウ
ェル領域の他端に形成された第２導電型のベース層，こ
の第２導電型のベース層内に形成された第１導電型のコ
レクタ層およびこのコレクタ層内に形成されコレクタ電
位が印加される第１導電型で高濃度のコンタクト層を具
備するコレクタ部とを有してなることを特徴としてい
る。
に、本発明に係る高耐圧ＭＩＳトランジスタにおいて
は、第１導電型の半導体基板の表面側からのイオン注入
工程およびその後の熱拡散工程により形成された第２導
電型のウェル領域と、このウェル領域内の一端に形成さ
れた第１導電型のベース層，この第１導電型のベース層
内に形成され共にエミッタ電位が印加される第１導電型
のベースコンタクト層，第２導電型のエミッタ層および
このエミッタ層からウェル領域に亘って絶縁ゲート膜を
介して設置されたゲート電極を具備するＭＩＳ部と、ウ
ェル領域の他端に形成された第２導電型のベース層，こ
の第２導電型のベース層内に形成された第１導電型のコ
レクタ層およびこのコレクタ層内に形成されコレクタ電
位が印加される第１導電型で高濃度のコンタクト層を具
備するコレクタ部とを有してなることを特徴としてい
る。
【００１２】この高耐圧ＭＩＳトランジスタにおいて、
高速スイッチングを可能とするために、ウェル領域内の
ＭＯＳ部とコレクタ層との間に、第２導電型で高濃度の
ドレイン層を形成し、このドレイン層にウェル領域とコ
レクタ層とを短絡的に接続可能なスイッチング素子を備
えた外部回路を接続することが有効である。また、コレ
クタ層内に、コレクタ電位が印加され、半導体基板上に
付加されたウェル領域とコレクタ層とを短絡的に接続可
能なスイッチング素子のソースたる第２導電型で高濃度
のソース層を形成することが有効である。そして、この
スイッチング素子の駆動源は、半導体基板上に構造的に
形成された容量であることが好ましく、スイッチング素
子としては、ＭＩＳＦＥＴあるいはバイポーラトランジ
スタを採用することができる。
高速スイッチングを可能とするために、ウェル領域内の
ＭＯＳ部とコレクタ層との間に、第２導電型で高濃度の
ドレイン層を形成し、このドレイン層にウェル領域とコ
レクタ層とを短絡的に接続可能なスイッチング素子を備
えた外部回路を接続することが有効である。また、コレ
クタ層内に、コレクタ電位が印加され、半導体基板上に
付加されたウェル領域とコレクタ層とを短絡的に接続可
能なスイッチング素子のソースたる第２導電型で高濃度
のソース層を形成することが有効である。そして、この
スイッチング素子の駆動源は、半導体基板上に構造的に
形成された容量であることが好ましく、スイッチング素
子としては、ＭＩＳＦＥＴあるいはバイポーラトランジ
スタを採用することができる。
【００１３】さらに、このような高耐圧ＭＩＳトランジ
スタを備える半導体装置の平面構造としては、コレクタ
層を中心に、このコレクタ層とエミッタ層との間の高抵
抗ウェル領域およびエミッタ層が略同心円状に形成され
たものが好ましく、スイッチング素子を構成する複数の
半導体分離領域のうち、出力電位に近い高電位分離領域
は中心側に、入力電位に近い低電位分離領域は円周側に
形成することが好ましい。
スタを備える半導体装置の平面構造としては、コレクタ
層を中心に、このコレクタ層とエミッタ層との間の高抵
抗ウェル領域およびエミッタ層が略同心円状に形成され
たものが好ましく、スイッチング素子を構成する複数の
半導体分離領域のうち、出力電位に近い高電位分離領域
は中心側に、入力電位に近い低電位分離領域は円周側に
形成することが好ましい。
【００１４】
【作用】斯かる手段を講じた本発明に係る高耐圧ＭＩＳ
トランジスタにおいては、ウェル領域が半導体基板の表
面側からのイオン注入およびその後の熱拡散工程によっ
て形成されていることを特徴とする。従って、ＣＭＯＳ
等の制御回路部を構成する素子との集積化において、埋
込み層の形成やエピタキシャル成長などの高耐圧ＭＩＳ
トランジスタ単独の工程が不要となり、制御回路部を構
成する素子の不純物領域と同一工程にて形成することが
できるので、製造工数を削減でき、集積回路装置を安価
に提供することができる。また、分離拡散層の形成も不
要であるので、素子面積の縮小化が可能となる。しか
も、半導体基板の不純物濃度をウェル領域の不純物濃度
に比して低く設定することができるため、逆バイアス電
圧が印加された場合の半導体基板とウェル領域との接合
から広がる空乏層は主に半導体基板の側へ広がるので、
空乏層の広がる領域を広範囲に確保することができ、素
子の高耐圧化が可能となる。同時に、ウェル領域の不純
物濃度を比較的高く設定することが可能となるので、主
電流経路を低抵抗化することができ、低オン抵抗と高耐
圧との両立を図ることが可能となる。さらに、ウェル領
域の不純物分布は略ガウス分布に従うため、エピタキシ
ャル成長により形成される従来のオフセット層に比して
不純物濃度が均一化されるので、半導体基板とウェル領
域との接合から広がる空乏層内の電界分布がより均一と
なり、さらなる高耐圧化構造を実現することができる。
トランジスタにおいては、ウェル領域が半導体基板の表
面側からのイオン注入およびその後の熱拡散工程によっ
て形成されていることを特徴とする。従って、ＣＭＯＳ
等の制御回路部を構成する素子との集積化において、埋
込み層の形成やエピタキシャル成長などの高耐圧ＭＩＳ
トランジスタ単独の工程が不要となり、制御回路部を構
成する素子の不純物領域と同一工程にて形成することが
できるので、製造工数を削減でき、集積回路装置を安価
に提供することができる。また、分離拡散層の形成も不
要であるので、素子面積の縮小化が可能となる。しか
も、半導体基板の不純物濃度をウェル領域の不純物濃度
に比して低く設定することができるため、逆バイアス電
圧が印加された場合の半導体基板とウェル領域との接合
から広がる空乏層は主に半導体基板の側へ広がるので、
空乏層の広がる領域を広範囲に確保することができ、素
子の高耐圧化が可能となる。同時に、ウェル領域の不純
物濃度を比較的高く設定することが可能となるので、主
電流経路を低抵抗化することができ、低オン抵抗と高耐
圧との両立を図ることが可能となる。さらに、ウェル領
域の不純物分布は略ガウス分布に従うため、エピタキシ
ャル成長により形成される従来のオフセット層に比して
不純物濃度が均一化されるので、半導体基板とウェル領
域との接合から広がる空乏層内の電界分布がより均一と
なり、さらなる高耐圧化構造を実現することができる。
【００１５】そして、この高耐圧ＭＩＳトランジスタに
おいて、主電流経路のエミッタ・ベース間を短絡的に接
続可能なスイッチング素子を素子の複合化により実現す
ることで素子のターンオフ時に、ウェル領域に蓄積する
少数キャリアを速やかにエミッタ側へ引抜くことができ
るので、蓄積キャリアの掃き出しに要する時間を大幅に
短縮することができ、素子の高速スイッチングが可能と
なる。ここで、半導体基板上に構造的に形成された容量
をスイッチング素子の駆動源に利用する場合には、スイ
ッチング素子を制御するための信号端子は不要であり、
素子設計が容易で、また、配線も簡略化される。
おいて、主電流経路のエミッタ・ベース間を短絡的に接
続可能なスイッチング素子を素子の複合化により実現す
ることで素子のターンオフ時に、ウェル領域に蓄積する
少数キャリアを速やかにエミッタ側へ引抜くことができ
るので、蓄積キャリアの掃き出しに要する時間を大幅に
短縮することができ、素子の高速スイッチングが可能と
なる。ここで、半導体基板上に構造的に形成された容量
をスイッチング素子の駆動源に利用する場合には、スイ
ッチング素子を制御するための信号端子は不要であり、
素子設計が容易で、また、配線も簡略化される。
【００１６】さらに、このような高耐圧ＭＩＳトランジ
スタを備える半導体装置の平面構造として略同心円状の
構造を採用する場合には、高電圧出力配線を素子の中央
部からパッケージ端子へ空中配線により行なうことで、
高電圧配線のはい回しがなくなり、高電圧出力配線によ
る電界集中を防止することができるので、素子耐圧の信
頼性が向上される。従って、制御回路部への影響が大き
いＭＩＳ部の信頼性が確保できることから、この高耐圧
ＭＩＳトランジスタを用いた集積回路装置の信頼性の向
上を図ることができる。また、各層の端部の処理が不要
となり、工程的にも、設計的にも容易となる。
スタを備える半導体装置の平面構造として略同心円状の
構造を採用する場合には、高電圧出力配線を素子の中央
部からパッケージ端子へ空中配線により行なうことで、
高電圧配線のはい回しがなくなり、高電圧出力配線によ
る電界集中を防止することができるので、素子耐圧の信
頼性が向上される。従って、制御回路部への影響が大き
いＭＩＳ部の信頼性が確保できることから、この高耐圧
ＭＩＳトランジスタを用いた集積回路装置の信頼性の向
上を図ることができる。また、各層の端部の処理が不要
となり、工程的にも、設計的にも容易となる。
【００１７】
【実施例】つぎに、本発明の実施例を添付図面を参照し
て説明する。
て説明する。
【００１８】〔実施例１〕図１は、本発明の実施例１に
係る高耐圧ＭＯＳトランジスタの構造を示す断面図であ
る。この高耐圧ＭＯＳトランジスタは、ｎ+ 型のエミッ
タ層１０５，ｐ型のベース層，ｎ型のウェル層１０２お
よびｐ型のコレクタ層１０７からなるｎｐｎｐ構造の横
型ＩＧＢＴ１００であり、エミッタ層１０５とコレクタ
層１０７との間のウェル層１０２が広く確保されて高耐
圧構造となっている。本例の高耐圧ＩＧＢＴ１００にお
いて、低濃度で高抵抗のｐ型の半導体基板１０１上に形
成されたｎ型のウェル層１０２の表面には、その一端に
ＭＯＳ部１３１が、また、他端にコレクタ部１３２が形
成されている。ＭＯＳ部１３１には、チャンネル形成層
となるｐ型のベース層１０３が形成されており、その内
部にはさらに、ｎ+ 型のエミッタ層１０５とｐ+ 型のベ
ースコンタクト層１０４とがそれぞれ形成されている。
また、半導体基板１０１の表面には、ウェル層１０２に
隣接する位置に不純物が高濃度に導入されたｐ+ 型のド
ーピング層１１３が形成されている。ＭＯＳ部１３１に
おいて、ｎ+ 型のエミッタ層１０５からｐ型のベース層
１０３およびｎ型のウェル層１０２の表面には、ゲート
酸化膜１１０を介してゲート電極１２５が設置されてい
る。ここで、ＭＯＳ部１３１とコレクタ部１３２との間
のウェル層１０２の表面には、ゲート酸化膜１１０から
一体的に延設する厚いフィールド酸化膜１１２が形成さ
れており、ゲート電極１２５はゲート酸化膜１１０から
フィールド酸化膜１１２に亘って設置されている。そし
て、エミッタ層１０５，ベースコンタクト層１０４およ
びドーピング層１１３には、いずれもエミッタ電極１２
４が接続されている。このように、ＭＯＳ部１３１にお
いては、エミッタ層１０５とベース層１０３とが２重拡
散構造になっており、また、フィールド酸化膜１１２に
よってゲート電極１２５のコレクタ部１３２の側の電界
が緩和されるため、素子耐圧がより向上する構造となっ
ている。
係る高耐圧ＭＯＳトランジスタの構造を示す断面図であ
る。この高耐圧ＭＯＳトランジスタは、ｎ+ 型のエミッ
タ層１０５，ｐ型のベース層，ｎ型のウェル層１０２お
よびｐ型のコレクタ層１０７からなるｎｐｎｐ構造の横
型ＩＧＢＴ１００であり、エミッタ層１０５とコレクタ
層１０７との間のウェル層１０２が広く確保されて高耐
圧構造となっている。本例の高耐圧ＩＧＢＴ１００にお
いて、低濃度で高抵抗のｐ型の半導体基板１０１上に形
成されたｎ型のウェル層１０２の表面には、その一端に
ＭＯＳ部１３１が、また、他端にコレクタ部１３２が形
成されている。ＭＯＳ部１３１には、チャンネル形成層
となるｐ型のベース層１０３が形成されており、その内
部にはさらに、ｎ+ 型のエミッタ層１０５とｐ+ 型のベ
ースコンタクト層１０４とがそれぞれ形成されている。
また、半導体基板１０１の表面には、ウェル層１０２に
隣接する位置に不純物が高濃度に導入されたｐ+ 型のド
ーピング層１１３が形成されている。ＭＯＳ部１３１に
おいて、ｎ+ 型のエミッタ層１０５からｐ型のベース層
１０３およびｎ型のウェル層１０２の表面には、ゲート
酸化膜１１０を介してゲート電極１２５が設置されてい
る。ここで、ＭＯＳ部１３１とコレクタ部１３２との間
のウェル層１０２の表面には、ゲート酸化膜１１０から
一体的に延設する厚いフィールド酸化膜１１２が形成さ
れており、ゲート電極１２５はゲート酸化膜１１０から
フィールド酸化膜１１２に亘って設置されている。そし
て、エミッタ層１０５，ベースコンタクト層１０４およ
びドーピング層１１３には、いずれもエミッタ電極１２
４が接続されている。このように、ＭＯＳ部１３１にお
いては、エミッタ層１０５とベース層１０３とが２重拡
散構造になっており、また、フィールド酸化膜１１２に
よってゲート電極１２５のコレクタ部１３２の側の電界
が緩和されるため、素子耐圧がより向上する構造となっ
ている。
【００１９】一方、ウェル層１０２の他端に設けられた
コレクタ部１３２においては、ウェル層１０２の表面に
ｎ型のベース層１０６が形成されており、このベース層
１０６の内部には、ｐ型のコレクタ層１０７とｎ+ 型の
ベースコンタクト層１０９とが形成されている。さら
に、コレクタ層１０７の表面には、ｐ+ 型のコンタクト
層１０８が形成されている。なお、コンタクト層１０８
およびベースコンタクト層１０９には、それぞれコレク
タ電極１２６が接続されている。このように、コレクタ
部１３２においても、コレクタ層１０７とベース層１０
６とが２重拡散構造になっており、素子耐圧が確保され
ている。なお、エミッタ電極１２４にはエミッタ端子１
１４が、ゲート電極１２５にはゲート端子１１５が、そ
して、コレクタ電極１２６にはコレクタ端子１１６がそ
れぞれ接続されている。また、半導体基板１０１には、
実装時に裏面側から接地電位が供給されるようになって
いる。
コレクタ部１３２においては、ウェル層１０２の表面に
ｎ型のベース層１０６が形成されており、このベース層
１０６の内部には、ｐ型のコレクタ層１０７とｎ+ 型の
ベースコンタクト層１０９とが形成されている。さら
に、コレクタ層１０７の表面には、ｐ+ 型のコンタクト
層１０８が形成されている。なお、コンタクト層１０８
およびベースコンタクト層１０９には、それぞれコレク
タ電極１２６が接続されている。このように、コレクタ
部１３２においても、コレクタ層１０７とベース層１０
６とが２重拡散構造になっており、素子耐圧が確保され
ている。なお、エミッタ電極１２４にはエミッタ端子１
１４が、ゲート電極１２５にはゲート端子１１５が、そ
して、コレクタ電極１２６にはコレクタ端子１１６がそ
れぞれ接続されている。また、半導体基板１０１には、
実装時に裏面側から接地電位が供給されるようになって
いる。
【００２０】ここで、本例の高耐圧ＩＧＢＴ１００にお
いて、半導体基板１０１上に形成されているウェル層１
０２を初めとする各不純物領域は、半導体基板１０１の
表面からのイオン注入工程、およびその後の熱拡散工程
により形成されている。たとえば、ウェル層１０２は半
導体基板１０１の表面からドナーとしてＰを９０ｋＶで
イオン注入し、このイオン注入工程の後に酸素雰囲気下
で１１００℃の拡散処理を行って形成されている。この
ような構造の本高耐圧ＩＧＢＴ１００においては、各拡
散層のイオン総量および拡散深さなどを高精度で制御で
きるため、素子耐圧やオン電圧およびオン電流のバラツ
キを小さく抑えることができ、素子の信頼性を向上させ
ることができる。さらに、従来のように、埋込み層の形
成やエピタキシャル成長の必要がないので、製造工程を
削減することができ、従来の製造方法に比して約３０％
の低価格化ができる。
いて、半導体基板１０１上に形成されているウェル層１
０２を初めとする各不純物領域は、半導体基板１０１の
表面からのイオン注入工程、およびその後の熱拡散工程
により形成されている。たとえば、ウェル層１０２は半
導体基板１０１の表面からドナーとしてＰを９０ｋＶで
イオン注入し、このイオン注入工程の後に酸素雰囲気下
で１１００℃の拡散処理を行って形成されている。この
ような構造の本高耐圧ＩＧＢＴ１００においては、各拡
散層のイオン総量および拡散深さなどを高精度で制御で
きるため、素子耐圧やオン電圧およびオン電流のバラツ
キを小さく抑えることができ、素子の信頼性を向上させ
ることができる。さらに、従来のように、埋込み層の形
成やエピタキシャル成長の必要がないので、製造工程を
削減することができ、従来の製造方法に比して約３０％
の低価格化ができる。
【００２１】つぎに、本高耐圧ＩＧＢＴ１００の動作に
ついて説明する。まず、オン時において、エミッタ電極
１２４に印加されるエミッタ電位に対し、コレクタ電極
１２６に正のコレクタ電圧が印加されている状態で、ゲ
ート電極１２５にエミッタ電位に対し、しきい電圧以上
の正電位を印加すると、ゲート電極１２５の直下のベー
ス層１０３の表面が反転してチャンネルとして動作し、
エミッタ層１０５より電子がウェル層１０２に流れ出
す。これらウェル層１０２に流れ出した電子は、ウェル
層１０２に沿って横向きに流れ、ベースコンタクト層１
０９に達し吸収される。この時、エミッタ層１０５から
の電子電流はコレクタ層１０７の直下を経てベースコン
タクト層１０９へ流れ込むため、コレクタ層１０７の直
下で発生する電圧降下により、ウェル層１０２にはコレ
クタ層１０７から正孔が注入される。このことにより、
ウェル層１０２は電子と正孔とが共存する伝導度変調状
態となり、さらに多くの電子電流が流れると共に、コレ
クタ層１０７より注入された正孔がベース層１０３およ
び半導体基板１０１へ達する正孔電流成分も加わって、
本高耐圧ＩＧＢＴ１００は低オン電圧で動作し、大電流
を駆動することができる。
ついて説明する。まず、オン時において、エミッタ電極
１２４に印加されるエミッタ電位に対し、コレクタ電極
１２６に正のコレクタ電圧が印加されている状態で、ゲ
ート電極１２５にエミッタ電位に対し、しきい電圧以上
の正電位を印加すると、ゲート電極１２５の直下のベー
ス層１０３の表面が反転してチャンネルとして動作し、
エミッタ層１０５より電子がウェル層１０２に流れ出
す。これらウェル層１０２に流れ出した電子は、ウェル
層１０２に沿って横向きに流れ、ベースコンタクト層１
０９に達し吸収される。この時、エミッタ層１０５から
の電子電流はコレクタ層１０７の直下を経てベースコン
タクト層１０９へ流れ込むため、コレクタ層１０７の直
下で発生する電圧降下により、ウェル層１０２にはコレ
クタ層１０７から正孔が注入される。このことにより、
ウェル層１０２は電子と正孔とが共存する伝導度変調状
態となり、さらに多くの電子電流が流れると共に、コレ
クタ層１０７より注入された正孔がベース層１０３およ
び半導体基板１０１へ達する正孔電流成分も加わって、
本高耐圧ＩＧＢＴ１００は低オン電圧で動作し、大電流
を駆動することができる。
【００２２】つぎに、オフ時において、ゲート電極１２
５に零またはエミッタ電位に対して負の電位を印加する
と、ベース層１０３の表面に形成されていたチャンネル
が消滅し、エミッタ層１０５からの電子の注入が停止
し、本高耐圧ＩＧＢＴ１００は導通状態から電圧印加状
態へと移行する。この外部電源から印加されるエミッタ
・コレクタ間電圧によりウェル層１０２および半導体基
板１０１に蓄積している少数キャリアはエミッタ層１０
５およびコレクタ層１０７の側に掃き出され、本高耐圧
ＩＧＢＴ１００はオフ状態となる。この時、ウェル層１
０２と半導体基板１０１とのｐｎ接合、およびウェル層
１０２とベース層１０３とのｐｎ接合には印加電圧に応
じて空乏層が広がり、電界がかかる。ここで、本高耐圧
ＩＧＢＴ１００においては、ウェル層１０２をイオン注
入工程などによって形成しているため、半導体基板１０
１の不純物濃度をウェル層１０２の不純物濃度に比して
低く設定することができ、半導体基板１０１とウェル層
１０２とのｐｎ接合では主に半導体基板１０１の側へ空
乏層が広がるので、空乏層の広がる領域が確保され、素
子の高耐圧化を実現する。また、ウェル層１０２を従来
の高耐圧ＭＯＳトランジスタで耐圧を保持するために必
要であった長く、低濃度のオフセット層とする必要がな
いので、ウェル層１０２を縮小化して小型で横方向に薄
い素子として形成可能であり、その不純物濃度を比較的
高く設定することが可能となる。従って、本例の高耐圧
ＩＧＢＴ１００は、低オン抵抗と高耐圧とのトレードオ
フを改善し、それらの両立を図ることが可能となる。ま
た、イオン注入および熱拡散工程によってウェル層１０
２が形成されるため、ウェル層１０２内の不純物分布は
略ガウス分布に従うので、エピタキシャル成長により形
成される従来のオフセット層に比して不純物濃度が均一
化される。それ故、半導体基板１０１とウェル層１０２
とのｐｎ接合から広がる空乏層内の電界分布がより均一
となるので、さらなる高耐圧化構造を実現することがで
きる。そして、本高耐圧ＩＧＢＴ１００においては、半
導体基板１０１の表面に形成されたドーピング層１１３
と、ベース層１０６の表面に形成されたベースコンタク
ト層１０９とを備えているため、ターンオフ時に、ウェ
ル層１０２，ベース層１０６および半導体基板１０１中
に流入したキャリアをこれらドーピング層１１３および
ベースコンタクト層１０９を介して引き抜くことができ
るので、蓄積キャリアの掃き出しに要する時間を短縮す
ることができ、高速のスイッチングが可能となる。
５に零またはエミッタ電位に対して負の電位を印加する
と、ベース層１０３の表面に形成されていたチャンネル
が消滅し、エミッタ層１０５からの電子の注入が停止
し、本高耐圧ＩＧＢＴ１００は導通状態から電圧印加状
態へと移行する。この外部電源から印加されるエミッタ
・コレクタ間電圧によりウェル層１０２および半導体基
板１０１に蓄積している少数キャリアはエミッタ層１０
５およびコレクタ層１０７の側に掃き出され、本高耐圧
ＩＧＢＴ１００はオフ状態となる。この時、ウェル層１
０２と半導体基板１０１とのｐｎ接合、およびウェル層
１０２とベース層１０３とのｐｎ接合には印加電圧に応
じて空乏層が広がり、電界がかかる。ここで、本高耐圧
ＩＧＢＴ１００においては、ウェル層１０２をイオン注
入工程などによって形成しているため、半導体基板１０
１の不純物濃度をウェル層１０２の不純物濃度に比して
低く設定することができ、半導体基板１０１とウェル層
１０２とのｐｎ接合では主に半導体基板１０１の側へ空
乏層が広がるので、空乏層の広がる領域が確保され、素
子の高耐圧化を実現する。また、ウェル層１０２を従来
の高耐圧ＭＯＳトランジスタで耐圧を保持するために必
要であった長く、低濃度のオフセット層とする必要がな
いので、ウェル層１０２を縮小化して小型で横方向に薄
い素子として形成可能であり、その不純物濃度を比較的
高く設定することが可能となる。従って、本例の高耐圧
ＩＧＢＴ１００は、低オン抵抗と高耐圧とのトレードオ
フを改善し、それらの両立を図ることが可能となる。ま
た、イオン注入および熱拡散工程によってウェル層１０
２が形成されるため、ウェル層１０２内の不純物分布は
略ガウス分布に従うので、エピタキシャル成長により形
成される従来のオフセット層に比して不純物濃度が均一
化される。それ故、半導体基板１０１とウェル層１０２
とのｐｎ接合から広がる空乏層内の電界分布がより均一
となるので、さらなる高耐圧化構造を実現することがで
きる。そして、本高耐圧ＩＧＢＴ１００においては、半
導体基板１０１の表面に形成されたドーピング層１１３
と、ベース層１０６の表面に形成されたベースコンタク
ト層１０９とを備えているため、ターンオフ時に、ウェ
ル層１０２，ベース層１０６および半導体基板１０１中
に流入したキャリアをこれらドーピング層１１３および
ベースコンタクト層１０９を介して引き抜くことができ
るので、蓄積キャリアの掃き出しに要する時間を短縮す
ることができ、高速のスイッチングが可能となる。
【００２３】このように、本例の高耐圧ＩＧＢＴ１００
は、基板の厚さをそれ程必要とせず、制御回路部を構成
するＣＭＯＳおよびバイポーラトランジスタなどの基板
と同程度の厚さで十分な耐圧を得ることができるので、
低耐圧の制御回路部と同一基板上に形成することが可能
となる。
は、基板の厚さをそれ程必要とせず、制御回路部を構成
するＣＭＯＳおよびバイポーラトランジスタなどの基板
と同程度の厚さで十分な耐圧を得ることができるので、
低耐圧の制御回路部と同一基板上に形成することが可能
となる。
【００２４】図２は、上述した高耐圧ＩＧＢＴ１００と
同一基板上に形成可能な低耐圧制御回路部を示す断面図
である。本図において、ｐ型の半導体基板１０１の表面
には、ｐ型ウェル１８０２に形成されたｎチャンネル型
ＭＯＳと、ｎ型ウェル１８０３に形成されたｐチャンネ
ル型ＭＯＳとからなるＣＭＯＳにより低耐圧制御回路部
が形成されている。この低耐圧制御回路部において、ｎ
型ウェル１８０３は図１に示す高耐圧ＩＧＢＴ１００の
ｎ型ウェル層１０２と同一工程で形成可能であり、ま
た、ｐ型のフィールド層１８０４およびｎ型のフィール
ド層１８０５は同高耐圧ＩＧＢＴ１００のｐ型のベース
層１０３およびｎ型のベース層１０６と同一工程で形成
可能である。勿論、低耐圧制御回路部のソース，ドレイ
ン層においても同高耐圧ＩＧＢＴ１００のエミッタ，コ
レクタ層と同一工程で形成することが可能である。この
ように、本例の高耐圧ＩＧＢＴ１００を用いて１チップ
化した半導体集積回路装置においては、高耐圧用の不純
物領域と、低耐圧制御回路部の不純物領域とを同時に形
成することができ、チップの製造工程を短縮することが
可能である。
同一基板上に形成可能な低耐圧制御回路部を示す断面図
である。本図において、ｐ型の半導体基板１０１の表面
には、ｐ型ウェル１８０２に形成されたｎチャンネル型
ＭＯＳと、ｎ型ウェル１８０３に形成されたｐチャンネ
ル型ＭＯＳとからなるＣＭＯＳにより低耐圧制御回路部
が形成されている。この低耐圧制御回路部において、ｎ
型ウェル１８０３は図１に示す高耐圧ＩＧＢＴ１００の
ｎ型ウェル層１０２と同一工程で形成可能であり、ま
た、ｐ型のフィールド層１８０４およびｎ型のフィール
ド層１８０５は同高耐圧ＩＧＢＴ１００のｐ型のベース
層１０３およびｎ型のベース層１０６と同一工程で形成
可能である。勿論、低耐圧制御回路部のソース，ドレイ
ン層においても同高耐圧ＩＧＢＴ１００のエミッタ，コ
レクタ層と同一工程で形成することが可能である。この
ように、本例の高耐圧ＩＧＢＴ１００を用いて１チップ
化した半導体集積回路装置においては、高耐圧用の不純
物領域と、低耐圧制御回路部の不純物領域とを同時に形
成することができ、チップの製造工程を短縮することが
可能である。
【００２５】なお、本例の高耐圧ＩＧＢＴ１００と１チ
ップ化する低耐圧制御回路部としては、ＣＭＯＳの他、
バイポーラトランジスタあるいはＢｉＣＭＯＳであって
も良いことは勿論である。
ップ化する低耐圧制御回路部としては、ＣＭＯＳの他、
バイポーラトランジスタあるいはＢｉＣＭＯＳであって
も良いことは勿論である。
【００２６】〔実施例２〕図３は、本発明の実施例２に
係る高耐圧ＩＧＢＴ１００ａの構造を示す断面図であ
る。なお、図３に示す高耐圧ＩＧＢＴ１００ａにおい
て、図１に示す高耐圧ＩＧＢＴ１００と共通する部分に
は同一参照符号を付し、その説明を省略する。
係る高耐圧ＩＧＢＴ１００ａの構造を示す断面図であ
る。なお、図３に示す高耐圧ＩＧＢＴ１００ａにおい
て、図１に示す高耐圧ＩＧＢＴ１００と共通する部分に
は同一参照符号を付し、その説明を省略する。
【００２７】この高耐圧ＩＧＢＴ１００ａにおいて、実
施例１の高耐圧ＩＧＢＴ１００と異なる点は、コレクタ
部１３２の近傍のウェル層１０２の表面に、ｎ+ 型のド
レイン層２０８が形成されている点にある。このドレイ
ン層２０８にはドレイン電極２１２が接続され、本高耐
圧ＩＧＢＴ１００ａと同一チップ内に設けられた外部素
子とを接続している。
施例１の高耐圧ＩＧＢＴ１００と異なる点は、コレクタ
部１３２の近傍のウェル層１０２の表面に、ｎ+ 型のド
レイン層２０８が形成されている点にある。このドレイ
ン層２０８にはドレイン電極２１２が接続され、本高耐
圧ＩＧＢＴ１００ａと同一チップ内に設けられた外部素
子とを接続している。
【００２８】図４は、本例の高耐圧ＩＧＢＴ１００ａを
外部素子と共に示す等価回路図である。図において、外
部素子はｎチャンネル型のＭＯＳＦＥＴ２２０，容量２
２１および第１，第２のダイオード２２２，２２３から
なり、ドレイン層２０８をコレクタ端子１１６に短絡的
に接続可能となっている。外部素子において、ＭＯＳＦ
ＥＴ２２０はドレイン層２０８とコレクタ端子１１６と
の間に、ソースがコレクタ端子１１６に接続するように
配設され、このＭＯＳＦＥＴ２２０のゲート・ドレイン
間には容量２２１が接続されている。そして、容量２２
１の絶縁破壊防止を目的とした保護用の第１のダイオー
ド２２２が容量２２１に並列に、カソードがＭＯＳＦＥ
Ｔ２２０のゲートに接続するように配設されており、ま
た、第２のダイオード２２３がＭＯＳＦＥＴ２２０のゲ
ート・ソース間に、カソードがＭＯＳＦＥＴ２２０のゲ
ートに接続するように配設されている。
外部素子と共に示す等価回路図である。図において、外
部素子はｎチャンネル型のＭＯＳＦＥＴ２２０，容量２
２１および第１，第２のダイオード２２２，２２３から
なり、ドレイン層２０８をコレクタ端子１１６に短絡的
に接続可能となっている。外部素子において、ＭＯＳＦ
ＥＴ２２０はドレイン層２０８とコレクタ端子１１６と
の間に、ソースがコレクタ端子１１６に接続するように
配設され、このＭＯＳＦＥＴ２２０のゲート・ドレイン
間には容量２２１が接続されている。そして、容量２２
１の絶縁破壊防止を目的とした保護用の第１のダイオー
ド２２２が容量２２１に並列に、カソードがＭＯＳＦＥ
Ｔ２２０のゲートに接続するように配設されており、ま
た、第２のダイオード２２３がＭＯＳＦＥＴ２２０のゲ
ート・ソース間に、カソードがＭＯＳＦＥＴ２２０のゲ
ートに接続するように配設されている。
【００２９】つぎに、上記構成の外部素子が接続された
本高耐圧ＩＧＢＴ１００ａの動作について説明する。な
お、本高耐圧ＩＧＢＴ１００ａにおいて、オン時の動作
は実施例１の高耐圧ＩＧＢＴ１００と略同様であるの
で、説明を省略する。この高耐圧ＩＧＢＴ１００ａの特
徴的なことは、オン状態からオフ状態へ移行する素子の
ターンオフ時に、外部素子のＭＯＳＦＥＴ２２０をオン
することにより、ウェル層１０２の内の少数キャリアで
ある正孔をドレイン層２０８から早急に引き抜いて、素
子の高速スイッチングを実現している点にある。すなわ
ち、本例の高耐圧ＩＧＢＴ１００ａのオン電圧は１０Ｖ
程度であり、主電流はコレクタ端子１１６（コレクタ層
１０７）よりウェル層１０２内の寄生抵抗２１９，２１
７および２１６を通り、ＭＯＳＦＥＴ１３１のチャンネ
ルを経てエミッタ層１０５（エミッタ端子１１４）に達
する。このため、寄生抵抗２１９，２１７の電圧降下に
等しい電圧から第２のダイオード２２３の順方向電圧を
引いた電圧が容量２２１に印加され、蓄えられる（約５
Ｖ）。この状態から素子のターンオフ時に、ＭＯＳＦＥ
Ｔ１３１がオフすると、ドレイン層２０８の電位が上昇
してコレクタ電位と等しくなるため、第１，第２のダイ
オード２２２，２２３によって流出を妨げられていた容
量２２１の電荷により、ＭＯＳＦＥＴ２２０のゲート電
位がソースであるコレクタ電位より上昇し、ＭＯＳＦＥ
Ｔ２２０はオン状態となる。このため、本高耐圧ＩＧＢ
Ｔ１００ａにおいて、ドレイン層２０８とコレクタ層１
０７（コレクタ端子１１６）とが短絡的に接続されるた
め、ウェル層１０２の内の少数キャリアがドレイン層２
０８を介して早急にコレクタ端子１１６の側に流出する
ので、蓄積キャリアの掃き出しに要する時間を大幅に短
縮することができ、素子の高速スイッチングが可能とな
る。
本高耐圧ＩＧＢＴ１００ａの動作について説明する。な
お、本高耐圧ＩＧＢＴ１００ａにおいて、オン時の動作
は実施例１の高耐圧ＩＧＢＴ１００と略同様であるの
で、説明を省略する。この高耐圧ＩＧＢＴ１００ａの特
徴的なことは、オン状態からオフ状態へ移行する素子の
ターンオフ時に、外部素子のＭＯＳＦＥＴ２２０をオン
することにより、ウェル層１０２の内の少数キャリアで
ある正孔をドレイン層２０８から早急に引き抜いて、素
子の高速スイッチングを実現している点にある。すなわ
ち、本例の高耐圧ＩＧＢＴ１００ａのオン電圧は１０Ｖ
程度であり、主電流はコレクタ端子１１６（コレクタ層
１０７）よりウェル層１０２内の寄生抵抗２１９，２１
７および２１６を通り、ＭＯＳＦＥＴ１３１のチャンネ
ルを経てエミッタ層１０５（エミッタ端子１１４）に達
する。このため、寄生抵抗２１９，２１７の電圧降下に
等しい電圧から第２のダイオード２２３の順方向電圧を
引いた電圧が容量２２１に印加され、蓄えられる（約５
Ｖ）。この状態から素子のターンオフ時に、ＭＯＳＦＥ
Ｔ１３１がオフすると、ドレイン層２０８の電位が上昇
してコレクタ電位と等しくなるため、第１，第２のダイ
オード２２２，２２３によって流出を妨げられていた容
量２２１の電荷により、ＭＯＳＦＥＴ２２０のゲート電
位がソースであるコレクタ電位より上昇し、ＭＯＳＦＥ
Ｔ２２０はオン状態となる。このため、本高耐圧ＩＧＢ
Ｔ１００ａにおいて、ドレイン層２０８とコレクタ層１
０７（コレクタ端子１１６）とが短絡的に接続されるた
め、ウェル層１０２の内の少数キャリアがドレイン層２
０８を介して早急にコレクタ端子１１６の側に流出する
ので、蓄積キャリアの掃き出しに要する時間を大幅に短
縮することができ、素子の高速スイッチングが可能とな
る。
【００３０】このように、本例の高耐圧ＩＧＢＴ１００
ａにおいては、コレクタ部１３２の近傍のウェル層１０
２の表面に、ドレイン層２０８を設け（ドレイン層２０
８の位置はウェル層１０２内の寄生抵抗２１６，２１７
の比によって決定される。）、このドレイン層２０８と
コレクタ端子１１６とを外部素子により短絡的に接続す
ることを特徴とする。従って、素子のターンオフ時に、
ウェル層１０２の内の少数キャリアを速やかに消滅させ
ることができ、素子の高速スイッチングが可能となる。
ここで、外部素子において、ドレイン層２０８とコレク
タ端子１１６との間に設置され、この間を短絡的に接続
するＭＯＳＦＥＴ２２０を制御するゲート信号は、素子
の複合化によって形成された容量２２１の電荷に基づく
ものである。それ故、外部素子を制御するための端子は
必要なく、素子設計が容易となり、配線も簡略化され
る。
ａにおいては、コレクタ部１３２の近傍のウェル層１０
２の表面に、ドレイン層２０８を設け（ドレイン層２０
８の位置はウェル層１０２内の寄生抵抗２１６，２１７
の比によって決定される。）、このドレイン層２０８と
コレクタ端子１１６とを外部素子により短絡的に接続す
ることを特徴とする。従って、素子のターンオフ時に、
ウェル層１０２の内の少数キャリアを速やかに消滅させ
ることができ、素子の高速スイッチングが可能となる。
ここで、外部素子において、ドレイン層２０８とコレク
タ端子１１６との間に設置され、この間を短絡的に接続
するＭＯＳＦＥＴ２２０を制御するゲート信号は、素子
の複合化によって形成された容量２２１の電荷に基づく
ものである。それ故、外部素子を制御するための端子は
必要なく、素子設計が容易となり、配線も簡略化され
る。
【００３１】なお、本例の外部素子において、ＭＯＳＦ
ＥＴ２２０ではなく、バイポーラトランジスタにてドレ
イン層２０８とコレクタ端子１１６とを接続することが
可能であり、その等価回路を図５に示す。本図におい
て、ドレイン層２０８とコレクタ端子１１６との間には
ｎｐｎトランジスタ２２４が、そのエミッタがコレクタ
端子１１６に接続するように配設されている。従って、
素子のオフ時には、容量２２１から放出される電荷がト
ランジスタ２２４のベース電流となり、このトランジス
タ２２４が飽和状態に移行するため、ドレイン層２０８
とコレクタ端子１１６とが短絡的に接続されるので、図
４に示す回路と同様な効果を得ることができる。
ＥＴ２２０ではなく、バイポーラトランジスタにてドレ
イン層２０８とコレクタ端子１１６とを接続することが
可能であり、その等価回路を図５に示す。本図におい
て、ドレイン層２０８とコレクタ端子１１６との間には
ｎｐｎトランジスタ２２４が、そのエミッタがコレクタ
端子１１６に接続するように配設されている。従って、
素子のオフ時には、容量２２１から放出される電荷がト
ランジスタ２２４のベース電流となり、このトランジス
タ２２４が飽和状態に移行するため、ドレイン層２０８
とコレクタ端子１１６とが短絡的に接続されるので、図
４に示す回路と同様な効果を得ることができる。
【００３２】〔実施例３〕図６は、本発明の実施例３に
係る高耐圧ＩＧＢＴ１００ｂの構造を示す断面図であ
る。なお、図６に示す高耐圧ＩＧＢＴ１００ｂにおい
て、図３に示す高耐圧ＩＧＢＴ１００ａと共通する部分
には同一参照符号を付し、その説明を省略する。この高
耐圧ＩＧＢＴ１００ｂにおいて、実施例２の高耐圧ＩＧ
ＢＴ１００ａと異なる点は、ｎ+ 型のドレイン層２０８
がコレクタ部１３２のベース層１０６に隣接して形成さ
れている点にある。なお、本例の高耐圧ＩＧＢＴ１００
ｂにおいても、ドレイン層２０８にはドレイン電極２１
２が接続され、同一チップ内に設けられた外部素子に接
続されている。
係る高耐圧ＩＧＢＴ１００ｂの構造を示す断面図であ
る。なお、図６に示す高耐圧ＩＧＢＴ１００ｂにおい
て、図３に示す高耐圧ＩＧＢＴ１００ａと共通する部分
には同一参照符号を付し、その説明を省略する。この高
耐圧ＩＧＢＴ１００ｂにおいて、実施例２の高耐圧ＩＧ
ＢＴ１００ａと異なる点は、ｎ+ 型のドレイン層２０８
がコレクタ部１３２のベース層１０６に隣接して形成さ
れている点にある。なお、本例の高耐圧ＩＧＢＴ１００
ｂにおいても、ドレイン層２０８にはドレイン電極２１
２が接続され、同一チップ内に設けられた外部素子に接
続されている。
【００３３】図７は、本例の高耐圧ＩＧＢＴ１００ｂを
外部素子と共に示す等価回路図である。なお、図７に示
す等価回路において、図４および図５に示す等価回路と
同一部分には同一参照符号を付してある。図７におい
て、本例の特徴は外部素子の構成にあり、ｎチャンネル
型のＭＯＳＦＥＴ２２０，容量２２１および第１，第２
のダイオード２２２，２２３に加えて、本高耐圧ＩＧＢ
Ｔ１００ｂと同じゲート信号により制御される第２のｎ
チャンネル型のＭＯＳＦＥＴ３０６を備えている点であ
る。この第２のＭＯＳＦＥＴ３０６は、エミッタ端子１
１４と容量２２１との間に、ソースがエミッタ端子１１
４に接続するように設置されており、また、そのゲート
はゲート電極１２５に金属配線で接続されて本高耐圧Ｉ
ＧＢＴ１００ｂのゲート信号と同一信号が印加されるよ
うになっている。
外部素子と共に示す等価回路図である。なお、図７に示
す等価回路において、図４および図５に示す等価回路と
同一部分には同一参照符号を付してある。図７におい
て、本例の特徴は外部素子の構成にあり、ｎチャンネル
型のＭＯＳＦＥＴ２２０，容量２２１および第１，第２
のダイオード２２２，２２３に加えて、本高耐圧ＩＧＢ
Ｔ１００ｂと同じゲート信号により制御される第２のｎ
チャンネル型のＭＯＳＦＥＴ３０６を備えている点であ
る。この第２のＭＯＳＦＥＴ３０６は、エミッタ端子１
１４と容量２２１との間に、ソースがエミッタ端子１１
４に接続するように設置されており、また、そのゲート
はゲート電極１２５に金属配線で接続されて本高耐圧Ｉ
ＧＢＴ１００ｂのゲート信号と同一信号が印加されるよ
うになっている。
【００３４】このような構成の本高耐圧ＩＧＢＴ１００
ｂにおいても、実施例２の高耐圧ＩＧＢＴ１００ａと同
様に、素子のターンオフ時に、ウェル層１０２の内の少
数キャリアをドレイン層２０８から早急に引き抜くこと
ができ、素子の高速スイッチングを実現することができ
る。すなわち、本高耐圧ＩＧＢＴ１００ｂにおいて、ゲ
ート端子１１５にしきい値以上の電圧を印加すると、本
高耐圧ＩＧＢＴ１００ｂの側のＭＯＳＦＥＴ１３１と共
に第２のＭＯＳＦＥＴ３０６もオンするため、容量２２
１の両端には本高耐圧ＩＧＢＴ１００ｂのオン電圧から
第２のダイオード２２３の順方向電圧を引いた電圧が印
加される。このため、素子のターンオフ時に、ゲート端
子１１５に零またはエミッタ電位に対して負の電位を印
加すると、第２のＭＯＳＦＥＴ３０６がオフし、第２の
ＭＯＳＦＥＴ３０６のドレインはコレクタ電位と等しく
なるので、容量２２１の電荷によりＭＯＳＦＥＴ２２０
がオン状態となる。従って、ドレイン層２０８とコレク
タ層１０７（コレクタ端子１１６）とが短絡的に接続さ
れるため、ウェル層１０２の内の少数キャリアを速やか
に消滅させることができ、素子の高速スイッチングが可
能となる。
ｂにおいても、実施例２の高耐圧ＩＧＢＴ１００ａと同
様に、素子のターンオフ時に、ウェル層１０２の内の少
数キャリアをドレイン層２０８から早急に引き抜くこと
ができ、素子の高速スイッチングを実現することができ
る。すなわち、本高耐圧ＩＧＢＴ１００ｂにおいて、ゲ
ート端子１１５にしきい値以上の電圧を印加すると、本
高耐圧ＩＧＢＴ１００ｂの側のＭＯＳＦＥＴ１３１と共
に第２のＭＯＳＦＥＴ３０６もオンするため、容量２２
１の両端には本高耐圧ＩＧＢＴ１００ｂのオン電圧から
第２のダイオード２２３の順方向電圧を引いた電圧が印
加される。このため、素子のターンオフ時に、ゲート端
子１１５に零またはエミッタ電位に対して負の電位を印
加すると、第２のＭＯＳＦＥＴ３０６がオフし、第２の
ＭＯＳＦＥＴ３０６のドレインはコレクタ電位と等しく
なるので、容量２２１の電荷によりＭＯＳＦＥＴ２２０
がオン状態となる。従って、ドレイン層２０８とコレク
タ層１０７（コレクタ端子１１６）とが短絡的に接続さ
れるため、ウェル層１０２の内の少数キャリアを速やか
に消滅させることができ、素子の高速スイッチングが可
能となる。
【００３５】なお、本例の外部素子においても実施例２
と同様に、ＭＯＳＦＥＴ２２０ではなく、バイポーラト
ランジスタにてドレイン層２０８とコレクタ端子１１６
とを接続することが可能であり、その等価回路を図８に
示す。本図において、ドレイン層２０８とコレクタ端子
１１６との間にはｎｐｎトランジスタ２２４が、そのエ
ミッタがコレクタ端子１１６に接続するように配設され
ており、素子のオフ時に、ドレイン層２０８とコレクタ
端子１１６とを短絡的に接続することができ、図７に示
す回路と同様な効果を得ることができる。
と同様に、ＭＯＳＦＥＴ２２０ではなく、バイポーラト
ランジスタにてドレイン層２０８とコレクタ端子１１６
とを接続することが可能であり、その等価回路を図８に
示す。本図において、ドレイン層２０８とコレクタ端子
１１６との間にはｎｐｎトランジスタ２２４が、そのエ
ミッタがコレクタ端子１１６に接続するように配設され
ており、素子のオフ時に、ドレイン層２０８とコレクタ
端子１１６とを短絡的に接続することができ、図７に示
す回路と同様な効果を得ることができる。
【００３６】〔実施例４〕図９（ａ）は本発明の実施例
４に係る高耐圧ＩＧＢＴ１００ｃの構造を示す平面図、
図９（ｂ）はその断面図である。なお、図９（ｂ）にお
いて、図３に示す高耐圧ＩＧＢＴ１００ａと共通する部
分には同一参照符号を付し、その説明を省略する。この
高耐圧ＩＧＢＴ１００ｃにおいて、実施例２の高耐圧Ｉ
ＧＢＴ１００ａと異なる点は、実施例２における外部素
子がウェル層１０２内に形成されている点にある。すな
わち、半導体基板１０１上に形成されたウェル層１０２
の表面には、その一端にＭＯＳ部１３１が形成され、エ
ミッタ電極１２４およびゲート電極１２５が設置されて
いる。一方、他端にはｎ型のベース層１０６が形成さ
れ、このベース層１０６の内には２つのｐ型のウェルに
よりコレクタ層１０７およびウェル層４０１が形成され
ている。さらに、コレクタ層１０７の内にはｐ+型のコ
ンタクト層１０８およびｎ+ 型のソース層４０４が形成
され、ウェル層４０１の内にも同様にｐ+ 型のコンタク
ト層４０７およびｎ+ 型のコンタクト層４０８が形成さ
れている。そして、コレクタ層１０７とウェル層４０１
との間にはｎ+ 型のベースコンタクト層１０９が形成さ
れている。この高耐圧ＩＧＢＴ１００ｃにおいて、ｎ+
型のソース層４０４からｐ型のコレクタ層１０７および
ｎ型のベース層１０６の表面には、フィールド酸化膜１
１２から一体的に延設するゲート酸化膜１１１を介して
第２のゲート電極４０９が設置されており、この第２の
ゲート電極４０９はゲート酸化膜１１１からフィールド
酸化膜１１２へ跨がって設置されている。また、ｎ+ 型
のソース層４０４からｐ+ 型のコンタクト層１０８，コ
レクタ層１０７，ベース層１０６，ベースコンタクト層
１０９，ウェル層４０１およびｐ+ 型のコンタクト層４
０７の表面にはコレクタ電極１２６が接続されている。
また、ｎ+ 型のコンタクト層４０８は金属配線４１４に
よって第２のゲート電極４０９と接続されており、第２
のゲート電極４０９にはフィールドプレート４１３が接
続されている。
４に係る高耐圧ＩＧＢＴ１００ｃの構造を示す平面図、
図９（ｂ）はその断面図である。なお、図９（ｂ）にお
いて、図３に示す高耐圧ＩＧＢＴ１００ａと共通する部
分には同一参照符号を付し、その説明を省略する。この
高耐圧ＩＧＢＴ１００ｃにおいて、実施例２の高耐圧Ｉ
ＧＢＴ１００ａと異なる点は、実施例２における外部素
子がウェル層１０２内に形成されている点にある。すな
わち、半導体基板１０１上に形成されたウェル層１０２
の表面には、その一端にＭＯＳ部１３１が形成され、エ
ミッタ電極１２４およびゲート電極１２５が設置されて
いる。一方、他端にはｎ型のベース層１０６が形成さ
れ、このベース層１０６の内には２つのｐ型のウェルに
よりコレクタ層１０７およびウェル層４０１が形成され
ている。さらに、コレクタ層１０７の内にはｐ+型のコ
ンタクト層１０８およびｎ+ 型のソース層４０４が形成
され、ウェル層４０１の内にも同様にｐ+ 型のコンタク
ト層４０７およびｎ+ 型のコンタクト層４０８が形成さ
れている。そして、コレクタ層１０７とウェル層４０１
との間にはｎ+ 型のベースコンタクト層１０９が形成さ
れている。この高耐圧ＩＧＢＴ１００ｃにおいて、ｎ+
型のソース層４０４からｐ型のコレクタ層１０７および
ｎ型のベース層１０６の表面には、フィールド酸化膜１
１２から一体的に延設するゲート酸化膜１１１を介して
第２のゲート電極４０９が設置されており、この第２の
ゲート電極４０９はゲート酸化膜１１１からフィールド
酸化膜１１２へ跨がって設置されている。また、ｎ+ 型
のソース層４０４からｐ+ 型のコンタクト層１０８，コ
レクタ層１０７，ベース層１０６，ベースコンタクト層
１０９，ウェル層４０１およびｐ+ 型のコンタクト層４
０７の表面にはコレクタ電極１２６が接続されている。
また、ｎ+ 型のコンタクト層４０８は金属配線４１４に
よって第２のゲート電極４０９と接続されており、第２
のゲート電極４０９にはフィールドプレート４１３が接
続されている。
【００３７】本高耐圧ＩＧＢＴ１００ｃは上記構成を有
しているため、図１０に示すように、図４に示す実施例
２の等価回路と略同様の回路を得ることができる。図１
０に示す等価回路においては、容量２２１の保護用ダイ
オード（図４中の第１のダイオード２２２）が設置され
ていないが、動作上酸化膜の絶縁破壊は生じない。な
お、図１０に示す等価回路において、図４に示す等価回
路と共通する部分には同一参照符号を付してある。図９
および図１０において、ｎ+ 型のソース層４０４は第２
のゲート電極４０９の直下のコレクタ層１０７の表面に
形成されるチャンネルを介してウェル層１０２（ベース
層１０６）と導通し、ｎチャンネル型のＭＯＳＦＥＴ２
２０を構成する。また、第２のゲート電極４０９とウェ
ル層１０２との間にフィールド酸化膜１１２を介して形
成された寄生容量４１０およびフィールドプレート４１
３とウェル層１０２との間に層間絶縁膜１１３を介して
形成された寄生容量４１１によって容量２２１が構成さ
れ、ｐ型のウェル層４０１とｎ+ 型のコンタクト層４０
８とのｐｎ接合によりダイオード２２３が構成されてい
る。
しているため、図１０に示すように、図４に示す実施例
２の等価回路と略同様の回路を得ることができる。図１
０に示す等価回路においては、容量２２１の保護用ダイ
オード（図４中の第１のダイオード２２２）が設置され
ていないが、動作上酸化膜の絶縁破壊は生じない。な
お、図１０に示す等価回路において、図４に示す等価回
路と共通する部分には同一参照符号を付してある。図９
および図１０において、ｎ+ 型のソース層４０４は第２
のゲート電極４０９の直下のコレクタ層１０７の表面に
形成されるチャンネルを介してウェル層１０２（ベース
層１０６）と導通し、ｎチャンネル型のＭＯＳＦＥＴ２
２０を構成する。また、第２のゲート電極４０９とウェ
ル層１０２との間にフィールド酸化膜１１２を介して形
成された寄生容量４１０およびフィールドプレート４１
３とウェル層１０２との間に層間絶縁膜１１３を介して
形成された寄生容量４１１によって容量２２１が構成さ
れ、ｐ型のウェル層４０１とｎ+ 型のコンタクト層４０
８とのｐｎ接合によりダイオード２２３が構成されてい
る。
【００３８】このように、本例の高耐圧ＩＧＢＴ１００
ｃにおいては、ベース層１０６の内にＭＯＳＦＥＴ２２
０およびダイオード２２３を構造的に形成すると共に、
ＭＯＳＦＥＴ２２０のゲート電極４０９およびこのゲー
ト電極４０９と接続されたフィールドプレート４１３
と、ウェル層１０２との間に形成された容量２２１を設
けることにより、等価的に図４に示す実施例２の回路と
同様の回路を実現することができる。従って、実施例２
と同様な効果を得ることができ、素子のターンオフ時
に、高速スイッチングが可能となる。また、素子分離領
域が不要で、しかもウェル層１０２がＭＯＳＦＥＴ２２
０のウェル層、および容量形成部を兼ねているため、素
子面積を縮小することができる。そして、コレクタ電極
１２６をｎ+型のソース層４０４からｐ+ 型のコンタク
ト層１０８，コレクタ層１０７，ベース層１０６，ベー
スコンタクト層１０９，ウェル層４０１およびｐ+ 型の
コンタクト層４０７の表面に亘って接続することによ
り、高耐圧ＩＧＢＴ１００ｃのコレクタ，ＭＯＳＦＥＴ
２２０のソースおよびダイオード２２３のアノード間の
高電圧配線のはい回しが不要となるので、１チップ化す
る上での高電圧配線による耐圧低下を防止することがで
き、集積回路装置の高信頼化を実現することができる。
ｃにおいては、ベース層１０６の内にＭＯＳＦＥＴ２２
０およびダイオード２２３を構造的に形成すると共に、
ＭＯＳＦＥＴ２２０のゲート電極４０９およびこのゲー
ト電極４０９と接続されたフィールドプレート４１３
と、ウェル層１０２との間に形成された容量２２１を設
けることにより、等価的に図４に示す実施例２の回路と
同様の回路を実現することができる。従って、実施例２
と同様な効果を得ることができ、素子のターンオフ時
に、高速スイッチングが可能となる。また、素子分離領
域が不要で、しかもウェル層１０２がＭＯＳＦＥＴ２２
０のウェル層、および容量形成部を兼ねているため、素
子面積を縮小することができる。そして、コレクタ電極
１２６をｎ+型のソース層４０４からｐ+ 型のコンタク
ト層１０８，コレクタ層１０７，ベース層１０６，ベー
スコンタクト層１０９，ウェル層４０１およびｐ+ 型の
コンタクト層４０７の表面に亘って接続することによ
り、高耐圧ＩＧＢＴ１００ｃのコレクタ，ＭＯＳＦＥＴ
２２０のソースおよびダイオード２２３のアノード間の
高電圧配線のはい回しが不要となるので、１チップ化す
る上での高電圧配線による耐圧低下を防止することがで
き、集積回路装置の高信頼化を実現することができる。
【００３９】〔実施例５〕図１１は、本発明の実施例５
に係る高耐圧ＩＧＢＴ１００ｄの構造を示す断面図であ
る。なお、図１１に示す高耐圧ＩＧＢＴ１００ｄにおい
て、図９に示す高耐圧ＩＧＢＴ１００ｃと共通する部分
には同一参照符号を付し、その説明を省略する。図１１
において、本例の高耐圧ＩＧＢＴ１００ｄは、図９に示
す実施例４の高耐圧ＩＧＢＴ１００ｃと同様に、ウェル
層１０２の内に実施例２における外部素子が形成されて
いることを特徴としている。すなわち、半導体基板１０
１上に形成されたウェル層１０２の表面には、その一端
にＭＯＳ部１３１が形成され、エミッタ電極１２４およ
びゲート電極１２５が設置されている。一方、他端には
ｎ型のベース層１０６が形成され、このベース層１０６
の内にｐ型のコレクタ層１０７およびｎ+ 型のベースコ
ンタクト層１０９が形成されている。このコレクタ層１
０７の内には、ｐ+ 型のコンタクト層１０８とｎ+ 型の
エミッタ層１００４とがそれらの端部で重なって形成さ
れており、さらに、ｐ+ 型のコンタクト層１００３を備
えている。この高耐圧ＩＧＢＴ１００ｄにおいて、ｎ型
のベース層１０６からウェル層１０２の表面には、フィ
ールド酸化膜１１２から一体的に延設するゲート酸化膜
１１１を介してキャパシタ電極１００７が設置されてお
り、このキャパシタ電極１００７はゲート酸化膜１１１
からフィールド酸化膜１１２へ跨がって設置されてい
る。また、ｎ+ 型のエミッタ層１００４からｐ+ 型のコ
ンタクト層１０８およびｎ+ 型のベースコンタクト層１
０９の表面にはコレクタ電極１２６が接続されている。
そして、ｐ+ 型のコンタクト層１００３は金属配線１０
１１によってキャパシタ電極１００７と接続されてお
り、この金属配線１０１１は層間絶縁膜１０１０を介し
て広くウェル層１０２の上方部まで配線されている。
に係る高耐圧ＩＧＢＴ１００ｄの構造を示す断面図であ
る。なお、図１１に示す高耐圧ＩＧＢＴ１００ｄにおい
て、図９に示す高耐圧ＩＧＢＴ１００ｃと共通する部分
には同一参照符号を付し、その説明を省略する。図１１
において、本例の高耐圧ＩＧＢＴ１００ｄは、図９に示
す実施例４の高耐圧ＩＧＢＴ１００ｃと同様に、ウェル
層１０２の内に実施例２における外部素子が形成されて
いることを特徴としている。すなわち、半導体基板１０
１上に形成されたウェル層１０２の表面には、その一端
にＭＯＳ部１３１が形成され、エミッタ電極１２４およ
びゲート電極１２５が設置されている。一方、他端には
ｎ型のベース層１０６が形成され、このベース層１０６
の内にｐ型のコレクタ層１０７およびｎ+ 型のベースコ
ンタクト層１０９が形成されている。このコレクタ層１
０７の内には、ｐ+ 型のコンタクト層１０８とｎ+ 型の
エミッタ層１００４とがそれらの端部で重なって形成さ
れており、さらに、ｐ+ 型のコンタクト層１００３を備
えている。この高耐圧ＩＧＢＴ１００ｄにおいて、ｎ型
のベース層１０６からウェル層１０２の表面には、フィ
ールド酸化膜１１２から一体的に延設するゲート酸化膜
１１１を介してキャパシタ電極１００７が設置されてお
り、このキャパシタ電極１００７はゲート酸化膜１１１
からフィールド酸化膜１１２へ跨がって設置されてい
る。また、ｎ+ 型のエミッタ層１００４からｐ+ 型のコ
ンタクト層１０８およびｎ+ 型のベースコンタクト層１
０９の表面にはコレクタ電極１２６が接続されている。
そして、ｐ+ 型のコンタクト層１００３は金属配線１０
１１によってキャパシタ電極１００７と接続されてお
り、この金属配線１０１１は層間絶縁膜１０１０を介し
て広くウェル層１０２の上方部まで配線されている。
【００４０】図１２に、本高耐圧ＩＧＢＴ１００ｄの等
価回路を示してある。図１２において、本高耐圧ＩＧＢ
Ｔ１００ｄのターンオフ時に、ウェル層１０２中の少数
キャリアを引き抜くためのｎｐｎ型トランジスタ１１０
６は、ｎ+ 型のエミッタ層１００４，コレクタ層１０７
およびウェル層１０２（ベース層１０６）から構成され
ている。また、容量１１０７は３つの寄生容量、すなわ
ち、キャパシタ電極１００７とウェル層１０２との間に
ゲート酸化膜１１１を介して形成された第１の寄生容
量，キャパシタ電極１００７とウェル層１０２との間に
フィールド酸化膜１１２を介して形成された第２の寄生
容量および金属配線１０１１とウェル層１０２との間に
層間絶縁膜１０１０を介して形成された第３の寄生容量
によって構成されている。
価回路を示してある。図１２において、本高耐圧ＩＧＢ
Ｔ１００ｄのターンオフ時に、ウェル層１０２中の少数
キャリアを引き抜くためのｎｐｎ型トランジスタ１１０
６は、ｎ+ 型のエミッタ層１００４，コレクタ層１０７
およびウェル層１０２（ベース層１０６）から構成され
ている。また、容量１１０７は３つの寄生容量、すなわ
ち、キャパシタ電極１００７とウェル層１０２との間に
ゲート酸化膜１１１を介して形成された第１の寄生容
量，キャパシタ電極１００７とウェル層１０２との間に
フィールド酸化膜１１２を介して形成された第２の寄生
容量および金属配線１０１１とウェル層１０２との間に
層間絶縁膜１０１０を介して形成された第３の寄生容量
によって構成されている。
【００４１】このような構成の本高耐圧ＩＧＢＴ１００
ｄにおいて、オン時には主電流はコレクタ端子１１６
（コレクタ層１０７）よりウェル層１０２内の寄生抵抗
２１９，２１７および２１６を通り、ＭＯＳＦＥＴ１３
１のチャンネルを経てエミッタ層１０５（エミッタ端子
１１４）に達する。このため、寄生抵抗２１９，２１７
に生じる電圧から寄生抵抗１１０２に生じる電圧を引い
た電圧が容量１１０７に印加される。この状態から素子
のターンオフ時に、ＭＯＳＦＥＴ１３１がオフすると、
ノード１１０９の電位はコレクタ電位と等しくなるた
め、容量１１０７から放出される電荷がトランジスタ１
１０６のベース電流となり、このトランジスタ１１０６
が飽和状態に移行する。従って、ノード１１１０とコレ
クタ端子１１６とが短絡的に接続されるので、ウェル層
１０２の内の少数キャリアが早急にコレクタ端子１１６
の側に流出するので、蓄積キャリアの掃き出しに要する
時間を大幅に短縮することができ、素子の高速スイッチ
ングが可能となる。また、本高耐圧ＩＧＢＴ１００ｄに
おいては、トランジスタ１１０６および容量１１０７を
構造的にウェル層１０２内に形成すると共に、高電圧配
線のはい回しが不要な構造となっているため、実施例４
の高耐圧ＩＧＢＴ１００ｃと同様に、１チップ化した場
合の小型化および高信頼化を同時に実現することができ
る。
ｄにおいて、オン時には主電流はコレクタ端子１１６
（コレクタ層１０７）よりウェル層１０２内の寄生抵抗
２１９，２１７および２１６を通り、ＭＯＳＦＥＴ１３
１のチャンネルを経てエミッタ層１０５（エミッタ端子
１１４）に達する。このため、寄生抵抗２１９，２１７
に生じる電圧から寄生抵抗１１０２に生じる電圧を引い
た電圧が容量１１０７に印加される。この状態から素子
のターンオフ時に、ＭＯＳＦＥＴ１３１がオフすると、
ノード１１０９の電位はコレクタ電位と等しくなるた
め、容量１１０７から放出される電荷がトランジスタ１
１０６のベース電流となり、このトランジスタ１１０６
が飽和状態に移行する。従って、ノード１１１０とコレ
クタ端子１１６とが短絡的に接続されるので、ウェル層
１０２の内の少数キャリアが早急にコレクタ端子１１６
の側に流出するので、蓄積キャリアの掃き出しに要する
時間を大幅に短縮することができ、素子の高速スイッチ
ングが可能となる。また、本高耐圧ＩＧＢＴ１００ｄに
おいては、トランジスタ１１０６および容量１１０７を
構造的にウェル層１０２内に形成すると共に、高電圧配
線のはい回しが不要な構造となっているため、実施例４
の高耐圧ＩＧＢＴ１００ｃと同様に、１チップ化した場
合の小型化および高信頼化を同時に実現することができ
る。
【００４２】〔実施例６〕図１３は本発明の実施例６に
係る高耐圧ＩＧＢＴ１００ｅの構造を示す断面図、図１
４はその等価回路図である。本例の高耐圧ＩＧＢＴ１０
０ｅにおいて、その等価回路は、図７に示す実施例３の
等価回路と同一であり、半導体基板１０１の表面側に形
成した３つのｎ型ウェルにより等価的にこの回路を得て
いることを特徴としている。すなわち、半導体基板１０
１の表面側に形成された３つのｎ型ウェル群のうちの第
１のウェル層６０１には電流駆動の主経路であるＩＧＴ
Ｂが形成されている。ウェル層６０１の一端にはＭＯＳ
部１３１が形成され、一方、他端に形成されたｎ型のベ
ース層６０４の内には、ｐ型のコレクタ層６０５および
ｐ型のベース層６０６が形成されている。さらに、コレ
クタ層６０５の内には、ｐ+ 型のコンタクト層６０７お
よびｎ+ 型のソース層６２６が形成され、ベース層６０
６の内には、ｐ+ 型のベースコンタクト層６０９および
ｎ+ 型のコンタクト層６１０が形成されている。そし
て、コレクタ層６０５とベース層６０６の間にはｎ+ 型
のベースコンタクト層６０８が形成されている。
係る高耐圧ＩＧＢＴ１００ｅの構造を示す断面図、図１
４はその等価回路図である。本例の高耐圧ＩＧＢＴ１０
０ｅにおいて、その等価回路は、図７に示す実施例３の
等価回路と同一であり、半導体基板１０１の表面側に形
成した３つのｎ型ウェルにより等価的にこの回路を得て
いることを特徴としている。すなわち、半導体基板１０
１の表面側に形成された３つのｎ型ウェル群のうちの第
１のウェル層６０１には電流駆動の主経路であるＩＧＴ
Ｂが形成されている。ウェル層６０１の一端にはＭＯＳ
部１３１が形成され、一方、他端に形成されたｎ型のベ
ース層６０４の内には、ｐ型のコレクタ層６０５および
ｐ型のベース層６０６が形成されている。さらに、コレ
クタ層６０５の内には、ｐ+ 型のコンタクト層６０７お
よびｎ+ 型のソース層６２６が形成され、ベース層６０
６の内には、ｐ+ 型のベースコンタクト層６０９および
ｎ+ 型のコンタクト層６１０が形成されている。そし
て、コレクタ層６０５とベース層６０６の間にはｎ+ 型
のベースコンタクト層６０８が形成されている。
【００４３】一方、第２のウェル層６０２には、第１の
ウェル層６０１内に構造的に形成されたｎチャンネル型
のＭＯＳＦＥＴ２２０の駆動源としての容量２２１およ
びこの容量２２１の保護用ダイオード２２２が形成され
ている。すなわち、ウェル層６０２の内に形成されたｎ
型のベース層６１１の内には、ｐ型のベース層６１２お
よび２つのｎ+ 型のベースコンタクト層６１３，６１６
が形成されている。さらに、ベース層６１２の内には、
ｐ+ 型のベースコンタクト層６１４およびｎ+型のコン
タクト層６１５が形成されている。ここで、ベース層６
１１の表面に設置されるキャパシタ電極６２４は、ゲー
ト酸化膜と同等の数百Åの薄い膜を介して設置されてい
るため、キャパシタ面積を低減することが可能になって
いる。
ウェル層６０１内に構造的に形成されたｎチャンネル型
のＭＯＳＦＥＴ２２０の駆動源としての容量２２１およ
びこの容量２２１の保護用ダイオード２２２が形成され
ている。すなわち、ウェル層６０２の内に形成されたｎ
型のベース層６１１の内には、ｐ型のベース層６１２お
よび２つのｎ+ 型のベースコンタクト層６１３，６１６
が形成されている。さらに、ベース層６１２の内には、
ｐ+ 型のベースコンタクト層６１４およびｎ+型のコン
タクト層６１５が形成されている。ここで、ベース層６
１１の表面に設置されるキャパシタ電極６２４は、ゲー
ト酸化膜と同等の数百Åの薄い膜を介して設置されてい
るため、キャパシタ面積を低減することが可能になって
いる。
【００４４】また、第３のウェル層６０３には、第１の
ウェル層６０１内に形成されたＩＧＢＴと同一の耐圧を
有する高耐圧のｎチャンネル型ＭＯＳＦＥＴ３０６が形
成されている。すなわち、ウェル層６０３の内には、ｎ
型のベース層６１７およびｐ型のベース層６１９が形成
されている。さらに、ｎ型のベース層６１７内にはｎ+
型のベースコンタクト層６１８が形成されており、ｐ型
のベース層６１９の内には、ｐ+ 型のベースコンタクト
層６２１およびｎ+ 型のソース層６２０が形成されてい
る。
ウェル層６０１内に形成されたＩＧＢＴと同一の耐圧を
有する高耐圧のｎチャンネル型ＭＯＳＦＥＴ３０６が形
成されている。すなわち、ウェル層６０３の内には、ｎ
型のベース層６１７およびｐ型のベース層６１９が形成
されている。さらに、ｎ型のベース層６１７内にはｎ+
型のベースコンタクト層６１８が形成されており、ｐ型
のベース層６１９の内には、ｐ+ 型のベースコンタクト
層６２１およびｎ+ 型のソース層６２０が形成されてい
る。
【００４５】これらウェル群内に形成された各半導体領
域において、エミッタ層１０５からベース層１０３およ
びウェル層６０１の表面には第１のゲート電極１２５
が、また、ソース層６２０からベース層６１９およびウ
ェル層６０３の表面には第２のゲート電極６２５が設置
されており、これらゲート電極１２５，６２５はゲート
端子１１５に接続されている。また、ソース層６２６か
らベース層６０５，ベース層６０４およびウェル層６０
１の表面には第３のゲート電極６２３が、ベース層６１
１の表面にはキャパシタ電極６２４が設置されており、
これらはコンタクト層６１０およびコンタクト層６１５
と接続されている。また、ベースコンタクト層１０４，
エミッタ層１０５，ベースコンタクト層６２１およびソ
ース層６２０は金属配線によりエミッタ端子１１４に接
続されている。そして、ソース層６２６，コンタクト層
６０７，ベースコンタクト層６０８およびベースコンタ
クト層６０９はコレクタ端子１１６に接続されている。
なお、ベースコンタクト層６１３とベースコンタクト層
６１４とは短絡されており、また、ベースコンタクト層
６１６とベースコンタクト層６１８とも短絡されてい
る。
域において、エミッタ層１０５からベース層１０３およ
びウェル層６０１の表面には第１のゲート電極１２５
が、また、ソース層６２０からベース層６１９およびウ
ェル層６０３の表面には第２のゲート電極６２５が設置
されており、これらゲート電極１２５，６２５はゲート
端子１１５に接続されている。また、ソース層６２６か
らベース層６０５，ベース層６０４およびウェル層６０
１の表面には第３のゲート電極６２３が、ベース層６１
１の表面にはキャパシタ電極６２４が設置されており、
これらはコンタクト層６１０およびコンタクト層６１５
と接続されている。また、ベースコンタクト層１０４，
エミッタ層１０５，ベースコンタクト層６２１およびソ
ース層６２０は金属配線によりエミッタ端子１１４に接
続されている。そして、ソース層６２６，コンタクト層
６０７，ベースコンタクト層６０８およびベースコンタ
クト層６０９はコレクタ端子１１６に接続されている。
なお、ベースコンタクト層６１３とベースコンタクト層
６１４とは短絡されており、また、ベースコンタクト層
６１６とベースコンタクト層６１８とも短絡されてい
る。
【００４６】このように、本高耐圧ＩＧＢＴ１００ｅに
おいては、半導体基板１０１の表面側に３つのウェル層
６０１，６０２，６０３を相互に隣接して形成し、これ
らウェル群の内にＭＯＳＦＥＴ２２０，２２３，容量２
２１およびダイオード２２２，２２３を構造的に形成す
ることにより、等価的に図７に示す実施例３の回路と同
様の回路を実現することができる。従って、実施例３と
同様な効果を得ることができ、素子のターンオフ時に、
高速スイッチングが可能となる。また、各ウェル間には
１０Ｖ程度の電位差しか生じないため、ウェル間隔をウ
ェル同士が接しない程度に隣接して形成することができ
るので、素子面積を縮小することができる。そして、第
２のウェル層６０２および第３のウェル層６０３に形成
される素子は、第１のウェル層６０１内に形成されるＭ
ＯＳＦＥＴ２２０の駆動用の素子であるため、第２，第
３のウェル層６０２，６０３の素子面積は第１のウェル
層６０１の素子面積に比して小さくて良い（約１／１
０）。従って、素子のスイッチング特性を向上させるに
当たり、第２，第３のウェル層６０２，６０３により形
成される回路を付加しても大幅な面積増大となることは
ない。さらに、本高耐圧ＩＧＢＴ１００ｅの出力端子は
単体ＩＧＢＴと同様の３つであるので、素子設計が容易
となり、配線も簡略化される。
おいては、半導体基板１０１の表面側に３つのウェル層
６０１，６０２，６０３を相互に隣接して形成し、これ
らウェル群の内にＭＯＳＦＥＴ２２０，２２３，容量２
２１およびダイオード２２２，２２３を構造的に形成す
ることにより、等価的に図７に示す実施例３の回路と同
様の回路を実現することができる。従って、実施例３と
同様な効果を得ることができ、素子のターンオフ時に、
高速スイッチングが可能となる。また、各ウェル間には
１０Ｖ程度の電位差しか生じないため、ウェル間隔をウ
ェル同士が接しない程度に隣接して形成することができ
るので、素子面積を縮小することができる。そして、第
２のウェル層６０２および第３のウェル層６０３に形成
される素子は、第１のウェル層６０１内に形成されるＭ
ＯＳＦＥＴ２２０の駆動用の素子であるため、第２，第
３のウェル層６０２，６０３の素子面積は第１のウェル
層６０１の素子面積に比して小さくて良い（約１／１
０）。従って、素子のスイッチング特性を向上させるに
当たり、第２，第３のウェル層６０２，６０３により形
成される回路を付加しても大幅な面積増大となることは
ない。さらに、本高耐圧ＩＧＢＴ１００ｅの出力端子は
単体ＩＧＢＴと同様の３つであるので、素子設計が容易
となり、配線も簡略化される。
【００４７】〔実施例７〕図１５は本発明の実施例７に
係る高耐圧ＩＧＢＴ１００ｆの構造を示す断面図、図１
６はその等価回路図である。なお、図１５に示す高耐圧
ＩＧＢＴ１００ｆにおいて、図１３に示す高耐圧ＩＧＢ
Ｔ１００ｅと共通する部分には同一参照符号を付し、そ
の説明を省略する。この高耐圧ＩＧＢＴ１００ｆにおい
て、実施例６の高耐圧ＩＧＢＴ１００ｅと異なる点は、
第１のウェル層６０１内に形成される少数キャリア引抜
き用のスイッチング素子がｎｐｎトランジスタ２２４と
して形成されている点にある。すなわち、本高耐圧ＩＧ
ＢＴ１００ｆにおいて、第１のウェル層６０１の他端に
形成されたｎ型のベース層６０４内には、ｐ型のコレク
タ層６０５およびｎ+ 型のベースコンタクト層６０８が
形成されている。そして、コレクタ層６０５の内には、
２つのｐ+ 型のコンタクト層１２０７，１２０９および
ｎ+ 型のエミッタ層１２０８が形成されており、このエ
ミッタ層１２０８，コレクタ層６０５およびウェル層６
０１によりｎｐｎトランジスタ２２４が構成されてい
る。
係る高耐圧ＩＧＢＴ１００ｆの構造を示す断面図、図１
６はその等価回路図である。なお、図１５に示す高耐圧
ＩＧＢＴ１００ｆにおいて、図１３に示す高耐圧ＩＧＢ
Ｔ１００ｅと共通する部分には同一参照符号を付し、そ
の説明を省略する。この高耐圧ＩＧＢＴ１００ｆにおい
て、実施例６の高耐圧ＩＧＢＴ１００ｅと異なる点は、
第１のウェル層６０１内に形成される少数キャリア引抜
き用のスイッチング素子がｎｐｎトランジスタ２２４と
して形成されている点にある。すなわち、本高耐圧ＩＧ
ＢＴ１００ｆにおいて、第１のウェル層６０１の他端に
形成されたｎ型のベース層６０４内には、ｐ型のコレク
タ層６０５およびｎ+ 型のベースコンタクト層６０８が
形成されている。そして、コレクタ層６０５の内には、
２つのｐ+ 型のコンタクト層１２０７，１２０９および
ｎ+ 型のエミッタ層１２０８が形成されており、このエ
ミッタ層１２０８，コレクタ層６０５およびウェル層６
０１によりｎｐｎトランジスタ２２４が構成されてい
る。
【００４８】このように、本例の高耐圧ＩＧＢＴ１００
ｆにおいては、素子のオン時に、容量２２１の両端には
本高耐圧ＩＧＢＴ１００ｆのオン電圧から寄生抵抗７０
４の電圧降下を引いた電圧が印加される。そして、素子
がオフ状態に移行すると、ＭＯＳＦＥＴ１３１，３０６
がオフするため、ノード１３１０，１３１２はコレクタ
電位と等しくなるので、容量２２１に蓄積されていた電
荷がｎｐｎトランジスタ２２４のベース電流となり、ト
ランジスタ２２４がオンする。このため、トランジスタ
２２４は飽和状態となり、ノード１３１２とコレクタ端
子１１６とを短絡的に接続することができるので、高速
スイッチングが可能となる。また、本高耐圧ＩＧＢＴ１
００ｆにおいても、各ウェル間の電位差は１０Ｖ程度で
あるので、実施例６の高耐圧ＩＧＢＴ１００ｅと同様
に、素子面積を大幅に増大させることなく素子特性を向
上させることができる。さらに、本例の複合素子におい
て、トランジスタ２２４の電流増幅率（ｈfe）を約１０
〜５０の範囲に設定できるため、容量２２１に蓄積させ
る電荷はウェル層１０２内に蓄積する少数キャリア総量
の１／ｈfeで良い。従って、大きなキャパシタ面積は不
要であるので、第２，第３のウェル層６０２，６０３が
占める面積を低減することができ、複合素子の縮小化が
可能となる。
ｆにおいては、素子のオン時に、容量２２１の両端には
本高耐圧ＩＧＢＴ１００ｆのオン電圧から寄生抵抗７０
４の電圧降下を引いた電圧が印加される。そして、素子
がオフ状態に移行すると、ＭＯＳＦＥＴ１３１，３０６
がオフするため、ノード１３１０，１３１２はコレクタ
電位と等しくなるので、容量２２１に蓄積されていた電
荷がｎｐｎトランジスタ２２４のベース電流となり、ト
ランジスタ２２４がオンする。このため、トランジスタ
２２４は飽和状態となり、ノード１３１２とコレクタ端
子１１６とを短絡的に接続することができるので、高速
スイッチングが可能となる。また、本高耐圧ＩＧＢＴ１
００ｆにおいても、各ウェル間の電位差は１０Ｖ程度で
あるので、実施例６の高耐圧ＩＧＢＴ１００ｅと同様
に、素子面積を大幅に増大させることなく素子特性を向
上させることができる。さらに、本例の複合素子におい
て、トランジスタ２２４の電流増幅率（ｈfe）を約１０
〜５０の範囲に設定できるため、容量２２１に蓄積させ
る電荷はウェル層１０２内に蓄積する少数キャリア総量
の１／ｈfeで良い。従って、大きなキャパシタ面積は不
要であるので、第２，第３のウェル層６０２，６０３が
占める面積を低減することができ、複合素子の縮小化が
可能となる。
【００４９】〔実施例８〕つぎに、上述した高耐圧ＩＧ
ＢＴなどの高耐圧出力素子において、高電圧出力の取り
出し方法について説明する。
ＢＴなどの高耐圧出力素子において、高電圧出力の取り
出し方法について説明する。
【００５０】図１７（ａ）は本実施例に係る高耐圧ＭＯ
ＳＦＥＴの構造を示す断面図、図１７（ｂ）はその平面
図である。これらの図において、ｐ型の半導体基板１４
０１の表面側に形成されたｎ型のウェル層１４０２の内
には、その一端にｐ型のベース層１４０３およびｎ+ 型
のドレイン層１４０７が形成されている。そして、ベー
ス層１４０３の内には、ｐ+ 型のベースコンタクト層１
４１５およびｎ+ 型のソース層１４０４が形成され、こ
のソース層１４０４の端部からベース層１４０３および
ウェル層１４０２の表面にはゲート酸化膜を介してゲー
ト電極１４０５が設置されている。また、ベースコンタ
クト層１４１５およびソース層１４０４には入力電極
（ソース電極）１４１１が接続され、ドレイン層１４０
７には出力パッド（ドレイン電極）１４０９が接続され
ている。この高耐圧ＭＯＳＦＥＴは、平面的には出力パ
ッド１４０９を中心として、その外側に順に、ドレイン
層１４０７，高抵抗領域１４０８，ゲート電極１４０５
および入力電極１４１１が略等間隔的に設置されてい
る。また、外部回路とのインターフェイスのために、入
力電極１４１１に接続する入力配線１４１２と、ゲート
電極１４０５に接続するゲート配線１４１３とが設けら
れている。この高耐圧ＭＯＳＦＥＴは、チップ端１４１
４に近い位置に配設されており、出力パッド１４０９は
ワイヤボンディングにより空中配線でリードフレームに
接続される。なお、バンプなどのベアチップ実装の場合
には、必ずしもチップ端に設置する必要はない。
ＳＦＥＴの構造を示す断面図、図１７（ｂ）はその平面
図である。これらの図において、ｐ型の半導体基板１４
０１の表面側に形成されたｎ型のウェル層１４０２の内
には、その一端にｐ型のベース層１４０３およびｎ+ 型
のドレイン層１４０７が形成されている。そして、ベー
ス層１４０３の内には、ｐ+ 型のベースコンタクト層１
４１５およびｎ+ 型のソース層１４０４が形成され、こ
のソース層１４０４の端部からベース層１４０３および
ウェル層１４０２の表面にはゲート酸化膜を介してゲー
ト電極１４０５が設置されている。また、ベースコンタ
クト層１４１５およびソース層１４０４には入力電極
（ソース電極）１４１１が接続され、ドレイン層１４０
７には出力パッド（ドレイン電極）１４０９が接続され
ている。この高耐圧ＭＯＳＦＥＴは、平面的には出力パ
ッド１４０９を中心として、その外側に順に、ドレイン
層１４０７，高抵抗領域１４０８，ゲート電極１４０５
および入力電極１４１１が略等間隔的に設置されてい
る。また、外部回路とのインターフェイスのために、入
力電極１４１１に接続する入力配線１４１２と、ゲート
電極１４０５に接続するゲート配線１４１３とが設けら
れている。この高耐圧ＭＯＳＦＥＴは、チップ端１４１
４に近い位置に配設されており、出力パッド１４０９は
ワイヤボンディングにより空中配線でリードフレームに
接続される。なお、バンプなどのベアチップ実装の場合
には、必ずしもチップ端に設置する必要はない。
【００５１】このような構成の本高耐圧ＭＯＳＦＥＴ
は、出力パッド１４０９からの高電圧出力配線がゲート
電極１４０５および入力電極１４１１と数ｍｍという十
分広い間隔を保って交差するため、高電圧出力配線によ
る電界集中を緩和して素子耐圧の劣化を防止することが
できるので、高信頼性の素子とすることができる。ま
た、高電圧出力配線を空中配線とすることにより、素子
表面の高電圧出力配線スペースが不要となるので、素子
面積を低減することができ、装置の縮小化が可能とな
る。
は、出力パッド１４０９からの高電圧出力配線がゲート
電極１４０５および入力電極１４１１と数ｍｍという十
分広い間隔を保って交差するため、高電圧出力配線によ
る電界集中を緩和して素子耐圧の劣化を防止することが
できるので、高信頼性の素子とすることができる。ま
た、高電圧出力配線を空中配線とすることにより、素子
表面の高電圧出力配線スペースが不要となるので、素子
面積を低減することができ、装置の縮小化が可能とな
る。
【００５２】なお、高耐圧ＭＯＳＦＥＴの平面構造にお
いて、本例に示した形状の他、同心円構造を呈するもの
であってもよく、また、ゲート電極や入力電極がクシ歯
状に形成されていてもよい。
いて、本例に示した形状の他、同心円構造を呈するもの
であってもよく、また、ゲート電極や入力電極がクシ歯
状に形成されていてもよい。
【００５３】〔実施例９〕図１８に、高耐圧ＩＧＴＢの
平面構造を示してある。なお、この高耐圧ＩＧＢＴの断
面構造は図１３に示す高耐圧ＩＧＢＴ１００ｅの構造と
同一である。図１８において、本例の高耐圧ＩＧＢＴは
３つのｎウェル群より構成される複合素子であり、素子
中央部に配置された出力パッド１５０４を中心として第
２のウェル層６０２が形成され、その周囲に略等間隔的
に第１のウェル層６０１が形成されている。そして、こ
の第１のウェル層６０１の領域内に第３のウェル層６０
３が素子分離されて形成されている。第１のウェル層６
０１において、ウェル層６０１内に形成される高耐圧Ｉ
ＧＢＴは２００〜１２００Ｖの耐圧を必要とするため、
この耐圧が確保されるようにエミッタ領域１５１１とコ
レクタ領域１５０９とはウェル層６０１中の高抵抗領域
１５０５を挟んで位置している。また、第３のウェル層
６０３においても、この内に形成される高耐圧ＭＯＳＦ
ＥＴの耐圧が確保されるようにソース領域１５１２とド
レイン領域１５１０とがウェル層６０３中の高抵抗領域
１５０６を挟んで形成されている。ここで、第２のウェ
ル層６０２内に形成される素子は出力パッド１５０４の
周囲の付加回路領域１５０８に位置し、電位的に取り得
る値は出力パッド１５０４，コレクタ領域１５０９およ
びドレイン領域１５１０に略等しく、その電位差は１０
Ｖ程度であるので、この複合素子の高抵抗領域１５０
５，１５０６に対して出力パッド１５０４の側に形成さ
れている。なお、本例では存在しないが、エミッタ領域
１５１１，ソース領域１５１２あるいはゲート領域１５
０７の電位に近い電位を取り得る素子を複合素子として
採用する場合には、高抵抗領域１５０５，１５０６に対
して側方側（エミッタ，ソース側）にウェル層を形成
し、その内に素子を配置することになる。
平面構造を示してある。なお、この高耐圧ＩＧＢＴの断
面構造は図１３に示す高耐圧ＩＧＢＴ１００ｅの構造と
同一である。図１８において、本例の高耐圧ＩＧＢＴは
３つのｎウェル群より構成される複合素子であり、素子
中央部に配置された出力パッド１５０４を中心として第
２のウェル層６０２が形成され、その周囲に略等間隔的
に第１のウェル層６０１が形成されている。そして、こ
の第１のウェル層６０１の領域内に第３のウェル層６０
３が素子分離されて形成されている。第１のウェル層６
０１において、ウェル層６０１内に形成される高耐圧Ｉ
ＧＢＴは２００〜１２００Ｖの耐圧を必要とするため、
この耐圧が確保されるようにエミッタ領域１５１１とコ
レクタ領域１５０９とはウェル層６０１中の高抵抗領域
１５０５を挟んで位置している。また、第３のウェル層
６０３においても、この内に形成される高耐圧ＭＯＳＦ
ＥＴの耐圧が確保されるようにソース領域１５１２とド
レイン領域１５１０とがウェル層６０３中の高抵抗領域
１５０６を挟んで形成されている。ここで、第２のウェ
ル層６０２内に形成される素子は出力パッド１５０４の
周囲の付加回路領域１５０８に位置し、電位的に取り得
る値は出力パッド１５０４，コレクタ領域１５０９およ
びドレイン領域１５１０に略等しく、その電位差は１０
Ｖ程度であるので、この複合素子の高抵抗領域１５０
５，１５０６に対して出力パッド１５０４の側に形成さ
れている。なお、本例では存在しないが、エミッタ領域
１５１１，ソース領域１５１２あるいはゲート領域１５
０７の電位に近い電位を取り得る素子を複合素子として
採用する場合には、高抵抗領域１５０５，１５０６に対
して側方側（エミッタ，ソース側）にウェル層を形成
し、その内に素子を配置することになる。
【００５４】このような平面構造を有する本高耐圧ＩＧ
ＢＴにおいては、実施例８の高耐圧ＭＯＳＦＥＴと同様
に、素子中央部に配置された出力パッド１５０４からパ
ッケージ端子へ空中配線にて直接ワイヤボンディングす
ることができるので、高電圧配線が高抵抗領域１５０
５，１５０６を横断することがなく、高電圧配線による
耐圧劣化を防止することができる。従って、制御回路部
への影響が大きい高出力素子部の信頼性が確保できるこ
とから、この高耐圧ＭＩＳトランジスタを用いた集積回
路装置の信頼性の向上を図ることができる。
ＢＴにおいては、実施例８の高耐圧ＭＯＳＦＥＴと同様
に、素子中央部に配置された出力パッド１５０４からパ
ッケージ端子へ空中配線にて直接ワイヤボンディングす
ることができるので、高電圧配線が高抵抗領域１５０
５，１５０６を横断することがなく、高電圧配線による
耐圧劣化を防止することができる。従って、制御回路部
への影響が大きい高出力素子部の信頼性が確保できるこ
とから、この高耐圧ＭＩＳトランジスタを用いた集積回
路装置の信頼性の向上を図ることができる。
【００５５】
【発明の効果】以上のとおり、本発明に係る高耐圧ＭＩ
Ｓトランジスタにおいては、ウェル領域が半導体基板の
表面側からのイオン注入およびその後の熱拡散工程によ
って形成されているため、埋込み層の形成やエピタキシ
ャル成長などの工程が不要となる。従って、本発明によ
れば、高耐圧ＭＩＳトランジスタからなる高出力素子部
とＣＭＯＳ等の制御回路部との同一基板内への集積化に
おいて、高出力素子部を制御回路部と同一工程にて形成
することができるので、製造工数を削減でき、集積回路
装置を安価に提供することができる。また、分離拡散層
の形成も不要であるので、素子面積の縮小化が可能とな
る。しかも、半導体基板の不純物濃度をウェル領域の不
純物濃度に比して低く設定することができるため、逆バ
イアス電圧が印加された場合の空乏層の広がる領域を半
導体基板側に確保することができ、素子の高耐圧化が可
能となる。同時に、ウェル領域の不純物濃度を比較的高
く設定することが可能となるので、主電流経路を低抵抗
化することができ、低オン抵抗と高耐圧との両立を図る
ことが可能となる。
Ｓトランジスタにおいては、ウェル領域が半導体基板の
表面側からのイオン注入およびその後の熱拡散工程によ
って形成されているため、埋込み層の形成やエピタキシ
ャル成長などの工程が不要となる。従って、本発明によ
れば、高耐圧ＭＩＳトランジスタからなる高出力素子部
とＣＭＯＳ等の制御回路部との同一基板内への集積化に
おいて、高出力素子部を制御回路部と同一工程にて形成
することができるので、製造工数を削減でき、集積回路
装置を安価に提供することができる。また、分離拡散層
の形成も不要であるので、素子面積の縮小化が可能とな
る。しかも、半導体基板の不純物濃度をウェル領域の不
純物濃度に比して低く設定することができるため、逆バ
イアス電圧が印加された場合の空乏層の広がる領域を半
導体基板側に確保することができ、素子の高耐圧化が可
能となる。同時に、ウェル領域の不純物濃度を比較的高
く設定することが可能となるので、主電流経路を低抵抗
化することができ、低オン抵抗と高耐圧との両立を図る
ことが可能となる。
【００５６】そして、この高耐圧ＭＩＳトランジスタに
おいて、主電流経路のエミッタ・ベース間を短絡的に接
続可能なスイッチング素子を素子の複合化により実現す
ることで素子のターンオフ時に、ウェル領域に蓄積する
少数キャリアを速やかにエミッタ側へ引抜くことができ
るので、蓄積キャリアの掃き出しに要する時間を大幅に
短縮することができ、素子の高速スイッチングが可能と
なる。
おいて、主電流経路のエミッタ・ベース間を短絡的に接
続可能なスイッチング素子を素子の複合化により実現す
ることで素子のターンオフ時に、ウェル領域に蓄積する
少数キャリアを速やかにエミッタ側へ引抜くことができ
るので、蓄積キャリアの掃き出しに要する時間を大幅に
短縮することができ、素子の高速スイッチングが可能と
なる。
【００５７】さらに、このような高耐圧ＭＩＳトランジ
スタを備える半導体装置の平面構造として略同心円状の
構造を採用する場合には、高電圧出力配線を素子の中央
部からパッケージ端子へ空中配線により行なうことで、
高電圧配線のはい回しがなくなり、高電圧出力配線によ
る電界集中を防止することができるので、素子耐圧の信
頼性が向上される。従って、制御回路部への影響が大き
いＭＩＳ部の信頼性が確保できることから、この高耐圧
ＭＩＳトランジスタを用いた集積回路装置の信頼性の向
上を図ることができる。
スタを備える半導体装置の平面構造として略同心円状の
構造を採用する場合には、高電圧出力配線を素子の中央
部からパッケージ端子へ空中配線により行なうことで、
高電圧配線のはい回しがなくなり、高電圧出力配線によ
る電界集中を防止することができるので、素子耐圧の信
頼性が向上される。従って、制御回路部への影響が大き
いＭＩＳ部の信頼性が確保できることから、この高耐圧
ＭＩＳトランジスタを用いた集積回路装置の信頼性の向
上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る高耐圧ＩＧＢＴの構造
を示す断面図である。
を示す断面図である。
【図２】本発明に係る高耐圧ＭＯＳトランジスタと集積
化されるＣＭＯＳの構成を示す断面図である。
化されるＣＭＯＳの構成を示す断面図である。
【図３】本発明の実施例２に係る高耐圧ＩＧＢＴの構造
を示す断面図である。
を示す断面図である。
【図４】図２に示す高耐圧ＩＧＢＴを外部素子と共に示
す等価回路図である。
す等価回路図である。
【図５】図２に示す高耐圧ＩＧＢＴを外部素子と共に示
す等価回路図である。
す等価回路図である。
【図６】本発明の実施例３に係る高耐圧ＩＧＢＴの構造
を示す断面図である。
を示す断面図である。
【図７】図６に示す高耐圧ＩＧＢＴを外部素子と共に示
す等価回路図である。
す等価回路図である。
【図８】図６に示す高耐圧ＩＧＢＴを外部素子と共に示
す等価回路図である。
す等価回路図である。
【図９】（ａ）は本発明の実施例４に係る高耐圧ＩＧＢ
Ｔの構造を示す平面図、（ｂ）はその断面図である。
Ｔの構造を示す平面図、（ｂ）はその断面図である。
【図１０】図９に示す高耐圧ＩＧＢＴの等価回路図であ
る。
る。
【図１１】本発明の実施例５に係る高耐圧ＩＧＢＴの構
造を示す断面図である。
造を示す断面図である。
【図１２】図１１に示す高耐圧ＩＧＢＴの等価回路図で
ある。
ある。
【図１３】本発明の実施例６に係る高耐圧ＩＧＢＴの構
造を示す断面図である。
造を示す断面図である。
【図１４】図１３に示す高耐圧ＩＧＢＴの等価回路図で
ある。
ある。
【図１５】本発明の実施例７に係る高耐圧ＩＧＢＴの構
造を示す断面図である。
造を示す断面図である。
【図１６】図１５に示す高耐圧ＩＧＢＴの等価回路図で
ある。
ある。
【図１７】（ａ）は本発明の実施例８に係る高耐圧ＭＯ
ＳＦＥＴの構造を示す断面図、（ｂ）はその平面図であ
る。
ＳＦＥＴの構造を示す断面図、（ｂ）はその平面図であ
る。
【図１８】本発明の実施例９に係る高耐圧ＭＯＳＦＥＴ
の構造を示す平面図である。
の構造を示す平面図である。
【図１９】従来の高耐圧ＩＧＢＴの構造を示す断面図で
ある。
ある。
【図２０】（ａ）は従来の高耐圧ＭＯＳＦＥＴの構造を
示す平面図、（ｂ）はそれをＡ−Ａ’線に沿って切断し
た状態を示す断面図である。
示す平面図、（ｂ）はそれをＡ−Ａ’線に沿って切断し
た状態を示す断面図である。
１０１・・・ｐ型の半導体基板 １０２・・・ｎ型のウェル層 １０３・・・ｐ型のベース層 １０４・・・ｐ+ 型のベースコンタクト層 １０５・・・ｎ+ 型のエミッタ層 １０６・・・ｎ型のベース層 １０７・・・ｐ型のコレクタ層 １０８・・・ｐ+ 型のコンタクト層 １０９・・・ｎ+ 型のベースコンタクト層 １１０・・・ゲート酸化膜 １１２・・・フィールド酸化膜 １１３・・・ｐ+ 型のドーピング層 １１４・・・エミッタ端子 １１５・・・ゲート端子 １１６・・・コレクタ端子 １２４・・・エミッタ電極 １２５・・・ゲート電極 １２６・・・コレクタ電極 １３１・・・ＭＯＳ部（ｎチャンネル型ＭＯＳＦＥＴ） １３２・・・コレクタ部 ２０８・・・ドレイン層 ２１２・・・ドレイン電極 ２１８・・・ｐｎｐトランジスタ ２２０・・・ｎチャンネル型ＭＯＳＦＥＴ ２２１・・・容量 ２２２，２２３・・・ダイオード ２２４・・・ｎｐｎトランジスタ ３０６・・・第２のｎチャンネル型ＭＯＳＦＥＴ
Claims (8)
- 【請求項１】 第１導電型の半導体基板の表面側からの
イオン注入工程およびその後の熱拡散工程により形成さ
れた第２導電型のウェル領域と、 このウェル領域内の一端に形成された第１導電型のベー
ス層，この第１導電型のベース層内に形成され共にエミ
ッタ電位が印加される第１導電型のベースコンタクト
層，第２導電型のエミッタ層およびこのエミッタ層から
前記ウェル領域に亘って絶縁ゲート膜を介して設置され
たゲート電極を具備するＭＩＳ部と、 前記ウェル領域の他端に形成された第２導電型のベース
層，この第２導電型のベース層内に形成された第１導電
型のコレクタ層およびこのコレクタ層内に形成されコレ
クタ電位が印加される第１導電型で高濃度のコンタクト
層を具備するコレクタ部と、を有してなることを特徴と
する高耐圧ＭＩＳトランジスタ。 - 【請求項２】 請求項１に規定する高耐圧ＭＩＳトラン
ジスタを備える半導体装置において、前記ウェル領域内
の前記ＭＯＳ部と前記コレクタ層との間には、第２導電
型で高濃度のドレイン層を有しており、このドレイン層
には、前記ウェル領域と前記コレクタ層とを短絡的に接
続可能なスイッチング素子を備えた外部回路が接続され
ていることを特徴とする半導体装置。 - 【請求項３】 請求項１に規定する高耐圧ＭＩＳトラン
ジスタを備える半導体装置において、前記コレクタ層内
には、前記コレクタ電位が印加され、前記半導体基板上
に付加された前記ウェル領域と前記コレクタ層とを短絡
的に接続可能なスイッチング素子のソースたる第２導電
型で高濃度のソース層を有していることを特徴とする半
導体装置。 - 【請求項４】 請求項２または請求項３において、前記
スイッチング素子の駆動源は、前記半導体基板上に構造
的に形成された容量であることを特徴とする半導体装
置。 - 【請求項５】 請求項２ないし請求項４のいずれかの項
において、前記スイッチング素子は、ＭＩＳＦＥＴであ
ることを特徴とする半導体装置。 - 【請求項６】 請求項２ないし請求項４のいずれかの項
において、前記スイッチング素子は、バイポーラトラン
ジスタであることを特徴とする半導体装置。 - 【請求項７】 請求項１ないし請求項６のいずれかの項
において、前記コレクタ層を中心に、このコレクタ層と
前記エミッタ層との間の高抵抗ウェル領域および前記エ
ミッタ層が略同心円状に形成されていることを特徴とす
る半導体装置。 - 【請求項８】 請求項７において、前記スイッチング素
子を構成する複数の半導体分離領域のうち、出力電位に
近い高電位分離領域は中心側に、入力電位に近い低電位
分離領域は円周側に形成されていることを特徴とする半
導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27961592A JP3203814B2 (ja) | 1992-10-19 | 1992-10-19 | 半導体装置 |
| US08/137,355 US5436486A (en) | 1992-10-19 | 1993-10-18 | High voltage MIS transistor and semiconductor device |
| EP93116810A EP0594111B1 (en) | 1992-10-19 | 1993-10-18 | High voltage MIS transistor and semiconductor device |
| DE69329093T DE69329093T2 (de) | 1992-10-19 | 1993-10-18 | Hochspannungs-MIS-Transistor und Halbleiteranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27961592A JP3203814B2 (ja) | 1992-10-19 | 1992-10-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132525A true JPH06132525A (ja) | 1994-05-13 |
| JP3203814B2 JP3203814B2 (ja) | 2001-08-27 |
Family
ID=17613455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27961592A Expired - Fee Related JP3203814B2 (ja) | 1992-10-19 | 1992-10-19 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5436486A (ja) |
| EP (1) | EP0594111B1 (ja) |
| JP (1) | JP3203814B2 (ja) |
| DE (1) | DE69329093T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004006674A (ja) * | 1995-04-12 | 2004-01-08 | Fuji Electric Holdings Co Ltd | 高耐圧ｉｃ |
| JP2008091932A (ja) * | 1995-04-12 | 2008-04-17 | Fuji Electric Device Technology Co Ltd | 高耐圧ｉｃ |
| US7723802B2 (en) | 2004-08-27 | 2010-05-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2010147188A (ja) * | 2008-12-17 | 2010-07-01 | Mitsubishi Electric Corp | 半導体装置 |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4335298C1 (de) * | 1993-10-15 | 1995-03-23 | Siemens Ag | Schaltungsstruktur mit mindestens einem bipolaren Leistungsbauelement und Verfahren zu deren Betrieb |
| JPH08227999A (ja) * | 1994-12-21 | 1996-09-03 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ及びその製造方法並びに半導体集積回路及びその製造方法 |
| EP2325889B1 (en) | 1995-04-12 | 2015-06-10 | Fuji Electric Co., Ltd. | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
| JP3808116B2 (ja) * | 1995-04-12 | 2006-08-09 | 富士電機デバイステクノロジー株式会社 | 高耐圧ｉｃ |
| US5770880A (en) * | 1996-09-03 | 1998-06-23 | Harris Corporation | P-collector H.V. PMOS switch VT adjusted source/drain |
| US9520486B2 (en) | 2009-11-04 | 2016-12-13 | Analog Devices, Inc. | Electrostatic protection device |
| IT1402879B1 (it) * | 2010-11-19 | 2013-09-27 | St Microelectronics Srl | Dispositivo igbt con regioni di emettitore sepolte |
| US10199482B2 (en) | 2010-11-29 | 2019-02-05 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| US8643101B2 (en) | 2011-04-20 | 2014-02-04 | United Microelectronics Corp. | High voltage metal oxide semiconductor device having a multi-segment isolation structure |
| US8742455B2 (en) * | 2011-05-11 | 2014-06-03 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| US8816389B2 (en) | 2011-10-21 | 2014-08-26 | Analog Devices, Inc. | Overvoltage and/or electrostatic discharge protection device |
| US8803193B2 (en) | 2011-05-11 | 2014-08-12 | Analog Devices, Inc. | Overvoltage and/or electrostatic discharge protection device |
| US8581338B2 (en) | 2011-05-12 | 2013-11-12 | United Microelectronics Corp. | Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof |
| US8501603B2 (en) | 2011-06-15 | 2013-08-06 | United Microelectronics Corp. | Method for fabricating high voltage transistor |
| US8592905B2 (en) | 2011-06-26 | 2013-11-26 | United Microelectronics Corp. | High-voltage semiconductor device |
| US20130043513A1 (en) | 2011-08-19 | 2013-02-21 | United Microelectronics Corporation | Shallow trench isolation structure and fabricating method thereof |
| US8729599B2 (en) | 2011-08-22 | 2014-05-20 | United Microelectronics Corp. | Semiconductor device |
| US8921937B2 (en) | 2011-08-24 | 2014-12-30 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device and method of fabricating the same |
| US8742498B2 (en) | 2011-11-03 | 2014-06-03 | United Microelectronics Corp. | High voltage semiconductor device and fabricating method thereof |
| US8482063B2 (en) | 2011-11-18 | 2013-07-09 | United Microelectronics Corporation | High voltage semiconductor device |
| US8587058B2 (en) | 2012-01-02 | 2013-11-19 | United Microelectronics Corp. | Lateral diffused metal-oxide-semiconductor device |
| US8492835B1 (en) | 2012-01-20 | 2013-07-23 | United Microelectronics Corporation | High voltage MOSFET device |
| US9093296B2 (en) | 2012-02-09 | 2015-07-28 | United Microelectronics Corp. | LDMOS transistor having trench structures extending to a buried layer |
| TWI523196B (zh) | 2012-02-24 | 2016-02-21 | 聯華電子股份有限公司 | 高壓金氧半導體電晶體元件及其佈局圖案 |
| US8890144B2 (en) | 2012-03-08 | 2014-11-18 | United Microelectronics Corp. | High voltage semiconductor device |
| US9236471B2 (en) | 2012-04-24 | 2016-01-12 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
| US9159791B2 (en) | 2012-06-06 | 2015-10-13 | United Microelectronics Corp. | Semiconductor device comprising a conductive region |
| US8836067B2 (en) | 2012-06-18 | 2014-09-16 | United Microelectronics Corp. | Transistor device and manufacturing method thereof |
| US8674441B2 (en) | 2012-07-09 | 2014-03-18 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
| US8643104B1 (en) | 2012-08-14 | 2014-02-04 | United Microelectronics Corp. | Lateral diffusion metal oxide semiconductor transistor structure |
| US8729631B2 (en) | 2012-08-28 | 2014-05-20 | United Microelectronics Corp. | MOS transistor |
| US8829611B2 (en) | 2012-09-28 | 2014-09-09 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
| US9196717B2 (en) | 2012-09-28 | 2015-11-24 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
| US8704304B1 (en) | 2012-10-05 | 2014-04-22 | United Microelectronics Corp. | Semiconductor structure |
| US20140110777A1 (en) | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof |
| US9224857B2 (en) | 2012-11-12 | 2015-12-29 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
| US9035425B2 (en) | 2013-05-02 | 2015-05-19 | United Microelectronics Corp. | Semiconductor integrated circuit |
| US8896057B1 (en) | 2013-05-14 | 2014-11-25 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
| SE537230C2 (sv) * | 2013-05-16 | 2015-03-10 | Klas Håkan Eklund Med K Eklund Innovation F | Bipolär transistorförstärkarkrets med isolerad gate |
| US8786362B1 (en) | 2013-06-04 | 2014-07-22 | United Microelectronics Corporation | Schottky diode having current leakage protection structure and current leakage protecting method of the same |
| US8941175B2 (en) | 2013-06-17 | 2015-01-27 | United Microelectronics Corp. | Power array with staggered arrangement for improving on-resistance and safe operating area |
| CN104347691B (zh) * | 2013-07-24 | 2017-05-24 | 旺宏电子股份有限公司 | 半导体装置及其操作方法 |
| US9136375B2 (en) | 2013-11-21 | 2015-09-15 | United Microelectronics Corp. | Semiconductor structure |
| US9490360B2 (en) | 2014-02-19 | 2016-11-08 | United Microelectronics Corp. | Semiconductor device and operating method thereof |
| US9484739B2 (en) | 2014-09-25 | 2016-11-01 | Analog Devices Global | Overvoltage protection device and method |
| US10181719B2 (en) | 2015-03-16 | 2019-01-15 | Analog Devices Global | Overvoltage blocking protection device |
| US10218349B2 (en) * | 2016-05-17 | 2019-02-26 | Littelfuse, Inc. | IGBT having improved clamp arrangement |
| US10134891B2 (en) * | 2016-08-30 | 2018-11-20 | United Microelectronics Corp. | Transistor device with threshold voltage adjusted by body effect |
| US9905558B1 (en) | 2016-12-22 | 2018-02-27 | Texas Instruments Incorporated | Conductivity modulated drain extended MOSFET |
| CN109643711B (zh) * | 2017-07-05 | 2023-06-16 | 力特有限公司 | 具有改进的钳位布置的igbt |
| KR102620431B1 (ko) * | 2018-11-14 | 2024-01-03 | 에이치알에스코리아 주식회사 | 플러그 커넥터 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3609413A (en) * | 1969-11-03 | 1971-09-28 | Fairchild Camera Instr Co | Circuit for the protection of monolithic silicon-controlled rectifiers from false triggering |
| DE3573045D1 (en) * | 1984-06-05 | 1989-10-19 | Toshiba Kk | Pnpn switch device |
| US4712124A (en) * | 1986-12-22 | 1987-12-08 | North American Philips Corporation | Complementary lateral insulated gate rectifiers with matched "on" resistances |
| JPH0821713B2 (ja) * | 1987-02-26 | 1996-03-04 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| US4998156A (en) * | 1988-03-25 | 1991-03-05 | General Electric Company | Structure for a complementary-symmetry COMFET pair |
| EP0371785B1 (en) * | 1988-11-29 | 1996-05-01 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated MOSFET |
| JP2720574B2 (ja) * | 1990-05-11 | 1998-03-04 | 富士電機株式会社 | デュアルゲート型絶縁ゲートバイポーラトランジスタ |
-
1992
- 1992-10-19 JP JP27961592A patent/JP3203814B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-18 EP EP93116810A patent/EP0594111B1/en not_active Expired - Lifetime
- 1993-10-18 US US08/137,355 patent/US5436486A/en not_active Expired - Fee Related
- 1993-10-18 DE DE69329093T patent/DE69329093T2/de not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004006674A (ja) * | 1995-04-12 | 2004-01-08 | Fuji Electric Holdings Co Ltd | 高耐圧ｉｃ |
| JP2008091932A (ja) * | 1995-04-12 | 2008-04-17 | Fuji Electric Device Technology Co Ltd | 高耐圧ｉｃ |
| US7723802B2 (en) | 2004-08-27 | 2010-05-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2010147188A (ja) * | 2008-12-17 | 2010-07-01 | Mitsubishi Electric Corp | 半導体装置 |
| US8120107B2 (en) | 2008-12-17 | 2012-02-21 | Mitsubishi Electric Corporation | Semiconductor device internally having insulated gate bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69329093T2 (de) | 2000-12-21 |
| US5436486A (en) | 1995-07-25 |
| EP0594111A1 (en) | 1994-04-27 |
| DE69329093D1 (de) | 2000-08-31 |
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| EP0594111B1 (en) | 2000-07-26 |
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