JP3061029B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3061029B2 JP3061029B2 JP10065665A JP6566598A JP3061029B2 JP 3061029 B2 JP3061029 B2 JP 3061029B2 JP 10065665 A JP10065665 A JP 10065665A JP 6566598 A JP6566598 A JP 6566598A JP 3061029 B2 JP3061029 B2 JP 3061029B2
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- semiconductor
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Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングパワ
ーデバイスなどに用いられるｐｎｐｎ構造のサイリスタ
に関し、特に、２種類のＭＯＳＦＥＴ（ＭＩＳＦＥＴ）
でターンオン・ターンオフ制御可能のダブルＭＯＳゲー
ト型サイリスタ半導体装置に関するものである。
ーデバイスなどに用いられるｐｎｐｎ構造のサイリスタ
に関し、特に、２種類のＭＯＳＦＥＴ（ＭＩＳＦＥＴ）
でターンオン・ターンオフ制御可能のダブルＭＯＳゲー
ト型サイリスタ半導体装置に関するものである。
【０００２】
【従来の技術】昨今、サイリスタ構造によるオン電圧の
低減、及びＭＯＳゲートデバイスによる高速・低駆動電
力化を目的としたＭＣＴ（ＭＯＳゲート・コントロール
・サイリスタ）が開発されている。ＭＣＴはターンオン
が速く、オン電圧も１Ｖ程度と優れている反面、ターン
オフ時間が２〜３μｓと非常に長く、高周波での使用は
困難である。そこで、本件出願人は、先に特願平５−３
２８８４号（特開平６−１２５０７８号公報）を以てゲ
ート駆動のサイリスタとバイポーラトランジスタとを結
合した半導体装置を開示した。
低減、及びＭＯＳゲートデバイスによる高速・低駆動電
力化を目的としたＭＣＴ（ＭＯＳゲート・コントロール
・サイリスタ）が開発されている。ＭＣＴはターンオン
が速く、オン電圧も１Ｖ程度と優れている反面、ターン
オフ時間が２〜３μｓと非常に長く、高周波での使用は
困難である。そこで、本件出願人は、先に特願平５−３
２８８４号（特開平６−１２５０７８号公報）を以てゲ
ート駆動のサイリスタとバイポーラトランジスタとを結
合した半導体装置を開示した。
【０００３】その半導体装置においては、図３５に示す
如く、アノード電極１が裏面に形成されたｐ+ 型（第１
導電型）の半導体基板をアノード層２として、このアノ
ード層２上に、ｎ- 型（第２導電型）のベース層３がエ
ピタキシャル成長により形成されている。なお、アノー
ド層２とｎ- 型ベース層３との間にｎ+ 型のバッファ層
を設けても良い。そして、このｎ- 型のベース層３の表
面側に、ｐ型のウェル状のベース層４が拡散形成されて
いる。さらに、このｐ型のベース層４の内側の表面側に
は、ｎ+ 型のウェル状の外周の第１のカソード層５ａ，
中央の第２のカソード層５ｂ及び内周のドレイン層６が
それぞれ独立して形成されている。ｐ型のベース層４及
びｎ+ 型のドレイン層６上にはこれらに跨がり導電接触
するキャリア変換用の短絡用電極（金属電極）８が接続
されている。また、ｎ+ 型のカソード層５ａ，５ｂは層
間絶縁膜１４上に形成された金属配線第２層目のカソー
ド電極層７を介して相互接続されている。
如く、アノード電極１が裏面に形成されたｐ+ 型（第１
導電型）の半導体基板をアノード層２として、このアノ
ード層２上に、ｎ- 型（第２導電型）のベース層３がエ
ピタキシャル成長により形成されている。なお、アノー
ド層２とｎ- 型ベース層３との間にｎ+ 型のバッファ層
を設けても良い。そして、このｎ- 型のベース層３の表
面側に、ｐ型のウェル状のベース層４が拡散形成されて
いる。さらに、このｐ型のベース層４の内側の表面側に
は、ｎ+ 型のウェル状の外周の第１のカソード層５ａ，
中央の第２のカソード層５ｂ及び内周のドレイン層６が
それぞれ独立して形成されている。ｐ型のベース層４及
びｎ+ 型のドレイン層６上にはこれらに跨がり導電接触
するキャリア変換用の短絡用電極（金属電極）８が接続
されている。また、ｎ+ 型のカソード層５ａ，５ｂは層
間絶縁膜１４上に形成された金属配線第２層目のカソー
ド電極層７を介して相互接続されている。
【０００４】そして、ｎ+ 型の第１のカソード層５ａか
らｐ型のベース層４及びｎ- 型のベース層３の表面に亘
って、ゲート酸化膜（ゲート絶縁膜）９を介して第１の
ＭＯＳＦＥＴ（ＶＤＭＯＳ構造）１２を構成する多結晶
シリコンの第１のゲート電極１０が形成されており、一
方、ｎ+ 型のドレイン層６からｐ型のベース層４および
ｎ+ 型の第２のカソード層５ｂの表面に亘って、ゲート
酸化膜９を介して第２のＭＯＳＦＥＴ１３を構成する多
結晶シリコンの第２のゲート電極１１が形成されてい
る。第１のゲート電極１０と第２のゲート電極１１は電
気的独立に制御可能となっている。なお、第１のゲート
電極１０により構成される第１のＭＯＳＦＥＴ１２及び
第２のゲート電極１１により構成される第２のＭＯＳＦ
ＥＴ１３は共にｎチャネル型のＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）である。
らｐ型のベース層４及びｎ- 型のベース層３の表面に亘
って、ゲート酸化膜（ゲート絶縁膜）９を介して第１の
ＭＯＳＦＥＴ（ＶＤＭＯＳ構造）１２を構成する多結晶
シリコンの第１のゲート電極１０が形成されており、一
方、ｎ+ 型のドレイン層６からｐ型のベース層４および
ｎ+ 型の第２のカソード層５ｂの表面に亘って、ゲート
酸化膜９を介して第２のＭＯＳＦＥＴ１３を構成する多
結晶シリコンの第２のゲート電極１１が形成されてい
る。第１のゲート電極１０と第２のゲート電極１１は電
気的独立に制御可能となっている。なお、第１のゲート
電極１０により構成される第１のＭＯＳＦＥＴ１２及び
第２のゲート電極１１により構成される第２のＭＯＳＦ
ＥＴ１３は共にｎチャネル型のＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）である。
【０００５】図３６に図３５のサイリスタ半導体装置の
等価回路を示してある。この半導体構造においては、ｎ
+ 型の第１のカソード層５ａ，ｐ型のベース層４及びｎ
- 型のベース層３によりｎｐｎ型のバイポーラトランジ
スタＱnpn １が構成され、また、第２のｎ+ 型のカソー
ド層５ｂ，ｐ型のベース層４及びｎ- 型のベース層３に
よりｎｐｎ型のバイポーラトランジスタＱnpn ２が構成
されている。更に、ｐ型のベース層４，ｎ- 型のベース
層３及びｐ+ 型のアノード層２によりｐｎｐ型のトラン
ジスタＱpnp が構成されている。従って、カソード層５
ａ，５ｂを異にする並列接続のトランジスタＱnpn １，
Ｑnpn ２とトランジスタＱpnp との直列接続より成るサ
イリスタ構造（ｐｎｐｎ構造）が構成されている。
等価回路を示してある。この半導体構造においては、ｎ
+ 型の第１のカソード層５ａ，ｐ型のベース層４及びｎ
- 型のベース層３によりｎｐｎ型のバイポーラトランジ
スタＱnpn １が構成され、また、第２のｎ+ 型のカソー
ド層５ｂ，ｐ型のベース層４及びｎ- 型のベース層３に
よりｎｐｎ型のバイポーラトランジスタＱnpn ２が構成
されている。更に、ｐ型のベース層４，ｎ- 型のベース
層３及びｐ+ 型のアノード層２によりｐｎｐ型のトラン
ジスタＱpnp が構成されている。従って、カソード層５
ａ，５ｂを異にする並列接続のトランジスタＱnpn １，
Ｑnpn ２とトランジスタＱpnp との直列接続より成るサ
イリスタ構造（ｐｎｐｎ構造）が構成されている。
【０００６】これらのトランジスタＱnpn １，Ｑnpn ２
及びＱpnp に対し、第１のＭＯＳＦＥＴ１２は、トラン
ジスタＱnpn １のコレクタたるｎ- 型のベース層３と第
１のカソード層５ａとをｐ型のベース層４表面のチャネ
ルを介して接続し、ｎ- 型のベース層３へ電子を注入す
る。また、短絡用電極８及び第２のＭＯＳＦＥＴ１３
は、ドレイン層６とソース層たる第２のカソード層５ｂ
を接続し、ｐ型のベース層４内から正孔を引き抜く。
及びＱpnp に対し、第１のＭＯＳＦＥＴ１２は、トラン
ジスタＱnpn １のコレクタたるｎ- 型のベース層３と第
１のカソード層５ａとをｐ型のベース層４表面のチャネ
ルを介して接続し、ｎ- 型のベース層３へ電子を注入す
る。また、短絡用電極８及び第２のＭＯＳＦＥＴ１３
は、ドレイン層６とソース層たる第２のカソード層５ｂ
を接続し、ｐ型のベース層４内から正孔を引き抜く。
【０００７】このような構成において、第２のゲート電
極１１に電位が印加されていない状態又は負電位が印加
された状態で、第１のゲート電極１０を高電位とする
と、第１のゲート電極１０の直下のバックゲートたるｐ
型のベース層４の表面はｎ型反転層となり、カソード電
極層７からソース層としてのｎ+ 型の第１のカソード層
５ａ，第１のゲート電極１０の直下のｎ型反転層（チャ
ネル），そしてドレイン層としてのｎ- 型のベース層３
とが接続される。従って、カソード電極層７からドレイ
ン・ドリフト領域であるｎ- 型のベース層３へ電子（ｎ
- 型のベース層３の多数キャリア）が注入され、それに
呼応して、ｐ+ 型のアノード層２からｎ-型のベース層
３へ正孔（アノード層２の多数キャリア）が注入され
る。これは、ｎ- 型ベース層３の伝導度が変調され、ｐ
ｎｐ型のトランジスタＱpnp がオン状態となったことを
意味する。さらに、このトランジスタＱpnp の正孔電流
が、トランジスタＱnpn １，Ｑnpn ２のベース電流とな
るため、トランジスタＱnpn １，Ｑnpn ２がオン状態と
なる。即ち、ｐ+ 型のアノード層２，ｎ- 型のベース層
３，ｐ型のベース層４及びｎ+ 型のカソード層５ａ，５
ｂにより構成されるサイリスタ（ｐｎｐｎ構造）がオン
状態となり、高濃度のキャリアがデバイス中に存在し、
本装置は低抵抗状態となる。このように、第２のゲート
電極１１を零電位以下とした状態で、第１のゲート電極
１０を高電位とすることにより、ＭＣＴと同様にサイリ
スタ状態となるので、ターンオンが速くオン電圧の低い
パワーデバイスとなる。
極１１に電位が印加されていない状態又は負電位が印加
された状態で、第１のゲート電極１０を高電位とする
と、第１のゲート電極１０の直下のバックゲートたるｐ
型のベース層４の表面はｎ型反転層となり、カソード電
極層７からソース層としてのｎ+ 型の第１のカソード層
５ａ，第１のゲート電極１０の直下のｎ型反転層（チャ
ネル），そしてドレイン層としてのｎ- 型のベース層３
とが接続される。従って、カソード電極層７からドレイ
ン・ドリフト領域であるｎ- 型のベース層３へ電子（ｎ
- 型のベース層３の多数キャリア）が注入され、それに
呼応して、ｐ+ 型のアノード層２からｎ-型のベース層
３へ正孔（アノード層２の多数キャリア）が注入され
る。これは、ｎ- 型ベース層３の伝導度が変調され、ｐ
ｎｐ型のトランジスタＱpnp がオン状態となったことを
意味する。さらに、このトランジスタＱpnp の正孔電流
が、トランジスタＱnpn １，Ｑnpn ２のベース電流とな
るため、トランジスタＱnpn １，Ｑnpn ２がオン状態と
なる。即ち、ｐ+ 型のアノード層２，ｎ- 型のベース層
３，ｐ型のベース層４及びｎ+ 型のカソード層５ａ，５
ｂにより構成されるサイリスタ（ｐｎｐｎ構造）がオン
状態となり、高濃度のキャリアがデバイス中に存在し、
本装置は低抵抗状態となる。このように、第２のゲート
電極１１を零電位以下とした状態で、第１のゲート電極
１０を高電位とすることにより、ＭＣＴと同様にサイリ
スタ状態となるので、ターンオンが速くオン電圧の低い
パワーデバイスとなる。
【０００８】このサイリスタ状態から、第１のゲート電
極１０を高電位のまま第２のゲート電極１１を高電位と
すると、第２のＭＯＳＦＥＴ１３もオン状態となり、第
２のゲート電極１１の直下のｐ型のベース層４の表面が
ｎ型に反転する。これにより、ｐ型のベース層４，短絡
用電極８，ｎ+ 型のドレイン層６，第２のゲート電極１
１の直下のｎ型反転層（チャネル），そしてｎ+ 型のカ
ソード層５ｂが導通状態となる。ｐ型のベース層４にお
ける正孔は、短絡用電極８において電子に変換されるた
め、ｐ+ 型のコレクタ層２から注入された正孔電流は、
ｐ型のベース層４から短絡用電極８で電子電流に変換さ
れ、その電子電流はカソード電極層７に流出する。従っ
て、バイポーラトランジスタＱnpn １，Ｑnpn ２はオフ
状態となる。この結果、サイリスタ動作は消滅し、バイ
ポーラトランジスタＱpnp のみが作動するバイポーラト
ランジスタ状態となる。この状態は、先に説明したＩＧ
ＢＴ（伝導度変調型トランジスタ）の動作状態（第１の
ＭＯＳＦＥＴ１２で電子が注入されベース層３の電気伝
導度が変調された状態）と同様になっており、サイリス
タ状態時に比してデバイス中に存在するキャリア密度が
減少した状態となっている。このため、この後第１のゲ
ート電極１０を零又は負電位としたターンオフ時に、キ
ャリアの掃き出しに要する時間が短縮でき、ターンオフ
時間を短くすることができる。
極１０を高電位のまま第２のゲート電極１１を高電位と
すると、第２のＭＯＳＦＥＴ１３もオン状態となり、第
２のゲート電極１１の直下のｐ型のベース層４の表面が
ｎ型に反転する。これにより、ｐ型のベース層４，短絡
用電極８，ｎ+ 型のドレイン層６，第２のゲート電極１
１の直下のｎ型反転層（チャネル），そしてｎ+ 型のカ
ソード層５ｂが導通状態となる。ｐ型のベース層４にお
ける正孔は、短絡用電極８において電子に変換されるた
め、ｐ+ 型のコレクタ層２から注入された正孔電流は、
ｐ型のベース層４から短絡用電極８で電子電流に変換さ
れ、その電子電流はカソード電極層７に流出する。従っ
て、バイポーラトランジスタＱnpn １，Ｑnpn ２はオフ
状態となる。この結果、サイリスタ動作は消滅し、バイ
ポーラトランジスタＱpnp のみが作動するバイポーラト
ランジスタ状態となる。この状態は、先に説明したＩＧ
ＢＴ（伝導度変調型トランジスタ）の動作状態（第１の
ＭＯＳＦＥＴ１２で電子が注入されベース層３の電気伝
導度が変調された状態）と同様になっており、サイリス
タ状態時に比してデバイス中に存在するキャリア密度が
減少した状態となっている。このため、この後第１のゲ
ート電極１０を零又は負電位としたターンオフ時に、キ
ャリアの掃き出しに要する時間が短縮でき、ターンオフ
時間を短くすることができる。
【０００９】図３７（ａ），（ｂ）にサイリスタ状態お
よびバイポーラトランジスタ状態（ＩＧＢＴ状態）にお
ける電流の流れ図を示してある。図３７（ａ）に示すサ
イリスタ状態においては、カソード電極５ａ，５ｂに向
けｎ- 型のベース層３からｐ型のベース層４にかけて正
孔電流，電子電流が揃って流れ、サイリスタ動作が達成
されている。特に、主電流は中央部のｎ+ 型の第２のカ
ソード層５ｂの直下を縦方向に流れており、ｎ+ 型の第
２のカソード層５ｂが実質的にサイリスタ動作時のカソ
ードとして機能している。
よびバイポーラトランジスタ状態（ＩＧＢＴ状態）にお
ける電流の流れ図を示してある。図３７（ａ）に示すサ
イリスタ状態においては、カソード電極５ａ，５ｂに向
けｎ- 型のベース層３からｐ型のベース層４にかけて正
孔電流，電子電流が揃って流れ、サイリスタ動作が達成
されている。特に、主電流は中央部のｎ+ 型の第２のカ
ソード層５ｂの直下を縦方向に流れており、ｎ+ 型の第
２のカソード層５ｂが実質的にサイリスタ動作時のカソ
ードとして機能している。
【００１０】これに対し、図３７（ｂ）に示すバイポー
ラトランジスタ状態においては、装置の主電子電流はＩ
ＧＢＴと同様に、ｎ- 型のベース層３から第１のＭＯＳ
ＦＥＴ１２のチャネルを通って第１のカソード層５ａに
流れ、また、正孔電流は第１のＭＯＳＦＥＴ１２の側か
らｐ型のベース層４内に入り、短絡用電極８およびｎ+
型のドレイン層６を介して第２のＭＯＳＦＥＴ１３を通
ってカソード電極層７に流出している。このように、ト
ランジスタ状態における主電流は、サイリスタ状態にお
ける主電流経路である中央部のｎ+ 型の第２のカソード
層５ｂの下方側領域を流れず、サイリスタ状態における
主電流経路とトランジスタ状態における主電流経路とが
分離されている。
ラトランジスタ状態においては、装置の主電子電流はＩ
ＧＢＴと同様に、ｎ- 型のベース層３から第１のＭＯＳ
ＦＥＴ１２のチャネルを通って第１のカソード層５ａに
流れ、また、正孔電流は第１のＭＯＳＦＥＴ１２の側か
らｐ型のベース層４内に入り、短絡用電極８およびｎ+
型のドレイン層６を介して第２のＭＯＳＦＥＴ１３を通
ってカソード電極層７に流出している。このように、ト
ランジスタ状態における主電流は、サイリスタ状態にお
ける主電流経路である中央部のｎ+ 型の第２のカソード
層５ｂの下方側領域を流れず、サイリスタ状態における
主電流経路とトランジスタ状態における主電流経路とが
分離されている。
【００１１】即ち、図３５に示す半導体装置は、サイリ
スタをターンオンさせるため多数キャリアたる電子を注
入する第１のＭＯＳＦＥＴ１２におけるソースたる第１
のカソード層５ａとサイリスタ動作時の主電流が流れる
実質的なカソードたる第２のカソード層５ｂの部位を離
隔分離させたものである。第１のカソード層５ａの下方
側領域の不純物濃度と第２のカソード層５ｂの下方側領
域の不純物濃度とを独立に制御可能となるので、低オン
電圧でサイリスタ動作となり、ターンオフ時間の短縮を
達成することができることは勿論のこと、寄生抵抗ＲB
の低減によりラッチアップ耐量を大きくすることが可能
である。
スタをターンオンさせるため多数キャリアたる電子を注
入する第１のＭＯＳＦＥＴ１２におけるソースたる第１
のカソード層５ａとサイリスタ動作時の主電流が流れる
実質的なカソードたる第２のカソード層５ｂの部位を離
隔分離させたものである。第１のカソード層５ａの下方
側領域の不純物濃度と第２のカソード層５ｂの下方側領
域の不純物濃度とを独立に制御可能となるので、低オン
電圧でサイリスタ動作となり、ターンオフ時間の短縮を
達成することができることは勿論のこと、寄生抵抗ＲB
の低減によりラッチアップ耐量を大きくすることが可能
である。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
半導体構造にあっては、次のような問題点がある。
半導体構造にあっては、次のような問題点がある。
【００１３】 サイリスタ状態からバイポーラトラン
ジスタ状態（ＩＧＢＴ状態）に移行させるとき、ｐ型の
ベース層４中から正孔を引き抜くため、ｐ型のベース層
４の表面側にｎチャネル型の第２のＭＯＳＦＥＴ１３を
設ける必要があるが、その際、引抜く正孔を第２のＭＯ
ＳＦＥＴ１３のモノポーラである電子に変換するため、
ｐ型のベース層４及びｎ+ 型のドレイン層６にはこれら
に跨がる短絡用電極（金属電極）８を孤立且つ微細に形
成しなければならない。ところが、一般に、半導体領域
に接触する金属電極８を微細に形成するのは難しい。ま
た、この第１層目の金属電極８を挟んだ第１のカソード
層５ａと第２のカソード層５ｂとを層間絶縁膜１４上に
形成された第２層目のカソード電極（電源配線層）７を
介して相互接続する必要があるが、パワーデバイスでは
上下に重なる２層電極配線の構造はプロセス上も絶縁上
も実状に則していない。
ジスタ状態（ＩＧＢＴ状態）に移行させるとき、ｐ型の
ベース層４中から正孔を引き抜くため、ｐ型のベース層
４の表面側にｎチャネル型の第２のＭＯＳＦＥＴ１３を
設ける必要があるが、その際、引抜く正孔を第２のＭＯ
ＳＦＥＴ１３のモノポーラである電子に変換するため、
ｐ型のベース層４及びｎ+ 型のドレイン層６にはこれら
に跨がる短絡用電極（金属電極）８を孤立且つ微細に形
成しなければならない。ところが、一般に、半導体領域
に接触する金属電極８を微細に形成するのは難しい。ま
た、この第１層目の金属電極８を挟んだ第１のカソード
層５ａと第２のカソード層５ｂとを層間絶縁膜１４上に
形成された第２層目のカソード電極（電源配線層）７を
介して相互接続する必要があるが、パワーデバイスでは
上下に重なる２層電極配線の構造はプロセス上も絶縁上
も実状に則していない。
【００１４】 第２のＭＯＳＦＥＴ１３のオン抵抗を
低減させると、バイポーラトランジスタ動作時において
ｐ型ベース４より正孔の引き抜きを早めることができ、
ターンオフ速度を上げることができる。ところが、第２
のＭＯＳＦＥＴ１３は、第１のＭＯＳＦＥＴ１２と同様
に、多結晶シリコンのゲート電極１１をマスクとして用
いゲート下のボディの両側にソース・ドレイン領域
（６，５ｂ）をセルフアライン（自己整合）で形成した
ものである。実効チャネル長はそのマスクたる多結晶シ
リコンのゲート電極１１のゲート長によって決まるが、
ゲート電極１１の長さは微細化プロセスでも約１μｍが
現実的であり、短チャンネル化には限界があり、オン抵
抗の低減が困難である。またＭＯＳトランジスタの特性
バラツキが起こり易い。
低減させると、バイポーラトランジスタ動作時において
ｐ型ベース４より正孔の引き抜きを早めることができ、
ターンオフ速度を上げることができる。ところが、第２
のＭＯＳＦＥＴ１３は、第１のＭＯＳＦＥＴ１２と同様
に、多結晶シリコンのゲート電極１１をマスクとして用
いゲート下のボディの両側にソース・ドレイン領域
（６，５ｂ）をセルフアライン（自己整合）で形成した
ものである。実効チャネル長はそのマスクたる多結晶シ
リコンのゲート電極１１のゲート長によって決まるが、
ゲート電極１１の長さは微細化プロセスでも約１μｍが
現実的であり、短チャンネル化には限界があり、オン抵
抗の低減が困難である。またＭＯＳトランジスタの特性
バラツキが起こり易い。
【００１５】そこで、上記の問題点に鑑みて、本発明の
課題は、正孔引き抜き用の第２のＭＯＳＦＥＴを電子注
入用の第１のＭＯＳＦＥＴとは逆導電型とすることによ
り、正孔引き抜き時のキャリア変換用の短絡用電極の形
成を不要化し、微細電極形成の困難さと電極配線の２層
構造とを回避すると共に、第２のＭＯＳＦＥＴ自身のオ
ン抵抗の低減を実現できるサイリスタ半導体装置を提供
することにある。
課題は、正孔引き抜き用の第２のＭＯＳＦＥＴを電子注
入用の第１のＭＯＳＦＥＴとは逆導電型とすることによ
り、正孔引き抜き時のキャリア変換用の短絡用電極の形
成を不要化し、微細電極形成の困難さと電極配線の２層
構造とを回避すると共に、第２のＭＯＳＦＥＴ自身のオ
ン抵抗の低減を実現できるサイリスタ半導体装置を提供
することにある。
【００１６】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、多数キャリア注入用のＭＩＳ
ＦＥＴと多数キャリア引抜き用ＭＩＳＦＥＴとを逆導電
型にすべく、多数キャリア引抜き用ＭＩＳＦＥＴを２重
拡散型構造（ＤＭＯＳ構造）としたことを特徴とする。
即ち、本発明に係る半導体装置は、第１導電型の第１半
導体領域，この上に形成された第２導電型の第２半導体
領域，この第２半導体領域内にウェル状に形成された第
１導電型の第３半導体領域，この第３半導体領域内の表
面側にウェル状に形成された第２導電型の第４半導体領
域，第３半導体領域内の表面側のウェル端側にウェル状
に形成された第２導電型の第５半導体領域，第４半導体
領域内の表面側にウェル状に形成された第１導電型の第
６半導体領域，第３半導体領域及び第５半導体領域との
２重拡散型構造を有し、第５半導体領域から第２半導体
領域に対しその多数キャリアを注入する多数キャリア注
入用第２導電型ＭＩＳＦＥＴ，並びにこの第２導電型Ｍ
ＩＳＦＥＴとは独立に開閉可能であって、第４半導体領
域及び第６半導体領域との２重拡散型構造を有し、第３
半導体領域から第６半導体領域にその多数キャリアを引
き抜く多数キャリア引き抜き用第１導電型ＭＩＳＦＥ
Ｔ，を備えて成る。
めに、本発明においては、多数キャリア注入用のＭＩＳ
ＦＥＴと多数キャリア引抜き用ＭＩＳＦＥＴとを逆導電
型にすべく、多数キャリア引抜き用ＭＩＳＦＥＴを２重
拡散型構造（ＤＭＯＳ構造）としたことを特徴とする。
即ち、本発明に係る半導体装置は、第１導電型の第１半
導体領域，この上に形成された第２導電型の第２半導体
領域，この第２半導体領域内にウェル状に形成された第
１導電型の第３半導体領域，この第３半導体領域内の表
面側にウェル状に形成された第２導電型の第４半導体領
域，第３半導体領域内の表面側のウェル端側にウェル状
に形成された第２導電型の第５半導体領域，第４半導体
領域内の表面側にウェル状に形成された第１導電型の第
６半導体領域，第３半導体領域及び第５半導体領域との
２重拡散型構造を有し、第５半導体領域から第２半導体
領域に対しその多数キャリアを注入する多数キャリア注
入用第２導電型ＭＩＳＦＥＴ，並びにこの第２導電型Ｍ
ＩＳＦＥＴとは独立に開閉可能であって、第４半導体領
域及び第６半導体領域との２重拡散型構造を有し、第３
半導体領域から第６半導体領域にその多数キャリアを引
き抜く多数キャリア引き抜き用第１導電型ＭＩＳＦＥ
Ｔ，を備えて成る。
【００１７】そして、本発明は、多数キャリア注入用第
２導電型ＭＩＳＦＥＴと多数キャリア引き抜き用第１導
電型ＭＩＳＦＥＴとの少なくとも一方にトレンチゲート
型ＭＩＳＦＥＴを含む構成としたことを特徴とする。
２導電型ＭＩＳＦＥＴと多数キャリア引き抜き用第１導
電型ＭＩＳＦＥＴとの少なくとも一方にトレンチゲート
型ＭＩＳＦＥＴを含む構成としたことを特徴とする。
【００１８】かかる場合、多数キャリア引き抜き用第１
導電型ＭＩＳＦＥＴは、第６半導体領域及び第４半導体
領域を分けるトレンチ溝にゲート絶縁膜を介して埋め込
み形成されたトレンチゲート電極を有するトレンチゲー
ト型ＭＩＳＦＥＴとし、また多数キャリア注入用第２導
電型ＭＩＳＦＥＴは、第３半導体領域のウェル端のトレ
ンチ溝にゲート絶縁膜を介して埋め込み形成されたトレ
ンチゲート電極を有するトレンチゲート型ＭＩＳＦＥＴ
とすることができる。そして第４半導体領域と第５半導
体領域が重なり接続していても構わない。
導電型ＭＩＳＦＥＴは、第６半導体領域及び第４半導体
領域を分けるトレンチ溝にゲート絶縁膜を介して埋め込
み形成されたトレンチゲート電極を有するトレンチゲー
ト型ＭＩＳＦＥＴとし、また多数キャリア注入用第２導
電型ＭＩＳＦＥＴは、第３半導体領域のウェル端のトレ
ンチ溝にゲート絶縁膜を介して埋め込み形成されたトレ
ンチゲート電極を有するトレンチゲート型ＭＩＳＦＥＴ
とすることができる。そして第４半導体領域と第５半導
体領域が重なり接続していても構わない。
【００１９】なお、第１半導体領域と第２半導体領域と
の間に第２導電型のバッファ層を設けても良い。
の間に第２導電型のバッファ層を設けても良い。
【００２０】また、第６半導体領域を基準としてその両
側に第２導電型ＭＩＳＦＥＴ及び第１導電型ＭＩＳＦＥ
Ｔをそれぞれ設けても良い。
側に第２導電型ＭＩＳＦＥＴ及び第１導電型ＭＩＳＦＥ
Ｔをそれぞれ設けても良い。
【００２１】多数キャリア引き抜き用第１導電型ＭＩＳ
ＦＥＴは、第６半導体領域及び第４半導体領域の相対向
するウェル端のトレンチ溝にゲート絶縁膜を介して埋め
込み形成されたトレンチゲート電極を有する一対のトレ
ンチゲート型ＭＩＳＦＥＴとし、また多数キャリア注入
用第２導電型ＭＩＳＦＥＴは、第３半導体領域のウェル
端のトレンチ溝にゲート絶縁膜を介して埋め込み形成さ
れたトレンチゲート電極を有するトレンチゲート型ＭＩ
ＳＦＥＴとすることができる。かかる場合、第４半導体
領域は、第２導電型に替えて、不純物低濃度の第１導電
型領域としても良い。
ＦＥＴは、第６半導体領域及び第４半導体領域の相対向
するウェル端のトレンチ溝にゲート絶縁膜を介して埋め
込み形成されたトレンチゲート電極を有する一対のトレ
ンチゲート型ＭＩＳＦＥＴとし、また多数キャリア注入
用第２導電型ＭＩＳＦＥＴは、第３半導体領域のウェル
端のトレンチ溝にゲート絶縁膜を介して埋め込み形成さ
れたトレンチゲート電極を有するトレンチゲート型ＭＩ
ＳＦＥＴとすることができる。かかる場合、第４半導体
領域は、第２導電型に替えて、不純物低濃度の第１導電
型領域としても良い。
【００２２】また、第５半導体領域に導電接触する電極
に接続した短絡電極を第３半導体領域に接続しても良
い。ここで、第３半導体領域をストライプ状のウェルと
し、そのウェルの長手方向の端部表面に上記短絡電極を
形成すると良い。
に接続した短絡電極を第３半導体領域に接続しても良
い。ここで、第３半導体領域をストライプ状のウェルと
し、そのウェルの長手方向の端部表面に上記短絡電極を
形成すると良い。
【００２３】第３半導体領域の相対向するウェル端に形
成された１対の第５半導体領域で挟まれた領域に、多数
キャリア引き抜き用第１導電型ＭＩＳＦＥＴ部を複数個
形成しても良い。そして、複数個の多数キャリア引き抜
き用第１導電型ＭＩＳＦＥＴ部の間で第３半導体領域の
表面側にウェル状の第１導電型の第８半導体領域を形成
することが好ましい。
成された１対の第５半導体領域で挟まれた領域に、多数
キャリア引き抜き用第１導電型ＭＩＳＦＥＴ部を複数個
形成しても良い。そして、複数個の多数キャリア引き抜
き用第１導電型ＭＩＳＦＥＴ部の間で第３半導体領域の
表面側にウェル状の第１導電型の第８半導体領域を形成
することが好ましい。
【００２４】また一方、第３半導体領域の相対向するウ
ェル端側に形成された第４半導体領域及び第６半導体領
域との２重拡散構造と、これら２重拡散構造に挟まれた
領域で第３半導体領域の表面側にウェル状に形成された
第１導電型の第８半導体領域とを有して成る構成を採用
できる。
ェル端側に形成された第４半導体領域及び第６半導体領
域との２重拡散構造と、これら２重拡散構造に挟まれた
領域で第３半導体領域の表面側にウェル状に形成された
第１導電型の第８半導体領域とを有して成る構成を採用
できる。
【００２５】上記第５半導体領域と上記第８半導体領域
とを第１導電型の連結拡散層を介して接続し、第８半導
体領域に電極を導電接触させることが好ましい。
とを第１導電型の連結拡散層を介して接続し、第８半導
体領域に電極を導電接触させることが好ましい。
【００２６】また、上記第５半導体領域と上記第８半導
体領域とを導通遮断する経路スイッチング用第２導電型
ＭＩＳＦＥＴを形成し、第８半導体領域に電極を導電接
触させることが好ましい。ここで、上記経路スイッチン
グ用第２導電型ＭＩＳＦＥＴのゲート電極としては上記
多数キャリア注入用第２導電型ＭＩＳＦＥＴのゲート電
極の一部を用いて成ることが好ましい。
体領域とを導通遮断する経路スイッチング用第２導電型
ＭＩＳＦＥＴを形成し、第８半導体領域に電極を導電接
触させることが好ましい。ここで、上記経路スイッチン
グ用第２導電型ＭＩＳＦＥＴのゲート電極としては上記
多数キャリア注入用第２導電型ＭＩＳＦＥＴのゲート電
極の一部を用いて成ることが好ましい。
【００２７】多数キャリア注入用第２導電型ＭＩＳＦＥ
Ｔのゲート電極はチップレイアウト上でストライプ状に
複数本並設されており、その複数本のゲート電極にはゲ
ートパッドに繋がる複数のゲート配線が格子状に導通し
て成る構成を採用できる。
Ｔのゲート電極はチップレイアウト上でストライプ状に
複数本並設されており、その複数本のゲート電極にはゲ
ートパッドに繋がる複数のゲート配線が格子状に導通し
て成る構成を採用できる。
【００２８】また、多数キャリア注入用第２導電型ＭＩ
ＳＦＥＴのゲート電極はチップレイアウト上で格子点に
設けられた島状であり、上記ゲート電極にはゲートパッ
ドに繋がる複数のゲート配線が格子状に導通しており、
上記ゲート配線で区分された格子内領域が多数キャリア
引き抜き第１導電型ＭＩＳＦＥＴの格子状のゲート電極
で分割されて成る構成を採用できる。
ＳＦＥＴのゲート電極はチップレイアウト上で格子点に
設けられた島状であり、上記ゲート電極にはゲートパッ
ドに繋がる複数のゲート配線が格子状に導通しており、
上記ゲート配線で区分された格子内領域が多数キャリア
引き抜き第１導電型ＭＩＳＦＥＴの格子状のゲート電極
で分割されて成る構成を採用できる。
【００２９】〔作用〕本発明に係る半導体装置において
は、第１導電型の第１半導体領域にアノード電位を印加
すると共に、第２導電型の第５半導体領域及び第１導電
型の第６半導体領域にカソード電位を印加した状態で、
第１導電型のＭＩＳＦＥＴをオフ状態にしたまま第２導
電型のＭＩＳＦＥＴをオン状態とすると、第２のＭＩＳ
ＦＥＴのソース領域としての第５半導体領域から第２導
電型の第２半導体領域にその多数キャリアが注入されの
で、これに呼応して第１導電型の第１半導体領域から第
２導電型の第２半導体領域内にその少数キャリアが注入
される。従って、第１導電型の第１半導体領域，第２導
電型の第２半導体領域および第１導電型の第３半導体領
域からなるトランジスタがオン状態となる。これによ
り、第１導電型の第３半導体領域にその多数キャリアが
注入されることとなり、同時に第２導電型の第２半導体
領域，第１導電型の第３半導体領域および第２導電型の
第５半導体領域により構成されるトランジスタがオン状
態となる。従って、第１導電型の第１半導体領域，第２
導電型の第２半導体領域，第１導電型の第３半導体領域
および第２導電型の第５半導体領域からなるｐｎｐｎ構
造のサイリスタがオン状態となる。このため、サイリス
タ動作によりオン電圧を低くすることができる。
は、第１導電型の第１半導体領域にアノード電位を印加
すると共に、第２導電型の第５半導体領域及び第１導電
型の第６半導体領域にカソード電位を印加した状態で、
第１導電型のＭＩＳＦＥＴをオフ状態にしたまま第２導
電型のＭＩＳＦＥＴをオン状態とすると、第２のＭＩＳ
ＦＥＴのソース領域としての第５半導体領域から第２導
電型の第２半導体領域にその多数キャリアが注入されの
で、これに呼応して第１導電型の第１半導体領域から第
２導電型の第２半導体領域内にその少数キャリアが注入
される。従って、第１導電型の第１半導体領域，第２導
電型の第２半導体領域および第１導電型の第３半導体領
域からなるトランジスタがオン状態となる。これによ
り、第１導電型の第３半導体領域にその多数キャリアが
注入されることとなり、同時に第２導電型の第２半導体
領域，第１導電型の第３半導体領域および第２導電型の
第５半導体領域により構成されるトランジスタがオン状
態となる。従って、第１導電型の第１半導体領域，第２
導電型の第２半導体領域，第１導電型の第３半導体領域
および第２導電型の第５半導体領域からなるｐｎｐｎ構
造のサイリスタがオン状態となる。このため、サイリス
タ動作によりオン電圧を低くすることができる。
【００３０】他方、第２導電型のＭＩＳＦＥＴをオン状
態のまま、第１導電型のＭＩＳＦＥＴをオン状態とする
と、第１導電型の第３半導体領域中の多数キャリアが第
１導電型のＭＩＳＦＥＴを介して第１導電型の第６領域
へ流出するので、第２導電型の第２半導体領域，第１導
電型の第３半導体領域および第２導電型の第５半導体領
域により構成されるトランジスタがオフ状態となる。こ
のため、サイリスタ状態からＩＧＢＴと同様のトランジ
スタ状態となり、デバイス内のキャリア密度が減少す
る。この後、第２導電型のＭＩＳＦＥＴをオフ状態とす
ると、トランジスタ状態が瞬時にオフとなるので、高速
のターンオフが可能である。
態のまま、第１導電型のＭＩＳＦＥＴをオン状態とする
と、第１導電型の第３半導体領域中の多数キャリアが第
１導電型のＭＩＳＦＥＴを介して第１導電型の第６領域
へ流出するので、第２導電型の第２半導体領域，第１導
電型の第３半導体領域および第２導電型の第５半導体領
域により構成されるトランジスタがオフ状態となる。こ
のため、サイリスタ状態からＩＧＢＴと同様のトランジ
スタ状態となり、デバイス内のキャリア密度が減少す
る。この後、第２導電型のＭＩＳＦＥＴをオフ状態とす
ると、トランジスタ状態が瞬時にオフとなるので、高速
のターンオフが可能である。
【００３１】第３半導体領域内の多数キャリア引抜き用
のＭＩＳＦＥＴが第２半導体領域内の多数キャリア注入
用のＭ１ＳＦＥＴの導電型とは逆導電型の第１導電型で
あるので、第３半導体領域内の多数キャリアをこの第１
導電型のＭＩＳＦＥＴを介して直接引き抜くことがで
き、従来構造のようなキャリアを変換するための短絡用
電極（金属電極）を第１層目の電極配線として形成する
必要が無くなる。従って、微細電極形成の困難さと電極
配線の２層構造とを回避できる。
のＭＩＳＦＥＴが第２半導体領域内の多数キャリア注入
用のＭ１ＳＦＥＴの導電型とは逆導電型の第１導電型で
あるので、第３半導体領域内の多数キャリアをこの第１
導電型のＭＩＳＦＥＴを介して直接引き抜くことがで
き、従来構造のようなキャリアを変換するための短絡用
電極（金属電極）を第１層目の電極配線として形成する
必要が無くなる。従って、微細電極形成の困難さと電極
配線の２層構造とを回避できる。
【００３２】また、第１導電型のＭＩＳＦＥＴは２重拡
散型構造のＭＩＳＦＥＴであるため、拡散長差によりチ
ャネル長を決定できるので短チャネル化を実現でき、Ｍ
ＩＳＦＥＴ自身の低オン抵抗化が可能である。このた
め、多数キャリアの引き抜きを強くでき、ターンオフ速
度を早めることができる。更にＭＩＳＦＥＴの特性バラ
ツキも抑えることができる。
散型構造のＭＩＳＦＥＴであるため、拡散長差によりチ
ャネル長を決定できるので短チャネル化を実現でき、Ｍ
ＩＳＦＥＴ自身の低オン抵抗化が可能である。このた
め、多数キャリアの引き抜きを強くでき、ターンオフ速
度を早めることができる。更にＭＩＳＦＥＴの特性バラ
ツキも抑えることができる。
【００３３】特に、本発明では、多数キャリア注入用第
２導電型ＭＩＳＦＥＴと多数キャリア引き抜き用第１導
電型ＭＩＳＦＥＴとの少なくとも一方にトレンチゲート
型ＭＩＳＦＥＴを含む構成を特徴とする。縦型チャネル
が増えるので、全体としてチャネル幅が増大し、電流容
量の増大を図ることができる。またゲート長の微細化に
も寄与する。
２導電型ＭＩＳＦＥＴと多数キャリア引き抜き用第１導
電型ＭＩＳＦＥＴとの少なくとも一方にトレンチゲート
型ＭＩＳＦＥＴを含む構成を特徴とする。縦型チャネル
が増えるので、全体としてチャネル幅が増大し、電流容
量の増大を図ることができる。またゲート長の微細化に
も寄与する。
【００３４】多数キャリア引き抜き用第１導電型ＭＩＳ
ＦＥＴが第６半導体領域及び第４半導体領域を分けるト
レンチ溝にゲート絶縁膜を介して埋め込み形成されたト
レンチゲート電極を有するトレンチゲート型ＭＩＳＦＥ
Ｔであり、また多数キャリア注入用第２導電型ＭＩＳＦ
ＥＴが第３半導体領域のウェル端のトレンチ溝にゲート
絶縁膜を介して埋め込み形成されたトレンチゲート電極
を有するトレンチゲート型ＭＩＳＦＥＴである場合にお
いては、ＩＧＢＴ状態時の正孔引き抜き力が強くなり、
ターンオフ時間を速くすることができる。また、正孔引
き抜き電流が分散化するため、寄生抵抗による電圧降下
も抑制でき、ラッチアップ耐量を大きくできる。更に、
第２導電型ＭＩＳＦＥＴのゲート電極の側壁に沿っては
じめから縦方向に電子電流が流れるので、そのゲート電
極の微細化が可能であり、またオン抵抗が低くなるの
で、スイッチング損失を低減できる。
ＦＥＴが第６半導体領域及び第４半導体領域を分けるト
レンチ溝にゲート絶縁膜を介して埋め込み形成されたト
レンチゲート電極を有するトレンチゲート型ＭＩＳＦＥ
Ｔであり、また多数キャリア注入用第２導電型ＭＩＳＦ
ＥＴが第３半導体領域のウェル端のトレンチ溝にゲート
絶縁膜を介して埋め込み形成されたトレンチゲート電極
を有するトレンチゲート型ＭＩＳＦＥＴである場合にお
いては、ＩＧＢＴ状態時の正孔引き抜き力が強くなり、
ターンオフ時間を速くすることができる。また、正孔引
き抜き電流が分散化するため、寄生抵抗による電圧降下
も抑制でき、ラッチアップ耐量を大きくできる。更に、
第２導電型ＭＩＳＦＥＴのゲート電極の側壁に沿っては
じめから縦方向に電子電流が流れるので、そのゲート電
極の微細化が可能であり、またオン抵抗が低くなるの
で、スイッチング損失を低減できる。
【００３５】そして、第４半導体領域と第５半導体領域
が重なり接続して成る構造においては、サイリスタ状態
時には第５半導体領域は勿論のこと第４半導体領域も含
めて広い集電領域として機能するので、電流容量の増大
を図ることができる。
が重なり接続して成る構造においては、サイリスタ状態
時には第５半導体領域は勿論のこと第４半導体領域も含
めて広い集電領域として機能するので、電流容量の増大
を図ることができる。
【００３６】多数キャリア引き抜き用第１導電型ＭＩＳ
ＦＥＴが第６半導体領域及び第４半導体領域の相対向す
るウェル端のトレンチ溝にゲート絶縁膜を介して埋め込
み形成されたトレンチゲート電極を有する一対のトレン
チゲート型ＭＩＳＦＥＴであり、多数キャリア注入用第
２導電型ＭＩＳＦＥＴが第３半導体領域のウェル端のト
レンチ溝にゲート絶縁膜を介して埋め込み形成されたト
レンチゲート電極を有するトレンチゲート型ＭＩＳＦＥ
Ｔである場合には、第２導電型ＭＩＳＦＥＴのゲート電
極間の距離を短縮可能であるので、第５半導体領域の平
面的占有比率を拡大でき、電流容量の増大を図ることが
できる。かかる場合、第４半導体領域を不純物低濃度の
第１導電型領域として形成した構造では、第２導電型Ｍ
ＩＳＦＥＴはディプレッション型であるので、いずれの
ＭＩＳＦＥＴのオン・オフ制御もゲート電圧が正電源又
は負電源の一方で行うことができるので、ゲート駆動回
路の簡素化を図ることができる。
ＦＥＴが第６半導体領域及び第４半導体領域の相対向す
るウェル端のトレンチ溝にゲート絶縁膜を介して埋め込
み形成されたトレンチゲート電極を有する一対のトレン
チゲート型ＭＩＳＦＥＴであり、多数キャリア注入用第
２導電型ＭＩＳＦＥＴが第３半導体領域のウェル端のト
レンチ溝にゲート絶縁膜を介して埋め込み形成されたト
レンチゲート電極を有するトレンチゲート型ＭＩＳＦＥ
Ｔである場合には、第２導電型ＭＩＳＦＥＴのゲート電
極間の距離を短縮可能であるので、第５半導体領域の平
面的占有比率を拡大でき、電流容量の増大を図ることが
できる。かかる場合、第４半導体領域を不純物低濃度の
第１導電型領域として形成した構造では、第２導電型Ｍ
ＩＳＦＥＴはディプレッション型であるので、いずれの
ＭＩＳＦＥＴのオン・オフ制御もゲート電圧が正電源又
は負電源の一方で行うことができるので、ゲート駆動回
路の簡素化を図ることができる。
【００３７】第５半導体領域に導電接触する電極に接続
した短絡電極を第３半導体領域に接続して成る構造にお
いては、トランジスタ状態にはこの第３半導体領域内の
多数キャリアを直接引き抜くことができ、可制御電流値
の増大を図ることができる。
した短絡電極を第３半導体領域に接続して成る構造にお
いては、トランジスタ状態にはこの第３半導体領域内の
多数キャリアを直接引き抜くことができ、可制御電流値
の増大を図ることができる。
【００３８】特に、コーナー部では電界集中が起こり、
ラッチアップし易いが、第３半導体領域がストライプ状
のウェルであり、このウェルの長手方向の端部表面に上
記短絡電極が形成されて成る構造では、コーナー部での
ラッチアップを抑制することができると共に、サイリス
タ動作モードにおいても第３半導体領域内の多数キャリ
ア密度の豊富化を図ることができる。第１導電型のＭＩ
ＳＦＥＴ及び第２導電型のＭＩＳＦＥＴをオフ状態にし
たまま、アノード・カソード間電圧を印加しても、短絡
電極を介してカソードに電流が漏れるので、電源投入時
のラッチアップを防止することができる。
ラッチアップし易いが、第３半導体領域がストライプ状
のウェルであり、このウェルの長手方向の端部表面に上
記短絡電極が形成されて成る構造では、コーナー部での
ラッチアップを抑制することができると共に、サイリス
タ動作モードにおいても第３半導体領域内の多数キャリ
ア密度の豊富化を図ることができる。第１導電型のＭＩ
ＳＦＥＴ及び第２導電型のＭＩＳＦＥＴをオフ状態にし
たまま、アノード・カソード間電圧を印加しても、短絡
電極を介してカソードに電流が漏れるので、電源投入時
のラッチアップを防止することができる。
【００３９】第３半導体領域の相対向するウェル端に形
成された１対の第５半導体領域で挟まれた領域に、多数
キャリア引き抜き用第１導電型ＭＩＳＦＥＴ部を複数個
形成した構造においては、ＩＧＢＴ状態時の多数キャリ
ア引き抜きを強めることができ、可制御電流を増大させ
ることができる。
成された１対の第５半導体領域で挟まれた領域に、多数
キャリア引き抜き用第１導電型ＭＩＳＦＥＴ部を複数個
形成した構造においては、ＩＧＢＴ状態時の多数キャリ
ア引き抜きを強めることができ、可制御電流を増大させ
ることができる。
【００４０】複数個の多数キャリア引き抜き用第１導電
型ＭＩＳＦＥＴ部の間で第３半導体領域の表面側にウェ
ル状の第１導電型の第８半導体領域を形成した構造にお
いては、第８半導体領域よる集電能力が増すため、サイ
リスタ時の電流容量の増大を図ることができる。
型ＭＩＳＦＥＴ部の間で第３半導体領域の表面側にウェ
ル状の第１導電型の第８半導体領域を形成した構造にお
いては、第８半導体領域よる集電能力が増すため、サイ
リスタ時の電流容量の増大を図ることができる。
【００４１】第３半導体領域の相対向するウェル端側に
形成された第４半導体領域及び第６半導体領域との２重
拡散構造と、これら２重拡散構造に挟まれた領域で第３
半導体領域の表面側にウェル状に形成された第１導電型
の第８半導体領域とを有して成る構成を採用した場合、
多数キャリアの引き抜き電流経路を短縮できるので、可
制御電流容量の増大を図ることができる。
形成された第４半導体領域及び第６半導体領域との２重
拡散構造と、これら２重拡散構造に挟まれた領域で第３
半導体領域の表面側にウェル状に形成された第１導電型
の第８半導体領域とを有して成る構成を採用した場合、
多数キャリアの引き抜き電流経路を短縮できるので、可
制御電流容量の増大を図ることができる。
【００４２】第５半導体領域と第８半導体領域とを第１
導電型の連結拡散層を介して接続し、第８半導体領域に
電極を導電接触させた構造においては、第５半導体領域
から連結拡散層及び第８半導体領域を介して上記電極に
到る電流経路には拡散抵抗が寄生しているが、この拡散
抵抗の電圧降下によってウェル端側の第５半導体領域と
その直下の第３半導体領域との順方向電圧が相対的に高
くならず、ラッチアップを抑制でき、可制御電流容量の
増大を図ることができる。
導電型の連結拡散層を介して接続し、第８半導体領域に
電極を導電接触させた構造においては、第５半導体領域
から連結拡散層及び第８半導体領域を介して上記電極に
到る電流経路には拡散抵抗が寄生しているが、この拡散
抵抗の電圧降下によってウェル端側の第５半導体領域と
その直下の第３半導体領域との順方向電圧が相対的に高
くならず、ラッチアップを抑制でき、可制御電流容量の
増大を図ることができる。
【００４３】第５半導体領域と第８半導体領域とを導通
遮断する経路スイッチング用第２導電型ＭＩＳＦＥＴを
形成し、第８半導体領域に電極を導電接触させた構造に
おいては、ターンオフ時に経路スイッチング用第２導電
型ＭＩＳＦＥＴをオンさせると、第５半導体領域を流れ
る電流が消失するため、ラッチアップを無くすことがで
きる。
遮断する経路スイッチング用第２導電型ＭＩＳＦＥＴを
形成し、第８半導体領域に電極を導電接触させた構造に
おいては、ターンオフ時に経路スイッチング用第２導電
型ＭＩＳＦＥＴをオンさせると、第５半導体領域を流れ
る電流が消失するため、ラッチアップを無くすことがで
きる。
【００４４】特に、上記経路スイッチング用第２導電型
ＭＩＳＦＥＴのゲート電極として上記多数キャリア注入
用第２導電型ＭＩＳＦＥＴのゲート電極の一部を用いて
成る場合は、製造工数の削減及び微細化が可能となる。
ＭＩＳＦＥＴのゲート電極として上記多数キャリア注入
用第２導電型ＭＩＳＦＥＴのゲート電極の一部を用いて
成る場合は、製造工数の削減及び微細化が可能となる。
【００４５】多数キャリア注入用第２導電型ＭＩＳＦＥ
Ｔのゲート電極はチップレイアウト上でストライプ状に
複数本並設されており、その複数本のゲート電極にはゲ
ートパッドに繋がる複数のゲート配線が格子状に導通し
て成る構成を採用した場合、ゲートッパッドから最も遠
いゲート電極までの配線抵抗が低減されているので、ゲ
ート信号の伝播遅延が減少し、ターンオフ時における最
遠のゲート電極のセルでの電流集中が抑制される。この
ため、ターンオフの高速化は勿論のこと、最遠のゲート
電極のセルでの破壊が起こり難くなり、可制御電流容量
の増大を図ることができる。
Ｔのゲート電極はチップレイアウト上でストライプ状に
複数本並設されており、その複数本のゲート電極にはゲ
ートパッドに繋がる複数のゲート配線が格子状に導通し
て成る構成を採用した場合、ゲートッパッドから最も遠
いゲート電極までの配線抵抗が低減されているので、ゲ
ート信号の伝播遅延が減少し、ターンオフ時における最
遠のゲート電極のセルでの電流集中が抑制される。この
ため、ターンオフの高速化は勿論のこと、最遠のゲート
電極のセルでの破壊が起こり難くなり、可制御電流容量
の増大を図ることができる。
【００４６】また、多数キャリア注入用第２導電型ＭＩ
ＳＦＥＴのゲート電極はチップレイアウト上で格子点に
設けられた島状であり、上記ゲート電極にはゲートパッ
ドに繋がる複数のゲート配線が格子状に導通しており、
上記ゲート配線で区分された格子内領域が多数キャリア
引き抜き第１導電型ＭＩＳＦＥＴの格子状のゲート電極
で分割されて成る構成を採用した場合、ゲートパッドか
ら遠い第２導電型ＭＩＳＦＥＴのゲート電極でも伝播遅
延が抑制されるので、ターンオフの高速化と可制御電流
容量の増大を図ることができる。また、第１導電型ＭＩ
ＳＦＥＴのゲート電極が縦横格子状に形成されている
め、ゲートパッドから遠いゲート電極でも信号遅延が少
なくなり、ターンオンの高速化に寄与する。１格子内領
域がゲート電極で分割されているため、サイリスタ動作
時には電流容量の増大を図ることができる。また、ＩＧ
ＢＴ動作での多数キャリアの引き抜きを分散的に行うこ
とができ、ラッチアップ耐量の増大に寄与する。
ＳＦＥＴのゲート電極はチップレイアウト上で格子点に
設けられた島状であり、上記ゲート電極にはゲートパッ
ドに繋がる複数のゲート配線が格子状に導通しており、
上記ゲート配線で区分された格子内領域が多数キャリア
引き抜き第１導電型ＭＩＳＦＥＴの格子状のゲート電極
で分割されて成る構成を採用した場合、ゲートパッドか
ら遠い第２導電型ＭＩＳＦＥＴのゲート電極でも伝播遅
延が抑制されるので、ターンオフの高速化と可制御電流
容量の増大を図ることができる。また、第１導電型ＭＩ
ＳＦＥＴのゲート電極が縦横格子状に形成されている
め、ゲートパッドから遠いゲート電極でも信号遅延が少
なくなり、ターンオンの高速化に寄与する。１格子内領
域がゲート電極で分割されているため、サイリスタ動作
時には電流容量の増大を図ることができる。また、ＩＧ
ＢＴ動作での多数キャリアの引き抜きを分散的に行うこ
とができ、ラッチアップ耐量の増大に寄与する。
【００４７】
【発明の実施の形態】以下に図面を参照して、本発明の
各実施例を説明する。
各実施例を説明する。
【００４８】〔実施例１〕図１に、本発明の実施例１に
係るダブルゲートを備えたサイリスタ半導体装置の構造
を示してある。本例の半導体装置は、アノード電極１が
裏面に設置されたｐ++型（第１導電型）の半導体基板を
第１半導体領域（アノード領域）２として、この第１半
導体領域２上に、ｎ+ 型のバッファ層３ａを介してｎ-
型（第２導電型）の第２半導体領域（ｎ- 型ベース層）
３がエピタキシャル成長により形成されている。このｎ
- 型の第２半導体領域３の表面側にはｐ型のウェル状の
第３半導体領域（ｐ型ベース層）４が形成されている。
更に、このｐ型の第３半導体領域４のウェル表面側の中
央部にはウェル状のｎ型の第４半導体領域（チャネル拡
散層）１５が形成されていると共に、第３半導体領域４
のウェル端に沿ってこの第４半導体領域１５に離隔して
平面的に囲むリング状のｎ+ 型の第５半導体領域（カソ
ード領域）１６が形成されている。また、ウェル中央部
の第４半導体領域１５の表面側にはｐ+ 型のウェル状の
第６半導体領域１７が形成されている。
係るダブルゲートを備えたサイリスタ半導体装置の構造
を示してある。本例の半導体装置は、アノード電極１が
裏面に設置されたｐ++型（第１導電型）の半導体基板を
第１半導体領域（アノード領域）２として、この第１半
導体領域２上に、ｎ+ 型のバッファ層３ａを介してｎ-
型（第２導電型）の第２半導体領域（ｎ- 型ベース層）
３がエピタキシャル成長により形成されている。このｎ
- 型の第２半導体領域３の表面側にはｐ型のウェル状の
第３半導体領域（ｐ型ベース層）４が形成されている。
更に、このｐ型の第３半導体領域４のウェル表面側の中
央部にはウェル状のｎ型の第４半導体領域（チャネル拡
散層）１５が形成されていると共に、第３半導体領域４
のウェル端に沿ってこの第４半導体領域１５に離隔して
平面的に囲むリング状のｎ+ 型の第５半導体領域（カソ
ード領域）１６が形成されている。また、ウェル中央部
の第４半導体領域１５の表面側にはｐ+ 型のウェル状の
第６半導体領域１７が形成されている。
【００４９】ｎ型の第５半導体領域１６及びｐ+ 型の第
６半導体領域１７には第１層目の金属電極としての第１
のカソード電極１８ａ及び第２のカソード電極１８ｂが
導電接触している。
６半導体領域１７には第１層目の金属電極としての第１
のカソード電極１８ａ及び第２のカソード電極１８ｂが
導電接触している。
【００５０】そして、ｎ+ 型の第５半導体領域１６から
ｐ型の第３半導体領域４及びｎ- 型の第２半導体領域３
の表面に亘って、ゲート酸化膜（ゲート絶縁膜）９を介
してｎチャネル型の第１のＭＯＳＦＥＴ（ＶＤＭＯＳ構
造）１２を構成する多結晶シリコンの第１のゲート電極
１０が設置されており、一方、ｐ+ 型の第６半導体領域
１７からｎ型の第４半導体領域１５，ｎ+ 型の第５半導
体領域１６およびｐ型の第３半導体領域４の表面に亘っ
て、ゲート酸化膜９を介してｐチャネル型の第２のＭＯ
ＳＦＥＴ（ＤＭＯＳ構造）２３を構成する多結晶シリコ
ンの第２のゲート電極２１が設置されている。第２のＭ
ＯＳＦＥＴ２３は２重拡散型ＭＯＳＦＥＴで、ゲート電
極２１をマスクとしてｎ型の第４半導体領域１５がチャ
ネル拡散層としてウェル状のｐ型の第３半導体領域４の
表面側に形成された後、同じくゲート電極２１をマスク
としてｐ+ 型の第６半導体領域１７がソース層として第
４半導体領域１５の表面側に拡散形成されたものであ
る。電子注入用の第１のＭＯＳＦＥＴ１２がｎチャネル
型ＤＭＯＳであるのに対し、正孔引抜き用の第２のＭＯ
ＳＦＥＴ２３はｐチャネル型ＤＭＯＳとなっている。従
って、第２のＭＯＳＦＥＴ２３のチャネルは第３半導体
領域４と第６半導体領域１７で挟まれた部分であり、横
方向拡散長の差によりチャネル長が決定されるので短チ
ャネル化されている。なお、第１のゲート電極１０と第
２のゲート電極２１は電気的に相互独立に制御可能とな
っている。
ｐ型の第３半導体領域４及びｎ- 型の第２半導体領域３
の表面に亘って、ゲート酸化膜（ゲート絶縁膜）９を介
してｎチャネル型の第１のＭＯＳＦＥＴ（ＶＤＭＯＳ構
造）１２を構成する多結晶シリコンの第１のゲート電極
１０が設置されており、一方、ｐ+ 型の第６半導体領域
１７からｎ型の第４半導体領域１５，ｎ+ 型の第５半導
体領域１６およびｐ型の第３半導体領域４の表面に亘っ
て、ゲート酸化膜９を介してｐチャネル型の第２のＭＯ
ＳＦＥＴ（ＤＭＯＳ構造）２３を構成する多結晶シリコ
ンの第２のゲート電極２１が設置されている。第２のＭ
ＯＳＦＥＴ２３は２重拡散型ＭＯＳＦＥＴで、ゲート電
極２１をマスクとしてｎ型の第４半導体領域１５がチャ
ネル拡散層としてウェル状のｐ型の第３半導体領域４の
表面側に形成された後、同じくゲート電極２１をマスク
としてｐ+ 型の第６半導体領域１７がソース層として第
４半導体領域１５の表面側に拡散形成されたものであ
る。電子注入用の第１のＭＯＳＦＥＴ１２がｎチャネル
型ＤＭＯＳであるのに対し、正孔引抜き用の第２のＭＯ
ＳＦＥＴ２３はｐチャネル型ＤＭＯＳとなっている。従
って、第２のＭＯＳＦＥＴ２３のチャネルは第３半導体
領域４と第６半導体領域１７で挟まれた部分であり、横
方向拡散長の差によりチャネル長が決定されるので短チ
ャネル化されている。なお、第１のゲート電極１０と第
２のゲート電極２１は電気的に相互独立に制御可能とな
っている。
【００５１】図２に本装置の等価回路を示してある。本
装置においては、ｎ+ 型の第５半導体領域１６，ｐ型の
第３半導体領域４およびｎ- 型の第２半導体領域３によ
りｎｐｎ型のバイポーラトランジスタＱnpn が構成さ
れ、また、ｐ型の第３半導体領域４，ｎ- 型の第２半導
体領域３およびｐ++型の第１半導体領域２によりｐｎｐ
型のバイポーラトランジスタＱpnp が構成されている。
従って、バイポーラトランジスタＱnpn とＱpnp により
サイリスタ構造（ｐｎｐｎ構造）が構成されている。こ
こで、ｐ型の第３半導体領域４，ｎ型の第４半導体領域
１５およびｐ+ 型の第６半導体領域１７は破線で示す如
くのｐｎｐ型の寄生トランジスタｑpnp を構成している
が、ｐ型の第３半導体領域４がｎ+ 型の第５半導体領域
１６を介して第１のカソード電極１８ａに短絡している
ため、トランジスタ機能は抑圧されている。第１のＭＯ
ＳＦＥＴ１２は、第５半導体領域１６から第３半導体領
域４を介してトランジスタＱpnp のベース層たる第２半
導体領域３へその多数キャリア（電子）を注入する。ま
た、第２のＭＯＳＦＥＴ２３は、第３半導体領域４中の
多数キャリア（正孔）を第４半導体領域１５のチャネル
を介して第６半導体領域１７へ引き抜く。
装置においては、ｎ+ 型の第５半導体領域１６，ｐ型の
第３半導体領域４およびｎ- 型の第２半導体領域３によ
りｎｐｎ型のバイポーラトランジスタＱnpn が構成さ
れ、また、ｐ型の第３半導体領域４，ｎ- 型の第２半導
体領域３およびｐ++型の第１半導体領域２によりｐｎｐ
型のバイポーラトランジスタＱpnp が構成されている。
従って、バイポーラトランジスタＱnpn とＱpnp により
サイリスタ構造（ｐｎｐｎ構造）が構成されている。こ
こで、ｐ型の第３半導体領域４，ｎ型の第４半導体領域
１５およびｐ+ 型の第６半導体領域１７は破線で示す如
くのｐｎｐ型の寄生トランジスタｑpnp を構成している
が、ｐ型の第３半導体領域４がｎ+ 型の第５半導体領域
１６を介して第１のカソード電極１８ａに短絡している
ため、トランジスタ機能は抑圧されている。第１のＭＯ
ＳＦＥＴ１２は、第５半導体領域１６から第３半導体領
域４を介してトランジスタＱpnp のベース層たる第２半
導体領域３へその多数キャリア（電子）を注入する。ま
た、第２のＭＯＳＦＥＴ２３は、第３半導体領域４中の
多数キャリア（正孔）を第４半導体領域１５のチャネル
を介して第６半導体領域１７へ引き抜く。
【００５２】このような構造の本装置において、第２の
ゲート電極２１に高電位が印加された状態で、第１のゲ
ート電極１０を高電位とすると、第１のゲート電極１０
の直下のバックゲートたるｐ型の第３半導体領域４のウ
ェル端表面はｎ型反転層となり、カソード電極１８ａか
らソース領域としてのｎ+ 型の第５半導体領域１６，第
１のゲート電極１０の直下のｎ型反転層，そしてドレイ
ンとしてのｎ- 型の第２半導体領域３とが接続される。
従って、カソード電極１８ａからドレインドリフト領域
であるｎ- 型の第２半導体領域３へその多数キャリアと
しての電子が注入され、それに呼応して、ｐ+ 型の第１
半導体領域２から正孔が注入される。これにより伝導度
が変調され、ｐｎｐ型のトランジスタＱｐｎｐがオン状
態（ＩＧＢＴ状態）となる。さらに、このトランジスタ
Ｑｐｎｐの正孔電流が、トランジスタＱｎｐｎのベース
電流となるため、トランジスタＱｎｐｎがオン状態とな
る。すなわち、ｐ+ 型の第１半導体領域２，ｎ- 型の第
２半導体領域３，ｐ型の第３半導体領域４およびｎ+ 型
の第５半導体領域１６により構成されるサイリスタ（ｐ
ｎｐｎ構造）がオン状態となり、高濃度のキャリアがデ
バイス中に存在し、本装置は低抵抗状態となる。
ゲート電極２１に高電位が印加された状態で、第１のゲ
ート電極１０を高電位とすると、第１のゲート電極１０
の直下のバックゲートたるｐ型の第３半導体領域４のウ
ェル端表面はｎ型反転層となり、カソード電極１８ａか
らソース領域としてのｎ+ 型の第５半導体領域１６，第
１のゲート電極１０の直下のｎ型反転層，そしてドレイ
ンとしてのｎ- 型の第２半導体領域３とが接続される。
従って、カソード電極１８ａからドレインドリフト領域
であるｎ- 型の第２半導体領域３へその多数キャリアと
しての電子が注入され、それに呼応して、ｐ+ 型の第１
半導体領域２から正孔が注入される。これにより伝導度
が変調され、ｐｎｐ型のトランジスタＱｐｎｐがオン状
態（ＩＧＢＴ状態）となる。さらに、このトランジスタ
Ｑｐｎｐの正孔電流が、トランジスタＱｎｐｎのベース
電流となるため、トランジスタＱｎｐｎがオン状態とな
る。すなわち、ｐ+ 型の第１半導体領域２，ｎ- 型の第
２半導体領域３，ｐ型の第３半導体領域４およびｎ+ 型
の第５半導体領域１６により構成されるサイリスタ（ｐ
ｎｐｎ構造）がオン状態となり、高濃度のキャリアがデ
バイス中に存在し、本装置は低抵抗状態となる。
【００５３】このように、本装置においては、第２のゲ
ート電極２１を高電位とした状態で、第１のゲート電極
１０を高電位とすることにより、前述したＭＣＴと同様
にサイリスタ状態となるので、オン電圧の低いパワーデ
バイスとなる。このサイリスタ状態（サイリスタモー
ド）では、図３（ａ）に示す如く、第２半導体領域３か
ら第３半導体領域４のウェル端の第１のゲート電極１０
直下のチャネルを介して第５半導体領域１６に電子注入
用の電子電流（実線）が流れていると共に、第３半導体
領域のうち第５半導体領域１６の直下領域にはサイリス
タの主電流（実線の電子電流と破線の正孔電流）が流れ
ている。ここで、ｐ型の第３半導体領域４，ｎ型の第４
半導体領域１５およびｐ型の第６半導体領域１７は図２
の破線で示す如くのｐｎｐ型の寄生トランジスタｑpnp
を構成しているが、第３半導体領域４が第５半導体領域
１６を介してカソード電極１８ａにｐｎ接続しているた
め、トランジスタ機能は抑圧されている。ただ、ｐ型の
第３領域４からは若干の正孔の引き抜き作用があるが、
サイリスタ動作では第３半導体領域４中のキャリアは非
常に豊富となっているので問題はない。
ート電極２１を高電位とした状態で、第１のゲート電極
１０を高電位とすることにより、前述したＭＣＴと同様
にサイリスタ状態となるので、オン電圧の低いパワーデ
バイスとなる。このサイリスタ状態（サイリスタモー
ド）では、図３（ａ）に示す如く、第２半導体領域３か
ら第３半導体領域４のウェル端の第１のゲート電極１０
直下のチャネルを介して第５半導体領域１６に電子注入
用の電子電流（実線）が流れていると共に、第３半導体
領域のうち第５半導体領域１６の直下領域にはサイリス
タの主電流（実線の電子電流と破線の正孔電流）が流れ
ている。ここで、ｐ型の第３半導体領域４，ｎ型の第４
半導体領域１５およびｐ型の第６半導体領域１７は図２
の破線で示す如くのｐｎｐ型の寄生トランジスタｑpnp
を構成しているが、第３半導体領域４が第５半導体領域
１６を介してカソード電極１８ａにｐｎ接続しているた
め、トランジスタ機能は抑圧されている。ただ、ｐ型の
第３領域４からは若干の正孔の引き抜き作用があるが、
サイリスタ動作では第３半導体領域４中のキャリアは非
常に豊富となっているので問題はない。
【００５４】このサイリスタ状態から、第１のゲート電
極１０を高電位のまま第２のゲート電極２１を零又は低
電位とすると、第２のＭＯＳＦＥＴ２３もオン状態とな
り、第２のゲート電極２１直下のｎ型の第４半導体領域
１５の表面がｐ型に反転する。ここで、ｐ型の第３半導
体領域４中の正孔は、短チャネルの第２のＭＯＳＦＥＴ
２３を介して直接第６半導体領域１７に引き抜かれるた
め、第２半導体領域３，第３半導体領域４および第５半
導体領域１６で構成されるトランジスタＱnpnはオフ状
態となる。この結果、サイリスタ動作は消滅し、トラン
ジスタＱpnp のみが作動するトランジスタ状態となる。
この状態は、第１のＭＯＳＦＥＴ１２により第２半導体
領域３に電子注入が行われているＩＧＢＴの動作状態で
ある。かかる状態では、図３（ｂ）に示す如く、第２半
導体領域３から第３半導体領域４のウェル端の第１のＭ
ＯＳＦＥＴ１２のチャネルを介して第５領域１６に電子
注入用の電子電流（実線）が流れていると共に、この電
子電流に沿う正孔電流（破線）は第２半導体領域３から
第３半導体領域４のウェル端を介して第５半導体領域１
６の直下を通過し、ゲート電極２１直下の第２のＭＯＳ
ＦＥＴ２３のチャネルを介して第６半導体領域１７へ流
れている。
極１０を高電位のまま第２のゲート電極２１を零又は低
電位とすると、第２のＭＯＳＦＥＴ２３もオン状態とな
り、第２のゲート電極２１直下のｎ型の第４半導体領域
１５の表面がｐ型に反転する。ここで、ｐ型の第３半導
体領域４中の正孔は、短チャネルの第２のＭＯＳＦＥＴ
２３を介して直接第６半導体領域１７に引き抜かれるた
め、第２半導体領域３，第３半導体領域４および第５半
導体領域１６で構成されるトランジスタＱnpnはオフ状
態となる。この結果、サイリスタ動作は消滅し、トラン
ジスタＱpnp のみが作動するトランジスタ状態となる。
この状態は、第１のＭＯＳＦＥＴ１２により第２半導体
領域３に電子注入が行われているＩＧＢＴの動作状態で
ある。かかる状態では、図３（ｂ）に示す如く、第２半
導体領域３から第３半導体領域４のウェル端の第１のＭ
ＯＳＦＥＴ１２のチャネルを介して第５領域１６に電子
注入用の電子電流（実線）が流れていると共に、この電
子電流に沿う正孔電流（破線）は第２半導体領域３から
第３半導体領域４のウェル端を介して第５半導体領域１
６の直下を通過し、ゲート電極２１直下の第２のＭＯＳ
ＦＥＴ２３のチャネルを介して第６半導体領域１７へ流
れている。
【００５５】この後、第２のゲート電極２１を零又は低
電位としたまま、第１のゲート電極１０を零又は低電位
として第１のＭＯＳＦＥＴ１２をオフ状態にすると、瞬
時に電子注入が止むので、これに呼応する第１半導体領
域２から第２半導体領域３への正孔の流入も止むため、
キャリアの掃き出しに要する時間が短縮でき、ターンオ
フ時間を短くすることができる。
電位としたまま、第１のゲート電極１０を零又は低電位
として第１のＭＯＳＦＥＴ１２をオフ状態にすると、瞬
時に電子注入が止むので、これに呼応する第１半導体領
域２から第２半導体領域３への正孔の流入も止むため、
キャリアの掃き出しに要する時間が短縮でき、ターンオ
フ時間を短くすることができる。
【００５６】図４に、第１のゲート電極１０および第２
のゲート電極２１に印加される電位とアノード・カソー
ド間電圧ＶAK及びアノード電流ＩA との関係を示してあ
る。
のゲート電極２１に印加される電位とアノード・カソー
ド間電圧ＶAK及びアノード電流ＩA との関係を示してあ
る。
【００５７】第１のゲート電極１０に０Ｖが印加してお
り、第２のゲート電極２１に−１５Ｖが印加している場
合には、第１のＭＯＳＦＥＴ１２はオフ状態であるもの
の、第２のＭＯＳＦＥＴ２３はオン状態となっており、
サイリスタ構造はターンオフ状態である。ここで、アノ
ード電流ＩA は零で、アノード・カソード間電圧ＶAKは
約３００Ｖである。前述したように、第２のゲート電極
２１に−１５Ｖを印加したまま、第１のゲート電極１０
に高電位（１５Ｖ）を印加すると、第１のＭＯＳＦＥＴ
１２がオン状態となり、本装置は電子が注入されてトラ
ンジスタＱｐｎｐのみが作動したＩＧＢＴモードに移行
する。これによりアノード電流ＩA は瞬時に飽和し、ア
ノード・カソード間電圧（オン電圧）ＶAK は約０．２
μ秒で３Ｖ程度に飽和する。
り、第２のゲート電極２１に−１５Ｖが印加している場
合には、第１のＭＯＳＦＥＴ１２はオフ状態であるもの
の、第２のＭＯＳＦＥＴ２３はオン状態となっており、
サイリスタ構造はターンオフ状態である。ここで、アノ
ード電流ＩA は零で、アノード・カソード間電圧ＶAKは
約３００Ｖである。前述したように、第２のゲート電極
２１に−１５Ｖを印加したまま、第１のゲート電極１０
に高電位（１５Ｖ）を印加すると、第１のＭＯＳＦＥＴ
１２がオン状態となり、本装置は電子が注入されてトラ
ンジスタＱｐｎｐのみが作動したＩＧＢＴモードに移行
する。これによりアノード電流ＩA は瞬時に飽和し、ア
ノード・カソード間電圧（オン電圧）ＶAK は約０．２
μ秒で３Ｖ程度に飽和する。
【００５８】このＩＧＢＴモードから第２のゲート電極
２１に０Ｖを印加し、第２のＭＯＳＦＥＴ２３をオフ状
態にすると、正孔引抜き作用が止むためトランジスタＱ
npnがオン状態になり、本装置は完全にターンオンし、
瞬時にサイリスタモードに移行する。サイリスタモード
でのアノード・カソード間電圧（オン電圧）ＶAK は約
１Ｖという低い値を示す。次に、第２のゲート電極２１
に−１５Ｖを印加して第２のＭＯＳＦＥＴ２３をオン状
態にすると、正孔引抜きが行われるため、瞬時にＩＧＢ
Ｔモードに移行し、アノード・カソード間電圧（オン電
圧）ＶAK が約３Ｖとなる。この後、第１のゲート電極
１０に０Ｖを印加して第１のＭＯＳＦＥＴ１２をオフ状
態にすると、約０．４μ秒という速さでＩＧＢＴ動作も
止み、本装置はターンオフし、アノード電流ＩA は零
で、アノード・カソード間電圧ＶAKは約３００Ｖにな
る。このように、本装置は、オン状態時にはＭＣＴと同
様の低いオン電圧で動作し、また、オフ時にはＩＧＢＴ
と同様の短いターンオフ時間でオフ状態となる。従っ
て、高周波応用においても、スイッチング損失の少ない
パワーデバイスを実現することができる。
２１に０Ｖを印加し、第２のＭＯＳＦＥＴ２３をオフ状
態にすると、正孔引抜き作用が止むためトランジスタＱ
npnがオン状態になり、本装置は完全にターンオンし、
瞬時にサイリスタモードに移行する。サイリスタモード
でのアノード・カソード間電圧（オン電圧）ＶAK は約
１Ｖという低い値を示す。次に、第２のゲート電極２１
に−１５Ｖを印加して第２のＭＯＳＦＥＴ２３をオン状
態にすると、正孔引抜きが行われるため、瞬時にＩＧＢ
Ｔモードに移行し、アノード・カソード間電圧（オン電
圧）ＶAK が約３Ｖとなる。この後、第１のゲート電極
１０に０Ｖを印加して第１のＭＯＳＦＥＴ１２をオフ状
態にすると、約０．４μ秒という速さでＩＧＢＴ動作も
止み、本装置はターンオフし、アノード電流ＩA は零
で、アノード・カソード間電圧ＶAKは約３００Ｖにな
る。このように、本装置は、オン状態時にはＭＣＴと同
様の低いオン電圧で動作し、また、オフ時にはＩＧＢＴ
と同様の短いターンオフ時間でオフ状態となる。従っ
て、高周波応用においても、スイッチング損失の少ない
パワーデバイスを実現することができる。
【００５９】本例においては、第３半導体領域４内の正
孔引抜き用の第２のＭＯＳＦＥＴ２３が第１のＭＯＳＦ
ＥＴ１２の導電型とは逆導電型で、２重拡散型ＭＯＳＦ
ＥＴとなっている。これによって、従来構造のような正
孔を電子に変換する短絡用電極（金属電極）を第１層目
の電極配線として微細に形成する必要が無い。このた
め、微細電極形成の困難さと電極配線の２層構造とを回
避できる。更に、第２のＭＯＳＦＥＴ２３は２重拡散型
ＭＯＳＦＥＴであるため、短チャネル化を実現でき、第
２のＭＯＳＦＥＴ２３自身のオン抵抗の低減が可能であ
るので、正孔の引き抜き速度を早めることができ、ター
ンオフ速度を上げることができる。また第２のＭＯＳＦ
ＥＴ２３の特性バラツキも抑えることができる。更に、
ラッチアップ耐量を大きくでき、可制御電流容量の増大
を図ることができる。
孔引抜き用の第２のＭＯＳＦＥＴ２３が第１のＭＯＳＦ
ＥＴ１２の導電型とは逆導電型で、２重拡散型ＭＯＳＦ
ＥＴとなっている。これによって、従来構造のような正
孔を電子に変換する短絡用電極（金属電極）を第１層目
の電極配線として微細に形成する必要が無い。このた
め、微細電極形成の困難さと電極配線の２層構造とを回
避できる。更に、第２のＭＯＳＦＥＴ２３は２重拡散型
ＭＯＳＦＥＴであるため、短チャネル化を実現でき、第
２のＭＯＳＦＥＴ２３自身のオン抵抗の低減が可能であ
るので、正孔の引き抜き速度を早めることができ、ター
ンオフ速度を上げることができる。また第２のＭＯＳＦ
ＥＴ２３の特性バラツキも抑えることができる。更に、
ラッチアップ耐量を大きくでき、可制御電流容量の増大
を図ることができる。
【００６０】〔実施例２〕図５は本発明の実施例２に係
るダブルゲートを備えたサイリスタ半導体装置の構造を
示す断面図である。本例の半導体構造においては実施例
１の構造に対して第５半導体領域１６の直下に高濃度ｐ
+ 型の浅いウェル状の第７半導体領域１９が形成されて
いる。第７半導体領域１９の直下には第３半導体領域４
が残っている。なお、第５半導体領域１６のチャネル側
のウェル端は第７半導体領域１９で覆われていない。
るダブルゲートを備えたサイリスタ半導体装置の構造を
示す断面図である。本例の半導体構造においては実施例
１の構造に対して第５半導体領域１６の直下に高濃度ｐ
+ 型の浅いウェル状の第７半導体領域１９が形成されて
いる。第７半導体領域１９の直下には第３半導体領域４
が残っている。なお、第５半導体領域１６のチャネル側
のウェル端は第７半導体領域１９で覆われていない。
【００６１】ところで、実施例１の構造においては、サ
イリスタ状態からトランジスタ（ＩＧＢＴ）状態へ動作
モードを一旦移行させた後、そのトランジスタ状態をオ
フ状態にすることでターンオフさせるようにしている
が、寄生抵抗等でラッチアップしてしまい、可制御電流
値を大きくできないという問題がある。即ち、図３に示
すように、いずれの動作状態においても、主電流は第５
半導体領域１６の下側の第３半導体領域４中を流れてい
る。特に、図３（ｂ）に示すトランジスタ状態における
正孔電流（破線で示す）の経路は、電子電流の経路に沿
うようにして第３半導体領域４のウェル端側から入り込
み、第５半導体領域１６の下側領域を通過して第３半導
体領域４のウェル中央部の第２のゲート電極２１の真下
に流れ込み、第２のＭＯＳＦＥＴ２３のチャネルを介し
て第６半導体領域１７へ引き抜かれる経路となってい
る。第５半導体領域１６の下側領域の第３半導体領域４
中には拡散抵抗（ベース抵抗ＲB ）が寄生しているの
で、この寄生抵抗に正孔の引抜き用の電流が過大に流れ
ると、その電圧降下によってｎ- 型の第２半導体領域
３，ｐ型の第３半導体領域４及びｎ+ 型の第５半導体領
域１６からなるｎｐｎ型トランジスタＱnpn のトリガ電
流となり、仮に第２のＭＯＳＦＥＴ２３をオン状態にし
て正孔を引抜き、トランジスタＱnpn をオフさせようと
してもオフ状態にはならず、ラッチアップ状態になって
しまう。
イリスタ状態からトランジスタ（ＩＧＢＴ）状態へ動作
モードを一旦移行させた後、そのトランジスタ状態をオ
フ状態にすることでターンオフさせるようにしている
が、寄生抵抗等でラッチアップしてしまい、可制御電流
値を大きくできないという問題がある。即ち、図３に示
すように、いずれの動作状態においても、主電流は第５
半導体領域１６の下側の第３半導体領域４中を流れてい
る。特に、図３（ｂ）に示すトランジスタ状態における
正孔電流（破線で示す）の経路は、電子電流の経路に沿
うようにして第３半導体領域４のウェル端側から入り込
み、第５半導体領域１６の下側領域を通過して第３半導
体領域４のウェル中央部の第２のゲート電極２１の真下
に流れ込み、第２のＭＯＳＦＥＴ２３のチャネルを介し
て第６半導体領域１７へ引き抜かれる経路となってい
る。第５半導体領域１６の下側領域の第３半導体領域４
中には拡散抵抗（ベース抵抗ＲB ）が寄生しているの
で、この寄生抵抗に正孔の引抜き用の電流が過大に流れ
ると、その電圧降下によってｎ- 型の第２半導体領域
３，ｐ型の第３半導体領域４及びｎ+ 型の第５半導体領
域１６からなるｎｐｎ型トランジスタＱnpn のトリガ電
流となり、仮に第２のＭＯＳＦＥＴ２３をオン状態にし
て正孔を引抜き、トランジスタＱnpn をオフさせようと
してもオフ状態にはならず、ラッチアップ状態になって
しまう。
【００６２】そこで、このトランジスタ状態におけるラ
ッチアップを抑制（ラッチアップするまでの可制御電流
を大きく）するためには、本例では、第５半導体領域１
６の下側の寄生抵抗値を低減する目的で、第５半導体領
域１６の直下に高濃度ｐ+ 型の浅いウェル状の第７半導
体領域１９を形成してある。ベース抵抗ＲB の低抵抗化
によって正孔引き抜き電流を多く流してもｎｐｎ型トラ
ンジスタＱnpn がラッチアップし難くなり、可制御電流
値の増大を図ることができる。
ッチアップを抑制（ラッチアップするまでの可制御電流
を大きく）するためには、本例では、第５半導体領域１
６の下側の寄生抵抗値を低減する目的で、第５半導体領
域１６の直下に高濃度ｐ+ 型の浅いウェル状の第７半導
体領域１９を形成してある。ベース抵抗ＲB の低抵抗化
によって正孔引き抜き電流を多く流してもｎｐｎ型トラ
ンジスタＱnpn がラッチアップし難くなり、可制御電流
値の増大を図ることができる。
【００６３】〔実施例３〕図６は本発明の実施例３に係
るダブルゲートを備えたサイリスタ半導体装置の構造を
示す断面図である。この実施例では、第５半導体領域１
６の直下に高濃度ｐ+ 型の深いウェル状の第７半導体領
域２０を形成してある。なお、第５半導体領域１６のチ
ャネル側のウェル端は第７半導体領域２０で覆われてい
ない。本例の第７半導体領域２０は実施例２（図５参
照）の浅いウェル状の第７半導体領域１９に比して第３
半導体領域４を突き抜ける程の深さであるので、トラン
ジスタ状態時における正孔電流の殆どがこの深いウェル
状の第７半導体領域２０を通過する。従って、寄生抵抗
値を大幅に下げることが可能である。ただ、第５半導体
領域１６の直下の不純物濃度を濃くし過ぎると、サイリ
スタ状態におけるオン電圧の増加を招来してしまうの
で、実施例２のように浅い第７半導体領域１９を形成す
るか、本例の場合には不純物濃度を適度に設定すること
が望ましい。
るダブルゲートを備えたサイリスタ半導体装置の構造を
示す断面図である。この実施例では、第５半導体領域１
６の直下に高濃度ｐ+ 型の深いウェル状の第７半導体領
域２０を形成してある。なお、第５半導体領域１６のチ
ャネル側のウェル端は第７半導体領域２０で覆われてい
ない。本例の第７半導体領域２０は実施例２（図５参
照）の浅いウェル状の第７半導体領域１９に比して第３
半導体領域４を突き抜ける程の深さであるので、トラン
ジスタ状態時における正孔電流の殆どがこの深いウェル
状の第７半導体領域２０を通過する。従って、寄生抵抗
値を大幅に下げることが可能である。ただ、第５半導体
領域１６の直下の不純物濃度を濃くし過ぎると、サイリ
スタ状態におけるオン電圧の増加を招来してしまうの
で、実施例２のように浅い第７半導体領域１９を形成す
るか、本例の場合には不純物濃度を適度に設定すること
が望ましい。
【００６４】〔実施例４〕図７は本発明の実施例４に係
るダブルゲートを備えたサイリスタ半導体装置の構造を
示す断面図である。この実施例では、第５半導体領域１
６がゲート電極２１側の浅いｎ+ 型内側ウェル領域１６
ａとゲート電極１０側（ウェル端側）の深いｎ型外側ウ
ェル領域１６ｂとの重なり領域となっている。浅いｎ+
型内側ウェル領域１６ａの濃度はｐ型の第３半導体領域
４の濃度に比して高いので、ｎｐｎ型トランジスタＱnp
n の電流増幅率ｈFEが高い。それ故、浅いｎ+ 型内側ウ
ェル領域１６ａがサイリスタ状態時で実質的なカソード
領域として機能し、そのウェル底面を介して縦方向に主
電流が流れることとなる。ｎ型外側ウェル領域１６ｂは
ｎ+ 型内側ウェル領域１６ａに比べて低濃度であること
が重要であり、特に深くなくとも良い。ＩＧＢＴ動作時
では前述した拡散抵抗ＲB の電圧降下により第３半導体
領域４のうちｎ+ 型内側ウェル領域１６ａの周囲に比し
てｎ型外側ウェル領域１６ｂの周囲の電圧が低くなり、
ｎ型外側ウェル領域１６ｂ側のｎｐｎ型トランジスタＱ
npn がラッチアップしがちであるものの、深いｎ型ウェ
ル外側領域１６ｂの濃度は浅いｎ+ 型内側ウェル領域１
６ａの濃度に比して低いので、そのｎｐｎ型トランジス
タＱnpn の電流増幅率ｈFEは低くなっており、ＩＧＢＴ
動作時ではラッチアップし難い。このため、可制御電流
容量の増大を図ることができる。
るダブルゲートを備えたサイリスタ半導体装置の構造を
示す断面図である。この実施例では、第５半導体領域１
６がゲート電極２１側の浅いｎ+ 型内側ウェル領域１６
ａとゲート電極１０側（ウェル端側）の深いｎ型外側ウ
ェル領域１６ｂとの重なり領域となっている。浅いｎ+
型内側ウェル領域１６ａの濃度はｐ型の第３半導体領域
４の濃度に比して高いので、ｎｐｎ型トランジスタＱnp
n の電流増幅率ｈFEが高い。それ故、浅いｎ+ 型内側ウ
ェル領域１６ａがサイリスタ状態時で実質的なカソード
領域として機能し、そのウェル底面を介して縦方向に主
電流が流れることとなる。ｎ型外側ウェル領域１６ｂは
ｎ+ 型内側ウェル領域１６ａに比べて低濃度であること
が重要であり、特に深くなくとも良い。ＩＧＢＴ動作時
では前述した拡散抵抗ＲB の電圧降下により第３半導体
領域４のうちｎ+ 型内側ウェル領域１６ａの周囲に比し
てｎ型外側ウェル領域１６ｂの周囲の電圧が低くなり、
ｎ型外側ウェル領域１６ｂ側のｎｐｎ型トランジスタＱ
npn がラッチアップしがちであるものの、深いｎ型ウェ
ル外側領域１６ｂの濃度は浅いｎ+ 型内側ウェル領域１
６ａの濃度に比して低いので、そのｎｐｎ型トランジス
タＱnpn の電流増幅率ｈFEは低くなっており、ＩＧＢＴ
動作時ではラッチアップし難い。このため、可制御電流
容量の増大を図ることができる。
【００６５】〔実施例５〕図８は本発明の実施例５に係
るダブルゲートを備えたサイリスタ半導体装置の構造を
示す断面図である。この実施例は図６に示す実施例３の
構造と図７に示す実施例４の構造とを併有するものであ
る。即ち、第５半導体領域１６がゲート電極２１側の浅
いｎ+ 内側型ウェル領域１６ａとゲート電極１０側の深
いｎ型外側ウェル領域１６ｂとの重なり領域となってお
り、第５半導体領域１６の直下にｐ+ 型の深いウェル状
の第７半導体領域２０を形成してある。ｎ型外側ウェル
領域１６ｂの存在によってｎｐｎ型トランジスタＱnpn
の電流増幅率ｈFEは低くなっており、また高濃度の第７
半導体領域２０の存在によって寄生抵抗値を大幅に下げ
ることが可能である。従って、相乗的にラッチアップ耐
量を大きくでき、可制御電流容量の増大を図ることがで
きる。かかる場合も、実施例４と同じく、ｎ型外側ウェ
ル領域１６ｂはｎ+ 型内側ウェル領域１６ａに比べて低
濃度であることが重要であり、特に深くなくとも良い。
るダブルゲートを備えたサイリスタ半導体装置の構造を
示す断面図である。この実施例は図６に示す実施例３の
構造と図７に示す実施例４の構造とを併有するものであ
る。即ち、第５半導体領域１６がゲート電極２１側の浅
いｎ+ 内側型ウェル領域１６ａとゲート電極１０側の深
いｎ型外側ウェル領域１６ｂとの重なり領域となってお
り、第５半導体領域１６の直下にｐ+ 型の深いウェル状
の第７半導体領域２０を形成してある。ｎ型外側ウェル
領域１６ｂの存在によってｎｐｎ型トランジスタＱnpn
の電流増幅率ｈFEは低くなっており、また高濃度の第７
半導体領域２０の存在によって寄生抵抗値を大幅に下げ
ることが可能である。従って、相乗的にラッチアップ耐
量を大きくでき、可制御電流容量の増大を図ることがで
きる。かかる場合も、実施例４と同じく、ｎ型外側ウェ
ル領域１６ｂはｎ+ 型内側ウェル領域１６ａに比べて低
濃度であることが重要であり、特に深くなくとも良い。
【００６６】〔実施例６〕図９は本発明の実施例６に係
るダブルゲートを備えたサイリスタ半導体装置の構造を
示す断面図である。本例は実施例５の変形例であり、第
５半導体領域１６がゲート電極２１側の浅いｎ+ 型内側
ウェル領域１６ａとゲート電極１０側の深いｎ型ウェル
外側領域１６ｂとの重なり領域になっており、ｐ型の第
３半導体領域４のウェル端側を内側領域４ａの濃度より
も高い高濃度領域４ｂとして形成されている。ｎ+ 型内
側ウェル領域１６ａを含むｎｐｎ型トランジスタＱnpn
の電流増幅率ｈFEは低く、また寄生抵抗値を下げること
ができるので、ラッチアップ耐量を大きくできる。た
だ、ウェル端側の高濃度領域４ｂの濃度がｐ+ 型程度に
なると、第１のＭＯＳＦＥＴ１２の閾値電圧が高くなる
ので、この点も踏まえて濃度調整を行う必要がある。
るダブルゲートを備えたサイリスタ半導体装置の構造を
示す断面図である。本例は実施例５の変形例であり、第
５半導体領域１６がゲート電極２１側の浅いｎ+ 型内側
ウェル領域１６ａとゲート電極１０側の深いｎ型ウェル
外側領域１６ｂとの重なり領域になっており、ｐ型の第
３半導体領域４のウェル端側を内側領域４ａの濃度より
も高い高濃度領域４ｂとして形成されている。ｎ+ 型内
側ウェル領域１６ａを含むｎｐｎ型トランジスタＱnpn
の電流増幅率ｈFEは低く、また寄生抵抗値を下げること
ができるので、ラッチアップ耐量を大きくできる。た
だ、ウェル端側の高濃度領域４ｂの濃度がｐ+ 型程度に
なると、第１のＭＯＳＦＥＴ１２の閾値電圧が高くなる
ので、この点も踏まえて濃度調整を行う必要がある。
【００６７】〔実施例７〕図１０は本発明の実施例７に
係るダブルゲートを備えたサイリスタ半導体装置の構造
を示す断面図である。本例では、第５半導体領域１６は
ｎ+ 型領域としつつ、ｐ型の第３半導体領域４のウェル
端側を内側領域４ａの濃度よりも高い高濃度領域４ｂと
して形成されている。ＩＧＢＴ状態時の正孔引き抜き電
流経路の寄生抵抗値を下げることができるので、ラッチ
アップ耐量を大きくできる。本例もまた、ウェル端側の
高濃度領域４ｂの濃度がｐ+ 型程度になると、第１のＭ
ＯＳＦＥＴの閾値電圧が高くなるので、この点も踏まえ
て濃度調整を行うことになる。
係るダブルゲートを備えたサイリスタ半導体装置の構造
を示す断面図である。本例では、第５半導体領域１６は
ｎ+ 型領域としつつ、ｐ型の第３半導体領域４のウェル
端側を内側領域４ａの濃度よりも高い高濃度領域４ｂと
して形成されている。ＩＧＢＴ状態時の正孔引き抜き電
流経路の寄生抵抗値を下げることができるので、ラッチ
アップ耐量を大きくできる。本例もまた、ウェル端側の
高濃度領域４ｂの濃度がｐ+ 型程度になると、第１のＭ
ＯＳＦＥＴの閾値電圧が高くなるので、この点も踏まえ
て濃度調整を行うことになる。
【００６８】〔実施例８〕図１１は本発明の実施例８に
係るダブルゲートを備えたサイリスタ半導体装置の構造
を示す断面図である。この実施例ではｐチャネル型の第
２のＭＯＳＦＥＴ２３をディプレッション型構造にした
点を特徴としている。第２のＭＯＳＦＥＴ２３の２重拡
散型ＭＯＳＦＥＴのバックゲートを構成するｎ型の第４
半導体領域１５の表面側チャネル部にはｐ型不純物がド
ープされた低濃度の表層ｐ型領域３０がゲート電圧無印
加状態で形成されている。
係るダブルゲートを備えたサイリスタ半導体装置の構造
を示す断面図である。この実施例ではｐチャネル型の第
２のＭＯＳＦＥＴ２３をディプレッション型構造にした
点を特徴としている。第２のＭＯＳＦＥＴ２３の２重拡
散型ＭＯＳＦＥＴのバックゲートを構成するｎ型の第４
半導体領域１５の表面側チャネル部にはｐ型不純物がド
ープされた低濃度の表層ｐ型領域３０がゲート電圧無印
加状態で形成されている。
【００６９】ところで、第１〜第７実施例では、エンハ
ンスメント型ｎチャネルの第１のＭＯＳＦＥＴ１２はゲ
ート電圧０Ｖでオフ状態となり、ゲート電圧１０〜１５
Ｖでオン状態になる。他方、エンハンスメント型ｐチャ
ネルの第２のＭＯＳＦＥＴ２３はゲート電圧−１０Ｖで
オン状態となり、ゲート電圧０Ｖでオフ状態となる。
ンスメント型ｎチャネルの第１のＭＯＳＦＥＴ１２はゲ
ート電圧０Ｖでオフ状態となり、ゲート電圧１０〜１５
Ｖでオン状態になる。他方、エンハンスメント型ｐチャ
ネルの第２のＭＯＳＦＥＴ２３はゲート電圧−１０Ｖで
オン状態となり、ゲート電圧０Ｖでオフ状態となる。
【００７０】このため、ゲート駆動回路としては正電源
（＋１０〜１５Ｖ）の外に、負電源（−１０Ｖ）を必要
としている。このゲート回路系の構成を簡略化するため
に、本例では、前述したように、表層ｐ型領域３０を形
成して第２のＭＯＳＦＥＴ２３をディプレッション型に
してある。このため、第２のＭＯＳＦＥＴ２３はゲート
電圧０Ｖでオン状態となり、ゲート電圧１０〜１５Ｖで
低濃度の表層ｐ型領域３０に空乏層が拡大しオフ状態と
なり、ゲート電圧に関して第１のＭＯＳＦＥＴ１２とは
排他的（対称的）に開閉する。従って、本半導体装置の
制御系は単一電源で動作させることが可能となる。勿
論、第１のＭＯＳＦＥＴ１２の方をディプレッション型
にしても良い。
（＋１０〜１５Ｖ）の外に、負電源（−１０Ｖ）を必要
としている。このゲート回路系の構成を簡略化するため
に、本例では、前述したように、表層ｐ型領域３０を形
成して第２のＭＯＳＦＥＴ２３をディプレッション型に
してある。このため、第２のＭＯＳＦＥＴ２３はゲート
電圧０Ｖでオン状態となり、ゲート電圧１０〜１５Ｖで
低濃度の表層ｐ型領域３０に空乏層が拡大しオフ状態と
なり、ゲート電圧に関して第１のＭＯＳＦＥＴ１２とは
排他的（対称的）に開閉する。従って、本半導体装置の
制御系は単一電源で動作させることが可能となる。勿
論、第１のＭＯＳＦＥＴ１２の方をディプレッション型
にしても良い。
【００７１】〔実施例９〕図１２は本発明の実施例９に
係るダブルゲートを備えたサイリスタ半導体装置の構造
を示す断面図である。本例では、第６半導体領域１７及
び第４半導体領域１５の中央に堀られたトレンチ溝にゲ
ート絶縁膜１２１ａを介して多結晶シリコンの第２のゲ
ート電極１２１が埋め込まれており、トレンチゲート型
の第２のＭＯＳＦＥＴ１２３を構成している。ＩＧＢＴ
状態時には第２のカソード電極１８ｂに向かう正孔引き
抜き経路にゲート電極２１直下の横型チャネルに加えて
トレンチゲート型ＭＯＳＦＥＴ１２３のゲート電極１２
１の両側面の縦型チャネルが並列的に増えるので、全体
としてチャネル幅が増大し、正孔引き抜き力が強くな
り、ターンオフ時間を速くすることができる。また、正
孔引き抜き電流が第５半導体領域１６の直下で分散化す
るため、寄生抵抗による電圧降下も抑制でき、ラッチア
ップ耐量を大きくできる。
係るダブルゲートを備えたサイリスタ半導体装置の構造
を示す断面図である。本例では、第６半導体領域１７及
び第４半導体領域１５の中央に堀られたトレンチ溝にゲ
ート絶縁膜１２１ａを介して多結晶シリコンの第２のゲ
ート電極１２１が埋め込まれており、トレンチゲート型
の第２のＭＯＳＦＥＴ１２３を構成している。ＩＧＢＴ
状態時には第２のカソード電極１８ｂに向かう正孔引き
抜き経路にゲート電極２１直下の横型チャネルに加えて
トレンチゲート型ＭＯＳＦＥＴ１２３のゲート電極１２
１の両側面の縦型チャネルが並列的に増えるので、全体
としてチャネル幅が増大し、正孔引き抜き力が強くな
り、ターンオフ時間を速くすることができる。また、正
孔引き抜き電流が第５半導体領域１６の直下で分散化す
るため、寄生抵抗による電圧降下も抑制でき、ラッチア
ップ耐量を大きくできる。
【００７２】〔実施例１０〕図１３は本発明の実施例１
０に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例では、正孔引き抜き用Ｍ
ＯＳＦＥＴとしてトレンチ型の第２のＭＯＳＦＥＴ１２
３のみが形成されている。また、電子注入用ＭＯＳＦＥ
Ｔとしてトレンチゲート型の第１のＭＯＳＦＥＴ１１２
が形成されている。トレンチ型ＭＯＳＦＥＴ１１２は、
第５半導体領域１６の中央（第３半導体領域４のウェル
端）に堀られたトレンチ溝にゲート絶縁膜１１０ａを介
して多結晶シリコンの第１のゲート電極１１０が埋め込
まれて成る。図１２に示す第１のＭＯＳＦＥＴ１１２は
垂直ＤＭＯＳ（ＶＤＯＳ）構造であるため、ゲート電極
１０直下の横型チャネルから縦方向に方向を変えて電子
が流れるので、ドレイン・ドリフト部のピンチ抵抗を低
減する目的ではゲート電極１０のゲート長を２０〜３０
μｍ程度に広くし、ドレイン・ドリフト部の抵抗断面積
を広くしておく必要がある。しかし、本例のようにトレ
ンチゲート型ＭＯＳＦＥＴ１１２を採用すると、ゲート
電極１１０の側壁に沿ってはじめから縦方向に電子電流
が流れるので、ゲート電極１１０の微細化が可能であ
り、例えばゲート長は２〜３μｍ程度で済む。また、オ
ン抵抗が低くなるので、スイッチング損失を低減でき
る。
０に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例では、正孔引き抜き用Ｍ
ＯＳＦＥＴとしてトレンチ型の第２のＭＯＳＦＥＴ１２
３のみが形成されている。また、電子注入用ＭＯＳＦＥ
Ｔとしてトレンチゲート型の第１のＭＯＳＦＥＴ１１２
が形成されている。トレンチ型ＭＯＳＦＥＴ１１２は、
第５半導体領域１６の中央（第３半導体領域４のウェル
端）に堀られたトレンチ溝にゲート絶縁膜１１０ａを介
して多結晶シリコンの第１のゲート電極１１０が埋め込
まれて成る。図１２に示す第１のＭＯＳＦＥＴ１１２は
垂直ＤＭＯＳ（ＶＤＯＳ）構造であるため、ゲート電極
１０直下の横型チャネルから縦方向に方向を変えて電子
が流れるので、ドレイン・ドリフト部のピンチ抵抗を低
減する目的ではゲート電極１０のゲート長を２０〜３０
μｍ程度に広くし、ドレイン・ドリフト部の抵抗断面積
を広くしておく必要がある。しかし、本例のようにトレ
ンチゲート型ＭＯＳＦＥＴ１１２を採用すると、ゲート
電極１１０の側壁に沿ってはじめから縦方向に電子電流
が流れるので、ゲート電極１１０の微細化が可能であ
り、例えばゲート長は２〜３μｍ程度で済む。また、オ
ン抵抗が低くなるので、スイッチング損失を低減でき
る。
【００７３】〔実施例１１〕図１４は本発明の実施例１
１に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例の構造は、実施例１０
（図１３参照）の構造においてｎ型の第４半導体領域１
５がｎ+ 型の第５半導体領域１６にまで重なり接続して
いる。このため、サイリスタ状態時にはｎ+ 型の第５半
導体領域１６は勿論のこと、ｎ型の第４半導体領域１５
もカソード領域として機能し、カソード電流容量の増大
を図ることができる。
１に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例の構造は、実施例１０
（図１３参照）の構造においてｎ型の第４半導体領域１
５がｎ+ 型の第５半導体領域１６にまで重なり接続して
いる。このため、サイリスタ状態時にはｎ+ 型の第５半
導体領域１６は勿論のこと、ｎ型の第４半導体領域１５
もカソード領域として機能し、カソード電流容量の増大
を図ることができる。
【００７４】〔実施例１２〕図１５は本発明の実施例１
２に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例では、第２のＭＯＳＦＥ
Ｔ１２３としてトレンチゲート型ＭＯＳＦＥＴを用いて
あり、一対のゲート電極１２１，１２１が対向配置され
ている。一対のゲート電極１２１，１２１に挟まれたｐ
型の第３半導体領域４の表面側にはｎ型の第４半導体領
域１５が形成され、また第４半導体領域１５の表面側に
はｐ+ 型（又はｐ+ 型）の第６半導体領域１７が形成さ
れている。本例においては、一対のゲート電極１２１，
１２１の距離は短縮可能であるので、第５半導体領域１
６の平面的占有比率を拡大でき、カソード電流容量の増
大を図ることができる。
２に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例では、第２のＭＯＳＦＥ
Ｔ１２３としてトレンチゲート型ＭＯＳＦＥＴを用いて
あり、一対のゲート電極１２１，１２１が対向配置され
ている。一対のゲート電極１２１，１２１に挟まれたｐ
型の第３半導体領域４の表面側にはｎ型の第４半導体領
域１５が形成され、また第４半導体領域１５の表面側に
はｐ+ 型（又はｐ+ 型）の第６半導体領域１７が形成さ
れている。本例においては、一対のゲート電極１２１，
１２１の距離は短縮可能であるので、第５半導体領域１
６の平面的占有比率を拡大でき、カソード電流容量の増
大を図ることができる。
【００７５】〔実施例１３〕図１６は本発明の実施例１
３に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例は図１５に示す実施例１
２において第４半導体領域１５′をｐ--型領域としてエ
ピタキシャル成長させたものである。また第４半導体領
域１５′の表面側にはｐ+ 型（又はｐ+ 型）の第６半導
体領域１７が形成されている。ゲート電極１２１に零電
圧が印加した状態ではトレンチゲート型ＭＯＳＦＥＴ１
２３はオン状態であるが、ゲート電極１２１に零電圧よ
りも高い電圧を印加すると、ｐ--型の第４半導体領域１
５′が空乏化してトレンチゲート型ＭＯＳＦＥＴ１２３
はオフ状態になる。即ち、正孔引き抜き用のトレンチゲ
ート型ＭＯＳＦＥＴ１２３はディプレッション型となっ
ている。従って、本半導体装置の制御系は単一電源で動
作させることが可能となる。勿論、第１のＭＯＳＦＥＴ
１１２の方をディプレッション型にしても良い。
３に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例は図１５に示す実施例１
２において第４半導体領域１５′をｐ--型領域としてエ
ピタキシャル成長させたものである。また第４半導体領
域１５′の表面側にはｐ+ 型（又はｐ+ 型）の第６半導
体領域１７が形成されている。ゲート電極１２１に零電
圧が印加した状態ではトレンチゲート型ＭＯＳＦＥＴ１
２３はオン状態であるが、ゲート電極１２１に零電圧よ
りも高い電圧を印加すると、ｐ--型の第４半導体領域１
５′が空乏化してトレンチゲート型ＭＯＳＦＥＴ１２３
はオフ状態になる。即ち、正孔引き抜き用のトレンチゲ
ート型ＭＯＳＦＥＴ１２３はディプレッション型となっ
ている。従って、本半導体装置の制御系は単一電源で動
作させることが可能となる。勿論、第１のＭＯＳＦＥＴ
１１２の方をディプレッション型にしても良い。
【００７６】〔実施例１４〕図１７（ａ）は本発明の実
施例１４に係るダブルゲートを備えたサイリスタ半導体
装置のセルパターンを示す模式図である。ダブルゲート
を備えた半導体装置のセルは、第２半導体領域３内に第
３半導体領域４をストライプ状のウェルとして形成した
ものである。ストライプ状のウェルの第３半導体領域４
内には、前述したように、ウェルの幅方向の両端側に第
５半導体領域１６がストライプ状のウェルとして形成さ
れていると共に、ストライプ状のウェルの第３半導体領
域４内の中央部には第４半導体領域１５及び第６半導体
領域１７が２重拡散型のストライプ状のウェルとして形
成されている。そして、第３半導体領域４の長手方向の
端部の表面にはこれに導電接触する短絡電極１８ｃが形
成されている。このカソード電極１８ｃは第５半導体領
域１６及び第６半導体領域１７に導電接触するカソード
電極１８ａ，１８ｂ（図１を参照のこと）と第１層目電
極配線として導通している。短絡電極１８ｃからカソー
ド端子Ｋまでの間に比較的小さな配線抵抗が存在し、本
例の半導体装置は図１７（ｂ）に示す等価回路となって
いる。図１７（ｂ）の等価回路は、図２に示す等価回路
に対して第２半導体領域３，第３半導体領域４及び第５
半導体領域１６からなるトランジスタＱnpn のベース・
エミッタ間に短絡抵抗Ｒ0 が挿入された状態に相当して
いる。
施例１４に係るダブルゲートを備えたサイリスタ半導体
装置のセルパターンを示す模式図である。ダブルゲート
を備えた半導体装置のセルは、第２半導体領域３内に第
３半導体領域４をストライプ状のウェルとして形成した
ものである。ストライプ状のウェルの第３半導体領域４
内には、前述したように、ウェルの幅方向の両端側に第
５半導体領域１６がストライプ状のウェルとして形成さ
れていると共に、ストライプ状のウェルの第３半導体領
域４内の中央部には第４半導体領域１５及び第６半導体
領域１７が２重拡散型のストライプ状のウェルとして形
成されている。そして、第３半導体領域４の長手方向の
端部の表面にはこれに導電接触する短絡電極１８ｃが形
成されている。このカソード電極１８ｃは第５半導体領
域１６及び第６半導体領域１７に導電接触するカソード
電極１８ａ，１８ｂ（図１を参照のこと）と第１層目電
極配線として導通している。短絡電極１８ｃからカソー
ド端子Ｋまでの間に比較的小さな配線抵抗が存在し、本
例の半導体装置は図１７（ｂ）に示す等価回路となって
いる。図１７（ｂ）の等価回路は、図２に示す等価回路
に対して第２半導体領域３，第３半導体領域４及び第５
半導体領域１６からなるトランジスタＱnpn のベース・
エミッタ間に短絡抵抗Ｒ0 が挿入された状態に相当して
いる。
【００７７】ところで、同一セル内のウェルの第３半導
体領域４内のコーナー部では電界集中が起こるため、第
２のＭＯＳＦＥＴ２３をオン状態にして正孔を引き抜い
ても、トランジスタＱnpn がオン状態のままとなり、ラ
ッチアップし易い。コーナー部でラッチアップし易いた
め、この部分で可制御電流容量の律速を招く。そこで、
本例では第２のＭＯＳＦＥＴ２３と共に、第３半導体領
域４内のコーナー部（端部）から直接的に正孔を引き抜
くための短絡抵抗Ｒ0 を設けたものである。反面、第１
のＭＯＳＦＥＴ１２がオン状態で第２のＭＯＳＦＥＴ２
３がオフ状態であるサイリスタ動作モードにおいても、
第３半導体領域４内のコーナー部からこの短絡抵抗Ｒ0
を介して正孔が漏れ出てしまい、サイリスタ動作の支障
となるおそれがある。そこで、第１のＭＯＳＦＥＴ１２
がオン状態で第２のＭＯＳＦＥＴ２３がオフ状態にある
とき、正孔密度の豊富化を図るため、本例においては、
第３半導体領域４をストライプ状（長手状）にしてコー
ナー部の占める面積割合を縮小化するようにし、長手方
向の端部のコーナー部Ｃ1,Ｃ2 に亘る幅方向に短絡電極
１８ｃを形成してある。図１７（ａ）はストライプ状の
第３半導体領域４を片側半分だけを示してあるが、他方
の端部にも同様の短絡電極１８ｃが形成されている。サ
イリスタ状態では第３半導体領域４の幅方向の端の部分
が長い方が電流容量を確保できる。短絡電極１８ｃの形
成された端部の正孔の漏れは相対的に問題とならない。
ＩＧＢＴ状態ではストライプ状の長手方向の端でコーナ
ー部Ｃ1,Ｃ2 の正孔が短絡電極１８ｃを介して直接引き
抜かれるので、トランジスタＱnpn のベース電流が僅少
化してラッチアップを防止することができる。この結
果、可制御電流容量の増大化を図ることができる。
体領域４内のコーナー部では電界集中が起こるため、第
２のＭＯＳＦＥＴ２３をオン状態にして正孔を引き抜い
ても、トランジスタＱnpn がオン状態のままとなり、ラ
ッチアップし易い。コーナー部でラッチアップし易いた
め、この部分で可制御電流容量の律速を招く。そこで、
本例では第２のＭＯＳＦＥＴ２３と共に、第３半導体領
域４内のコーナー部（端部）から直接的に正孔を引き抜
くための短絡抵抗Ｒ0 を設けたものである。反面、第１
のＭＯＳＦＥＴ１２がオン状態で第２のＭＯＳＦＥＴ２
３がオフ状態であるサイリスタ動作モードにおいても、
第３半導体領域４内のコーナー部からこの短絡抵抗Ｒ0
を介して正孔が漏れ出てしまい、サイリスタ動作の支障
となるおそれがある。そこで、第１のＭＯＳＦＥＴ１２
がオン状態で第２のＭＯＳＦＥＴ２３がオフ状態にある
とき、正孔密度の豊富化を図るため、本例においては、
第３半導体領域４をストライプ状（長手状）にしてコー
ナー部の占める面積割合を縮小化するようにし、長手方
向の端部のコーナー部Ｃ1,Ｃ2 に亘る幅方向に短絡電極
１８ｃを形成してある。図１７（ａ）はストライプ状の
第３半導体領域４を片側半分だけを示してあるが、他方
の端部にも同様の短絡電極１８ｃが形成されている。サ
イリスタ状態では第３半導体領域４の幅方向の端の部分
が長い方が電流容量を確保できる。短絡電極１８ｃの形
成された端部の正孔の漏れは相対的に問題とならない。
ＩＧＢＴ状態ではストライプ状の長手方向の端でコーナ
ー部Ｃ1,Ｃ2 の正孔が短絡電極１８ｃを介して直接引き
抜かれるので、トランジスタＱnpn のベース電流が僅少
化してラッチアップを防止することができる。この結
果、可制御電流容量の増大化を図ることができる。
【００７８】また、短絡抵抗Ｒ0 がない場合、第１のＭ
ＯＳＦＥＴ１２及び第２のＭＯＳＦＥＴ２３をオフ状態
にしたまま、アノード・カソード間電圧を印加すると、
阻止電圧を越えたときはｐｎｐｎ構造のサイリスタがラ
ッチアップし易い。従って、第２のＭＯＳＦＥＴ２３を
オン状態にしてからアノード・カソード間電圧を上昇す
るようにしている。しかし、本例では、短絡抵抗Ｒ0 が
あるので、第１のＭＯＳＦＥＴ１２及び第２のＭＯＳＦ
ＥＴ２３をオフ状態にしたまま、アノード・カソード間
電圧を印加しても、短絡抵抗Ｒ0 を介して短絡電極１８
ｃに電流が漏れるので、トランジスタＱnpn がオンし難
く、ラッチアップを防止できるようになっている。
ＯＳＦＥＴ１２及び第２のＭＯＳＦＥＴ２３をオフ状態
にしたまま、アノード・カソード間電圧を印加すると、
阻止電圧を越えたときはｐｎｐｎ構造のサイリスタがラ
ッチアップし易い。従って、第２のＭＯＳＦＥＴ２３を
オン状態にしてからアノード・カソード間電圧を上昇す
るようにしている。しかし、本例では、短絡抵抗Ｒ0 が
あるので、第１のＭＯＳＦＥＴ１２及び第２のＭＯＳＦ
ＥＴ２３をオフ状態にしたまま、アノード・カソード間
電圧を印加しても、短絡抵抗Ｒ0 を介して短絡電極１８
ｃに電流が漏れるので、トランジスタＱnpn がオンし難
く、ラッチアップを防止できるようになっている。
【００７９】〔実施例１５〕図１８は本発明の実施例１
５に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例ではＩＧＢＴ動作時に第
３半導体領域４内から正孔を引き抜くための第２のＭＯ
ＳＦＥＴ２３（ＭＯＳ部）を第３半導体領域４のウェル
の中央部に多数設けた構造となっている。即ち、第３半
導体領域４のウェルの両端に形成された第５半導体領域
１６，１６間には孤立した３つの第４半導体領域１５，
１５，１５が形成されており、これらには第６半導体領
域１７，１７，１７が形成されている。そしてゲート絶
縁膜を介して４つの第２のゲート電極２１が設けられて
いる。第１のＭＯＳＦＥＴ１２がオン状態で、第２のＭ
ＯＳＦＥＴ２３がオフ状態のときは、前述したように、
第３半導体領域４のウェルの両端の第５半導体領域１
６，１６直下部分でサイリスタ動作が始まりウェル中央
部に広がっていくので、セルにおける第１のゲート電極
１０，１０の面積割合が低くても、充分なサイリスタ動
作となる。そこで、本例では中央部に多数の分散的な第
２のＭＯＳＦＥＴ２３を設けて正孔の引き抜きを分散的
に行い、ラッチアップを有効的に防止することで、可制
御電流を増大させるようにしている。
５に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例ではＩＧＢＴ動作時に第
３半導体領域４内から正孔を引き抜くための第２のＭＯ
ＳＦＥＴ２３（ＭＯＳ部）を第３半導体領域４のウェル
の中央部に多数設けた構造となっている。即ち、第３半
導体領域４のウェルの両端に形成された第５半導体領域
１６，１６間には孤立した３つの第４半導体領域１５，
１５，１５が形成されており、これらには第６半導体領
域１７，１７，１７が形成されている。そしてゲート絶
縁膜を介して４つの第２のゲート電極２１が設けられて
いる。第１のＭＯＳＦＥＴ１２がオン状態で、第２のＭ
ＯＳＦＥＴ２３がオフ状態のときは、前述したように、
第３半導体領域４のウェルの両端の第５半導体領域１
６，１６直下部分でサイリスタ動作が始まりウェル中央
部に広がっていくので、セルにおける第１のゲート電極
１０，１０の面積割合が低くても、充分なサイリスタ動
作となる。そこで、本例では中央部に多数の分散的な第
２のＭＯＳＦＥＴ２３を設けて正孔の引き抜きを分散的
に行い、ラッチアップを有効的に防止することで、可制
御電流を増大させるようにしている。
【００８０】〔実施例１６〕図１９は本発明の実施例１
６に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例ではＩＧＢＴ動作時に第
３半導体領域４内から正孔を引き抜くために、実施例１
５と同様に、第２のＭＯＳＦＥＴ２３（ＭＯＳ部）が第
３半導体領域４のウェルの中央部に多数設けた構造とな
っている。ウェルの中央部には第４半導体領域１５で覆
わないｐ+ 型のコンタクト領域３２が形成されている。
このｐ+ 型のコンタクト領域３２には短絡電極１８ｃが
導電接触している。このため、ＩＧＢＴ動作時には短絡
電極１８ｃを介して正孔を直に引き抜くことができる。
６に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例ではＩＧＢＴ動作時に第
３半導体領域４内から正孔を引き抜くために、実施例１
５と同様に、第２のＭＯＳＦＥＴ２３（ＭＯＳ部）が第
３半導体領域４のウェルの中央部に多数設けた構造とな
っている。ウェルの中央部には第４半導体領域１５で覆
わないｐ+ 型のコンタクト領域３２が形成されている。
このｐ+ 型のコンタクト領域３２には短絡電極１８ｃが
導電接触している。このため、ＩＧＢＴ動作時には短絡
電極１８ｃを介して正孔を直に引き抜くことができる。
【００８１】〔実施例１７〕図２０は本発明の実施例１
７に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す概略斜視図である。本例では、中央部のスト
ライプ状の第２のゲート電極２１，２１には挟まれた部
分にもストライプ状のｎ+ 型の第８半導体領域３６が形
成されており、第３半導体領域３のウェル端側の第５半
導体領域１６と中央部の第８半導体領域３６とはｎ+ 型
の狭窄状の連結拡散層１６Ｍを介して接続されている。
そして、中央部の第８半導体領域３６にカソード電極１
８ｄが導電接触している。ウェル端側の第５半導体領域
１６から連結拡散層１６Ｍ及び中央部の第８半導体領域
３６を介してカソード電極１８ｄに到る電流経路には拡
散抵抗ＲM が寄生している。このため、本装置の等価回
路においては図２１に示すように、トランジスタＱnpn
のエミッタＥとカソード電極１８ｄとの間に拡散抵抗Ｒ
M が介在した状態となっている。ＩＧＢＴ状態時に第１
のＭＯＳＦＥＴ１２に電流が流れると、第３半導体領域
４の拡散抵抗ＲB の電圧降下によってトランジスタＱnp
n のベース電圧が高くなるが、また拡散抵抗ＲM の電圧
降下によってトランジスタＱnpn のエミッタ電圧も高く
なるので、ウェル端側の第５半導体領域１６とその直下
の第３半導体領域４との順方向電圧が相対的に高くなら
ず、従って、トランジスタＱnpn のラッチアップを抑制
することができ、可制御電流容量の増大を図ることがで
きる。勿論、サイリスタ動作時には中央部の第８半導体
領域３６の底面を介してカソード電流が流れるので、電
流容量の増大にも寄与している。
７に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す概略斜視図である。本例では、中央部のスト
ライプ状の第２のゲート電極２１，２１には挟まれた部
分にもストライプ状のｎ+ 型の第８半導体領域３６が形
成されており、第３半導体領域３のウェル端側の第５半
導体領域１６と中央部の第８半導体領域３６とはｎ+ 型
の狭窄状の連結拡散層１６Ｍを介して接続されている。
そして、中央部の第８半導体領域３６にカソード電極１
８ｄが導電接触している。ウェル端側の第５半導体領域
１６から連結拡散層１６Ｍ及び中央部の第８半導体領域
３６を介してカソード電極１８ｄに到る電流経路には拡
散抵抗ＲM が寄生している。このため、本装置の等価回
路においては図２１に示すように、トランジスタＱnpn
のエミッタＥとカソード電極１８ｄとの間に拡散抵抗Ｒ
M が介在した状態となっている。ＩＧＢＴ状態時に第１
のＭＯＳＦＥＴ１２に電流が流れると、第３半導体領域
４の拡散抵抗ＲB の電圧降下によってトランジスタＱnp
n のベース電圧が高くなるが、また拡散抵抗ＲM の電圧
降下によってトランジスタＱnpn のエミッタ電圧も高く
なるので、ウェル端側の第５半導体領域１６とその直下
の第３半導体領域４との順方向電圧が相対的に高くなら
ず、従って、トランジスタＱnpn のラッチアップを抑制
することができ、可制御電流容量の増大を図ることがで
きる。勿論、サイリスタ動作時には中央部の第８半導体
領域３６の底面を介してカソード電流が流れるので、電
流容量の増大にも寄与している。
【００８２】〔実施例１８〕図２２は本発明の実施例１
８に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す模式図である。本例においては、中央部のス
トライプ状の第２のゲート電極２１，２１には挟まれた
部分にストライプ状のｎ+ 型の第８半導体領域３６が形
成されており、第１のゲート電極１０と第２のゲート電
極２１とに挟まれた部分に第４半導体領域１５及び第６
半導体領域１７の２重拡散構造が形成されている。そし
て、電子注入用の第１のＭＯＳＦＥＴ１２を構成するＭ
ＯＳ部１２ａは中央部の第８半導体領域３６から第１の
ゲート電極１０直下に潜り込んだｎ+ 型の張出領域１６
Ｎの先端部である。実施例１７（図２０参照）と同様
に、張出領域１６Ｎには拡散抵抗ＲN が存在するため、
ＩＧＢＴ状態時にトランジスタＱnpn がラッチアップし
難い。また、正孔引き抜き電流は矢印の如く第２のゲー
ト電極２１直下の外側を介して流れるので、経路長を短
縮できる。それ故、第３半導体領域４の拡散抵抗ＲB の
値を低減できるから、実施例１７の場合より可制御電流
容量の増大を図ることができる。
８に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す模式図である。本例においては、中央部のス
トライプ状の第２のゲート電極２１，２１には挟まれた
部分にストライプ状のｎ+ 型の第８半導体領域３６が形
成されており、第１のゲート電極１０と第２のゲート電
極２１とに挟まれた部分に第４半導体領域１５及び第６
半導体領域１７の２重拡散構造が形成されている。そし
て、電子注入用の第１のＭＯＳＦＥＴ１２を構成するＭ
ＯＳ部１２ａは中央部の第８半導体領域３６から第１の
ゲート電極１０直下に潜り込んだｎ+ 型の張出領域１６
Ｎの先端部である。実施例１７（図２０参照）と同様
に、張出領域１６Ｎには拡散抵抗ＲN が存在するため、
ＩＧＢＴ状態時にトランジスタＱnpn がラッチアップし
難い。また、正孔引き抜き電流は矢印の如く第２のゲー
ト電極２１直下の外側を介して流れるので、経路長を短
縮できる。それ故、第３半導体領域４の拡散抵抗ＲB の
値を低減できるから、実施例１７の場合より可制御電流
容量の増大を図ることができる。
【００８３】〔実施例１９〕図２３（ａ）は本発明の実
施例１９に係るダブルゲートを備えたサイリスタ半導体
装置の構造を示す概略斜視図である。本例においては、
第１のゲート電極１０と第２のゲート電極２１とで挟ま
れた部分のｎ+ 型の第５半導体領域１６はｐ型の第３半
導体領域４の分離層４ｃで分離されている。この分離層
４ｃの上にはゲート酸化膜９を介して第１のゲート電極
１０の張出ゲート電極部１０ａが跨がっている。ｐ型の
分離層４ｃで分離された一方の第８半導体領域３６には
カソード電極１８ａが導電接触している。このカソード
電極１８ａが導電接触する第８半導体領域３６はｐ+ 型
の第３半導体領域４ｄ上に形成されている。従って、図
２３（ｂ）に示す如く、Ａ−Ａ′線に沿うゲート電極１
０直下はｐ+ 型の第３半導体領域４ｄで高濃度であるた
め、ゲート電極１０に高電圧を印加してもチャネル反転
層は形成されない。しかし、図２３（ｃ）に示す如く、
Ｂ−Ｂ′線に沿うゲート電極１０の張出ゲート電極部１
０ａの直下はｐ型の分離層４ｃであるため、ゲート電極
１０に高電圧を印加すると、張出ゲート電極部１０ａ下
にチャネル反転層が形成される。張出電極部１０ａは経
路スイッチング用ＭＯＳ部を構成している。ターンオフ
時に第１のゲート電極１０に印加する電圧を下げると、
張出ゲート電極部１０ａ直下のチャネル反転層が消失す
るため、領域３，領域４及びカソード電極１８ａの接触
した領域１６から構成されるｎｐｎ型トランジスタＱnp
n が分離されるので、ラッチアップを無くすことができ
る。なお、領域３，ｐ+ 型の領域４ｄ及びカソード電極
１８ａの接触した第８半導体領域３６から構成されるｎ
ｐｎ型トランジスタＱnpn は電流増幅率ｈFEが低いので
過電流でも動作しない。特に、本例の張出ゲート電極部
１０ａはゲート電極１０の一部を用いているので、製造
工数の削減及び微細化が可能となる。
施例１９に係るダブルゲートを備えたサイリスタ半導体
装置の構造を示す概略斜視図である。本例においては、
第１のゲート電極１０と第２のゲート電極２１とで挟ま
れた部分のｎ+ 型の第５半導体領域１６はｐ型の第３半
導体領域４の分離層４ｃで分離されている。この分離層
４ｃの上にはゲート酸化膜９を介して第１のゲート電極
１０の張出ゲート電極部１０ａが跨がっている。ｐ型の
分離層４ｃで分離された一方の第８半導体領域３６には
カソード電極１８ａが導電接触している。このカソード
電極１８ａが導電接触する第８半導体領域３６はｐ+ 型
の第３半導体領域４ｄ上に形成されている。従って、図
２３（ｂ）に示す如く、Ａ−Ａ′線に沿うゲート電極１
０直下はｐ+ 型の第３半導体領域４ｄで高濃度であるた
め、ゲート電極１０に高電圧を印加してもチャネル反転
層は形成されない。しかし、図２３（ｃ）に示す如く、
Ｂ−Ｂ′線に沿うゲート電極１０の張出ゲート電極部１
０ａの直下はｐ型の分離層４ｃであるため、ゲート電極
１０に高電圧を印加すると、張出ゲート電極部１０ａ下
にチャネル反転層が形成される。張出電極部１０ａは経
路スイッチング用ＭＯＳ部を構成している。ターンオフ
時に第１のゲート電極１０に印加する電圧を下げると、
張出ゲート電極部１０ａ直下のチャネル反転層が消失す
るため、領域３，領域４及びカソード電極１８ａの接触
した領域１６から構成されるｎｐｎ型トランジスタＱnp
n が分離されるので、ラッチアップを無くすことができ
る。なお、領域３，ｐ+ 型の領域４ｄ及びカソード電極
１８ａの接触した第８半導体領域３６から構成されるｎ
ｐｎ型トランジスタＱnpn は電流増幅率ｈFEが低いので
過電流でも動作しない。特に、本例の張出ゲート電極部
１０ａはゲート電極１０の一部を用いているので、製造
工数の削減及び微細化が可能となる。
【００８４】〔実施例２０〕ところで、実施例１に係る
ダブルゲートを備えた半導体装置のチップレイアウト
は、図２４に示すように、半導体チップ５０の一長辺の
縁中央に形成された第１のＭＯＳＦＥＴ１２用の第１の
ゲートパッド５１と、対向長辺の縁中央に形成された第
２のＭＯＳＦＥＴ２３用の第２のゲートパッド５２と、
第１のゲートパッド５１から延び出て長辺から短辺に沿
って形成された金属（アルミニウム）配線第１層目のゲ
ート配線（ゲートランナー）５１ａ，５１ｂと、第２の
ゲートパッド５２から延び出て第１のゲートパッド５１
の直近に到る金属（アルミニウム）配線第１層目のゲー
ト配線（ゲートランナー）５２ａと、ゲート配線５１
ａ，５１ｂから長辺方向に櫛歯状に延び出た多結晶シリ
コンの複数のストライプ状第１のゲート電極１０と、ゲ
ート配線５２ａから長辺方向に櫛歯状に延び出た多結晶
シリコンの複数のストライプ状の第２のゲート電極２１
とを有しており、２本の第１のゲート電極１０，１０と
その間に挟まれた２本の第２のゲート電極２１，２１と
でストライプ状セルＣ1 〜Ｃn が構成されている。
ダブルゲートを備えた半導体装置のチップレイアウト
は、図２４に示すように、半導体チップ５０の一長辺の
縁中央に形成された第１のＭＯＳＦＥＴ１２用の第１の
ゲートパッド５１と、対向長辺の縁中央に形成された第
２のＭＯＳＦＥＴ２３用の第２のゲートパッド５２と、
第１のゲートパッド５１から延び出て長辺から短辺に沿
って形成された金属（アルミニウム）配線第１層目のゲ
ート配線（ゲートランナー）５１ａ，５１ｂと、第２の
ゲートパッド５２から延び出て第１のゲートパッド５１
の直近に到る金属（アルミニウム）配線第１層目のゲー
ト配線（ゲートランナー）５２ａと、ゲート配線５１
ａ，５１ｂから長辺方向に櫛歯状に延び出た多結晶シリ
コンの複数のストライプ状第１のゲート電極１０と、ゲ
ート配線５２ａから長辺方向に櫛歯状に延び出た多結晶
シリコンの複数のストライプ状の第２のゲート電極２１
とを有しており、２本の第１のゲート電極１０，１０と
その間に挟まれた２本の第２のゲート電極２１，２１と
でストライプ状セルＣ1 〜Ｃn が構成されている。
【００８５】半導体装置のＩＧＢＴ動作モードにおいて
は、図３（ｂ）に示す如く、第２半導体領域３から第３
半導体領域４のウェル端の第１のＭＯＳＦＥＴ１２のチ
ャネルを介して第５半導体領域１６に電子注入用の電子
電流（実線）が流れていると共に、この電子電流に沿っ
て正孔電流（破線）は第２半導体領域３から第３半導体
領域４のウェル端を介して第５半導体領域１６の直下を
通過し、第２のＭＯＳＦＥＴ２３のチャネルを介して第
６半導体領域１７へ流れているが、ターンオフ時に第１
のＭＯＳＦＥＴ１２をオフさせるべく第１のゲートパッ
ド５１に低レベルのゲート信号を印加すると、ゲートパ
ッド５１の近くにあるセルＣ1 は即刻オフ状態に切り換
わるものの、伝播遅延（配線抵抗と配線間の容量）によ
り、ゲートパッド５１から遠いセルＣn へは低レベルの
ゲート信号の到達が遅れる。従って、ターンオフ時で
は、先にオフした近距離のセルの電流が未だオフしてい
ない遠距離のセルに順次累積的に波及するので、ゲート
ッパッド５１から最も遠いセルＣn の先端側ＭＯＳ部に
過大電流が流れて破壊され易い。特に、インダクタンス
負荷の場合にはその傾向が強い。このため、ターンオフ
時間の短縮化と可制御電流容量の増大は二律背反の関係
にある。
は、図３（ｂ）に示す如く、第２半導体領域３から第３
半導体領域４のウェル端の第１のＭＯＳＦＥＴ１２のチ
ャネルを介して第５半導体領域１６に電子注入用の電子
電流（実線）が流れていると共に、この電子電流に沿っ
て正孔電流（破線）は第２半導体領域３から第３半導体
領域４のウェル端を介して第５半導体領域１６の直下を
通過し、第２のＭＯＳＦＥＴ２３のチャネルを介して第
６半導体領域１７へ流れているが、ターンオフ時に第１
のＭＯＳＦＥＴ１２をオフさせるべく第１のゲートパッ
ド５１に低レベルのゲート信号を印加すると、ゲートパ
ッド５１の近くにあるセルＣ1 は即刻オフ状態に切り換
わるものの、伝播遅延（配線抵抗と配線間の容量）によ
り、ゲートパッド５１から遠いセルＣn へは低レベルの
ゲート信号の到達が遅れる。従って、ターンオフ時で
は、先にオフした近距離のセルの電流が未だオフしてい
ない遠距離のセルに順次累積的に波及するので、ゲート
ッパッド５１から最も遠いセルＣn の先端側ＭＯＳ部に
過大電流が流れて破壊され易い。特に、インダクタンス
負荷の場合にはその傾向が強い。このため、ターンオフ
時間の短縮化と可制御電流容量の増大は二律背反の関係
にある。
【００８６】図２５は実施例２０に係るダブルゲートを
備えたサイリスタ半導体装置のチップレイアウト図であ
る。本例のチップレイアウトは、半導体チップ６０の一
長辺の縁中央に形成された第１のＭＯＳＦＥＴ１２用の
第１のゲートパッド６１と、対向長辺の縁中央に形成さ
れた第２のＭＯＳＦＥＴ２３用の第２のゲートパッド６
２と、第１のゲートパッド６１から延び出て長辺から短
辺に沿って形成された金属（アルミニウム）配線第１層
目のゲート配線（ゲートランナー）６１ａ，６１ｂと、
第２のゲートパッド６２から延び出て第１のゲートパッ
ド６１の直近に到る金属（アルミニウム）配線第１層目
のゲート配線（ゲートランナー）６２ａと、ゲート配線
６１ａ，６１ｂから長辺方向に櫛歯状に延び出た多結晶
シリコンの複数のストライプ状第１のゲート電極１０
と、ゲート配線６２ａから長辺方向に櫛歯状に延び出た
多結晶シリコンの複数のストライプ状の第２のゲート電
極２１とを有している。２本の第１のゲート電極１０，
１０とその間に挟まれた２本の第２のゲート電極２１，
２１とでストライプ状セルＣ1 〜Ｃn が構成されてい
る。そして、本例においては、図２６に示す如く、スト
ライプ状のゲート電極１０，２１を横断して各ゲート電
極１０に導電接続する金属（アルミニウム）配線第１層
目のゲート配線（ゲートランナー）６５が格子状に形成
されている。このため、ゲートッパッド５１から最も遠
いセルＣn まででも複数のゲート配線６５によって配線
抵抗の低減が実現されているので、ゲート信号の伝播遅
延が減少し、ターンオフ時におけるセルＣ1 〜Ｃn の電
流分布の偏りを緩和でき、最遠セルＣn での電流集中が
抑制される。このため、ターンオフの高速化は勿論のこ
と、最遠セルＣn での破壊が起こり難くなるので可制御
電流容量の増大を図ることができる。
備えたサイリスタ半導体装置のチップレイアウト図であ
る。本例のチップレイアウトは、半導体チップ６０の一
長辺の縁中央に形成された第１のＭＯＳＦＥＴ１２用の
第１のゲートパッド６１と、対向長辺の縁中央に形成さ
れた第２のＭＯＳＦＥＴ２３用の第２のゲートパッド６
２と、第１のゲートパッド６１から延び出て長辺から短
辺に沿って形成された金属（アルミニウム）配線第１層
目のゲート配線（ゲートランナー）６１ａ，６１ｂと、
第２のゲートパッド６２から延び出て第１のゲートパッ
ド６１の直近に到る金属（アルミニウム）配線第１層目
のゲート配線（ゲートランナー）６２ａと、ゲート配線
６１ａ，６１ｂから長辺方向に櫛歯状に延び出た多結晶
シリコンの複数のストライプ状第１のゲート電極１０
と、ゲート配線６２ａから長辺方向に櫛歯状に延び出た
多結晶シリコンの複数のストライプ状の第２のゲート電
極２１とを有している。２本の第１のゲート電極１０，
１０とその間に挟まれた２本の第２のゲート電極２１，
２１とでストライプ状セルＣ1 〜Ｃn が構成されてい
る。そして、本例においては、図２６に示す如く、スト
ライプ状のゲート電極１０，２１を横断して各ゲート電
極１０に導電接続する金属（アルミニウム）配線第１層
目のゲート配線（ゲートランナー）６５が格子状に形成
されている。このため、ゲートッパッド５１から最も遠
いセルＣn まででも複数のゲート配線６５によって配線
抵抗の低減が実現されているので、ゲート信号の伝播遅
延が減少し、ターンオフ時におけるセルＣ1 〜Ｃn の電
流分布の偏りを緩和でき、最遠セルＣn での電流集中が
抑制される。このため、ターンオフの高速化は勿論のこ
と、最遠セルＣn での破壊が起こり難くなるので可制御
電流容量の増大を図ることができる。
【００８７】〔実施例２１〕図２７（ａ）は実施例２１
に係るダブルゲートを備えたサイリスタ半導体装置のチ
ップレイアウト図である。本例のチップレイアウトは、
チップ平面の格子点に形成された多結晶シリコンの矩形
の第１のゲート電極１０と、各第１のゲート電極１０に
コンタクト孔Ｈを介して導通する金属（アルミニウム）
配線第１層目の格子ゲート配線１１０と、相隣接する第
１のゲート電極１０，１０の間に走る多結晶シリコンの
縦横２本の第２のゲート電極２１とを有している。従っ
て、格子ゲート配線１１０によって分割された１セルは
第２のゲート電極２１によって９分割されている。そし
て、９区分のうち中央区画と対角区画には第５半導体領
域１６が作り込まれており、残る区画には第４半導体領
域１５及び第６半導体領域１７が形成されている。第５
半導体領域１６及び第６半導体領域１７に導電接続する
カソード電極層１８は金属（アルミニウム）配線第２層
目として被覆形成されている。
に係るダブルゲートを備えたサイリスタ半導体装置のチ
ップレイアウト図である。本例のチップレイアウトは、
チップ平面の格子点に形成された多結晶シリコンの矩形
の第１のゲート電極１０と、各第１のゲート電極１０に
コンタクト孔Ｈを介して導通する金属（アルミニウム）
配線第１層目の格子ゲート配線１１０と、相隣接する第
１のゲート電極１０，１０の間に走る多結晶シリコンの
縦横２本の第２のゲート電極２１とを有している。従っ
て、格子ゲート配線１１０によって分割された１セルは
第２のゲート電極２１によって９分割されている。そし
て、９区分のうち中央区画と対角区画には第５半導体領
域１６が作り込まれており、残る区画には第４半導体領
域１５及び第６半導体領域１７が形成されている。第５
半導体領域１６及び第６半導体領域１７に導電接続する
カソード電極層１８は金属（アルミニウム）配線第２層
目として被覆形成されている。
【００８８】本例では、第１のゲート電極１０が格子点
毎に形成され、これらの格子点が格子ゲート配線１１０
によって網目状に接続されているため、ゲートパッドか
ら遠いセルでも伝播遅延が抑制される。従って、ターン
オフの高速化と可制御電流容量の増大を図ることができ
る。
毎に形成され、これらの格子点が格子ゲート配線１１０
によって網目状に接続されているため、ゲートパッドか
ら遠いセルでも伝播遅延が抑制される。従って、ターン
オフの高速化と可制御電流容量の増大を図ることができ
る。
【００８９】また本例では、第２のゲート電極２１も縦
横格子状に形成されているめ、ゲートパッドから遠いセ
ルでも信号遅延が少なくなり、ターンオンの高速化に寄
与する。
横格子状に形成されているめ、ゲートパッドから遠いセ
ルでも信号遅延が少なくなり、ターンオンの高速化に寄
与する。
【００９０】更に、１セル内において第５領域１６が中
央区画と対角区画に占有しており、分散的且つ広く形成
されている。従って、サイリスタ動作時には電流容量の
増大を図ることができる。そして、第５領域１６に対し
て市松状の配置で第６領域１７が形成されているので、
ＩＧＢＴ動作での正孔引き抜きを分散的に行うことがで
き、ラッチアップ耐量の増大に寄与する。
央区画と対角区画に占有しており、分散的且つ広く形成
されている。従って、サイリスタ動作時には電流容量の
増大を図ることができる。そして、第５領域１６に対し
て市松状の配置で第６領域１７が形成されているので、
ＩＧＢＴ動作での正孔引き抜きを分散的に行うことがで
き、ラッチアップ耐量の増大に寄与する。
【００９１】〔実施例２２〕図２８（ａ）〜（ｄ）は本
発明の基本的構造の製造方法を示す工程断面図である。
図１に示す如く、ｐ++型の半導体基板に形成したｎ+ 型
のバッファ層３ａを介してｎ- 型の第２半導体領域３を
エピタキシャル成長により形成した後、図２８（ａ）に
示す如く、その上にゲート酸化膜９を介して離隔した位
置に多結晶シリコンの第１のＭＯＳＦＥＴ用ゲート電極
１０，１０とその中間位置に第２のＭＯＳＦＥＴ用ゲー
ト電極２１，２１を形成する。この後、ゲート電極１
０，１０，２１，２１をマスクとしてドーズ量７×１０
13cm-2のボロン（Ｂ）のイオン注入を行う。
発明の基本的構造の製造方法を示す工程断面図である。
図１に示す如く、ｐ++型の半導体基板に形成したｎ+ 型
のバッファ層３ａを介してｎ- 型の第２半導体領域３を
エピタキシャル成長により形成した後、図２８（ａ）に
示す如く、その上にゲート酸化膜９を介して離隔した位
置に多結晶シリコンの第１のＭＯＳＦＥＴ用ゲート電極
１０，１０とその中間位置に第２のＭＯＳＦＥＴ用ゲー
ト電極２１，２１を形成する。この後、ゲート電極１
０，１０，２１，２１をマスクとしてドーズ量７×１０
13cm-2のボロン（Ｂ）のイオン注入を行う。
【００９２】次に、図２８（ｂ）に示す如く、外側のゲ
ート電極１０と内側のゲート電極２１間の開口部をレジ
スト４２で被覆した後、ゲート電極１０，１０，２１，
２１，レジスト４２をマスクとしてゲート電極２１，２
１間の開口部を介してドーズ量７×１０13cm-2のヒ素
（Ａｓ）又はアンチモン（Ｓｂ）のイオン注入を行う。
ート電極１０と内側のゲート電極２１間の開口部をレジ
スト４２で被覆した後、ゲート電極１０，１０，２１，
２１，レジスト４２をマスクとしてゲート電極２１，２
１間の開口部を介してドーズ量７×１０13cm-2のヒ素
（Ａｓ）又はアンチモン（Ｓｂ）のイオン注入を行う。
【００９３】そして、レジスト４２を除去した後、図２
８（ｃ）に示す如く、1150°Ｃ，３時間のドライブイン
により２種不純物を同時熱拡散させて深いｐ型の第３半
導体領域４のウェルと、その中に浅いｎ型の第４半導体
領域１５のウェルを形成する。同時熱拡散しない場合
は、ボロン（Ｂ）を1150°Ｃ, ３時間のドライブインに
より熱拡散させ、ヒ素（Ａｓ），アンチモン（Ｓｂ）又
はリン（Ｐ）を1100°Ｃ，２時間で熱拡散させる。ｐ型
の第３半導体領域４の熱拡散過程では、図２９に示す如
く、ゲート電極２１を挟む隣接する開口部２１ａ，２１
ａから拡散したｐ型の拡散層４ｓ，４ｓ同士が横方向拡
散によってゲート電極２１直下で相互連結し、図２８
（ｃ）に示すように単一のｐ型の第３半導体領域４のウ
ェルが形成される。このため、ｐ型の第３半導体領域４
はゲート電極１０，１０，２１，２１の形成後におい
て、それらをマスクとしてセルフアライン（自己整合）
で形成できるので、工程数の削減と半導体領域の作り込
み精度を高めることができる。
８（ｃ）に示す如く、1150°Ｃ，３時間のドライブイン
により２種不純物を同時熱拡散させて深いｐ型の第３半
導体領域４のウェルと、その中に浅いｎ型の第４半導体
領域１５のウェルを形成する。同時熱拡散しない場合
は、ボロン（Ｂ）を1150°Ｃ, ３時間のドライブインに
より熱拡散させ、ヒ素（Ａｓ），アンチモン（Ｓｂ）又
はリン（Ｐ）を1100°Ｃ，２時間で熱拡散させる。ｐ型
の第３半導体領域４の熱拡散過程では、図２９に示す如
く、ゲート電極２１を挟む隣接する開口部２１ａ，２１
ａから拡散したｐ型の拡散層４ｓ，４ｓ同士が横方向拡
散によってゲート電極２１直下で相互連結し、図２８
（ｃ）に示すように単一のｐ型の第３半導体領域４のウ
ェルが形成される。このため、ｐ型の第３半導体領域４
はゲート電極１０，１０，２１，２１の形成後におい
て、それらをマスクとしてセルフアライン（自己整合）
で形成できるので、工程数の削減と半導体領域の作り込
み精度を高めることができる。
【００９４】ここで、開口部２１ａ，２１ａから拡散し
たｐ型の拡散層４ｓ，４ｓ同士がゲート電極２１直下で
相互連結するための条件を考察すると、アセプタ不純物
（ボロン）の熱拡散の縦方向（深さ方向）拡散長ＸJ と
横方向拡散長ＹJ との間には、一般に次式が成立してい
る。 Ｙj ＝（0.7 〜0.8 ）Ｘj …（１） 従って、ゲート電極２１のゲート長Ｌは次式を満たさね
ばならない。 Ｌ＜２Ｘj ≒1.6 Ｘj …（２） 例えば、Ｘj ＝３μｍの場合、ゲート長Ｌを4.8 μｍよ
り短くすれば、熱拡散工程においてゲート電極２１直下
で拡散層４ｓ，４ｓ同士が相互連結し、首尾よく単一の
ｐ型の第３半導体領域４のウェルを形成できる。相互連
結による第３半導体領域４を形成できることは、ゲート
電極１０，１０，２１，２１の１工程でも形成を保証
し、工程数の削減に寄与する。
たｐ型の拡散層４ｓ，４ｓ同士がゲート電極２１直下で
相互連結するための条件を考察すると、アセプタ不純物
（ボロン）の熱拡散の縦方向（深さ方向）拡散長ＸJ と
横方向拡散長ＹJ との間には、一般に次式が成立してい
る。 Ｙj ＝（0.7 〜0.8 ）Ｘj …（１） 従って、ゲート電極２１のゲート長Ｌは次式を満たさね
ばならない。 Ｌ＜２Ｘj ≒1.6 Ｘj …（２） 例えば、Ｘj ＝３μｍの場合、ゲート長Ｌを4.8 μｍよ
り短くすれば、熱拡散工程においてゲート電極２１直下
で拡散層４ｓ，４ｓ同士が相互連結し、首尾よく単一の
ｐ型の第３半導体領域４のウェルを形成できる。相互連
結による第３半導体領域４を形成できることは、ゲート
電極１０，１０，２１，２１の１工程でも形成を保証
し、工程数の削減に寄与する。
【００９５】そしてまた、本例においては、アクセプタ
不純物はドナー不純物に比して拡散係数が大きくなるよ
うに、不純物としてボロンとヒ素又はアンチモンを用い
ている。このため、１度のドライブイン工程で深いウェ
ルのｐ型の第３半導体領域４と浅いウェルの第４半導体
領域１５が同時に拡散形成でき、工程数の削減に寄与し
ている。
不純物はドナー不純物に比して拡散係数が大きくなるよ
うに、不純物としてボロンとヒ素又はアンチモンを用い
ている。このため、１度のドライブイン工程で深いウェ
ルのｐ型の第３半導体領域４と浅いウェルの第４半導体
領域１５が同時に拡散形成でき、工程数の削減に寄与し
ている。
【００９６】この後、ゲート電極１０，１０，２１，２
１をマスクとして再度ドーズ量５×１０15cm-2のヒ素
（Ａｓ）のイオン注入を行い、引続き、ゲート電極１
０，１０，２１，２１をマスクとしてドーズ量２×１０
15cm-2のＢＦ2 のイオン注入を行う。そして、図２８
（ｄ）に示す如く、1000°Ｃ，10分間のアニールにより
ｎ型の第４半導体領域１５の表面層の浅いｐ型の第６半
導体領域１７を形成すると共に、ｎ+ 型の第５半導体領
域１６を形成する。ＢＦ2 を用いる理由はイオン注入の
飛程が浅くなるので、ｐ+ 型の第６半導体領域１７の深
さを約０．５μｍにすることができるからである。１度
のドライブイン工程でｎ型の第５半導体領域１６とｐ+
型の第６半導体領域１７が同時に拡散形成でき、工程数
の削減に寄与している。
１をマスクとして再度ドーズ量５×１０15cm-2のヒ素
（Ａｓ）のイオン注入を行い、引続き、ゲート電極１
０，１０，２１，２１をマスクとしてドーズ量２×１０
15cm-2のＢＦ2 のイオン注入を行う。そして、図２８
（ｄ）に示す如く、1000°Ｃ，10分間のアニールにより
ｎ型の第４半導体領域１５の表面層の浅いｐ型の第６半
導体領域１７を形成すると共に、ｎ+ 型の第５半導体領
域１６を形成する。ＢＦ2 を用いる理由はイオン注入の
飛程が浅くなるので、ｐ+ 型の第６半導体領域１７の深
さを約０．５μｍにすることができるからである。１度
のドライブイン工程でｎ型の第５半導体領域１６とｐ+
型の第６半導体領域１７が同時に拡散形成でき、工程数
の削減に寄与している。
【００９７】この後、層間絶縁膜（図示せず）に穴開け
してカソード電極１８を形成し、その上にパッシベーシ
ョン膜（図示せず）を形成する。このように、本例で
は、ゲート電極１０，１０，２１，２１をマスクとして
セルフアラインにより第３半導体領域４，第４半導体領
域１５，ｎ型の第５半導体領域１６及び第６半導体領域
１７をすべて形成でき、特性バラツキを低減できる。
してカソード電極１８を形成し、その上にパッシベーシ
ョン膜（図示せず）を形成する。このように、本例で
は、ゲート電極１０，１０，２１，２１をマスクとして
セルフアラインにより第３半導体領域４，第４半導体領
域１５，ｎ型の第５半導体領域１６及び第６半導体領域
１７をすべて形成でき、特性バラツキを低減できる。
【００９８】しかし、上記のように第３半導体領域４の
ウェルの形成の仕方が拡散層４ｓ，４ｓ同士をゲート電
極２１直下で相互連結する方法を採用する場合、以下に
説明するように、ラッチアップ耐量の点で問題の生じる
おそれがある。即ち、図３０（ａ）に示す如く、熱拡散
によりゲート電極２１直下で両側の拡散層４ｓ，４ｓが
相互連結して形成された単一のウェルの第３半導体領域
４を用いた半導体装置において、ｎ+ 型の第５半導体領
域１６の表面からゲート２１直下の第３半導体領域４の
表面を介しｎ型の第４半導体領域１５の表面及びｐ+ 型
の第６半導体領域１７にかけての半導体表面位置に対す
る不純物濃度の関係は図３０（ｂ）に示す如くの分布を
呈している。拡散層４ｓ，４ｓはゲート電極２１の側端
Ａ，Ｂにより横方向拡散でゲート電極２１直下に広がっ
て中央部分２１ｂで会合するため、拡散をすればするほ
ど不純物の濃度が薄まるので、ゲート電極２１直下の中
央部分２１ｂが特に不純物低濃度領域となっている。こ
のため、ＩＧＢＴ動作の正孔引き抜き時においてｎ+ 型
の第５半導体領域１６直下からゲート電極２１直下を介
してｎ型の第４半導体領域１５のチャネルからｐ+ 型の
第６半導体領域１７にかけての正孔電流経路（図３０
（ａ）に破線で示す）では、図３０（ｃ）に示す如く、
ゲート電極２１の側端Ａからチャネル端Ｂまでの経路ポ
テンシャル（電圧降下量）ＶABがチャネルの経路ポテン
シャル（オン抵抗による電圧降下量）ＶBCに比して極め
て大きな値となっている。このように、ゲート電極２１
直下が低濃度で拡散抵抗ｒB が寄生していると、ＩＧＢ
Ｔ動作の正孔引き抜き時には正孔電流の電圧降下によっ
てｎ+ 型の第５半導体領域１６直下の電圧が上昇しよう
とするので、ｎ+ 型の第５半導体領域１６，ｐ型の第３
半導体領域４およびｎ- 型の第２半導体領域３により構
成されるｎｐｎ型のバイポーラトランジスタＱnpnがラ
ッチアップし易く、可制御電流容量の増大が図れない。
ウェルの形成の仕方が拡散層４ｓ，４ｓ同士をゲート電
極２１直下で相互連結する方法を採用する場合、以下に
説明するように、ラッチアップ耐量の点で問題の生じる
おそれがある。即ち、図３０（ａ）に示す如く、熱拡散
によりゲート電極２１直下で両側の拡散層４ｓ，４ｓが
相互連結して形成された単一のウェルの第３半導体領域
４を用いた半導体装置において、ｎ+ 型の第５半導体領
域１６の表面からゲート２１直下の第３半導体領域４の
表面を介しｎ型の第４半導体領域１５の表面及びｐ+ 型
の第６半導体領域１７にかけての半導体表面位置に対す
る不純物濃度の関係は図３０（ｂ）に示す如くの分布を
呈している。拡散層４ｓ，４ｓはゲート電極２１の側端
Ａ，Ｂにより横方向拡散でゲート電極２１直下に広がっ
て中央部分２１ｂで会合するため、拡散をすればするほ
ど不純物の濃度が薄まるので、ゲート電極２１直下の中
央部分２１ｂが特に不純物低濃度領域となっている。こ
のため、ＩＧＢＴ動作の正孔引き抜き時においてｎ+ 型
の第５半導体領域１６直下からゲート電極２１直下を介
してｎ型の第４半導体領域１５のチャネルからｐ+ 型の
第６半導体領域１７にかけての正孔電流経路（図３０
（ａ）に破線で示す）では、図３０（ｃ）に示す如く、
ゲート電極２１の側端Ａからチャネル端Ｂまでの経路ポ
テンシャル（電圧降下量）ＶABがチャネルの経路ポテン
シャル（オン抵抗による電圧降下量）ＶBCに比して極め
て大きな値となっている。このように、ゲート電極２１
直下が低濃度で拡散抵抗ｒB が寄生していると、ＩＧＢ
Ｔ動作の正孔引き抜き時には正孔電流の電圧降下によっ
てｎ+ 型の第５半導体領域１６直下の電圧が上昇しよう
とするので、ｎ+ 型の第５半導体領域１６，ｐ型の第３
半導体領域４およびｎ- 型の第２半導体領域３により構
成されるｎｐｎ型のバイポーラトランジスタＱnpnがラ
ッチアップし易く、可制御電流容量の増大が図れない。
【００９９】ここで、ゲート電極２１直下の不純物濃度
はゲート長Ｌが長いほど低くなるので、ゲート長Ｌを短
くすれば良い。ところが、一般にゲート電極２１はゲー
ト幅を長くして電流容量を高めるためストライプ状に長
く形成されてあり（例えば５mm）、半導体チップ上では
ゲートパッドから延び出たゲートランナー（主配線）か
ら櫛歯状の多数のストイプ状のゲート電極（分岐配線）
２１が延び出ているので、ゲート信号がゲートッパッド
の近くにあるストライプ状のゲート電極２１よりゲート
ッパッドから遠いストライプ状のゲート電極２１にまで
伝播するには時間差が生じ伝播遅延（配線抵抗）の問題
がある。従って、ストライプ状のゲート電極２１の配線
抵抗を下げて信号遅延を抑制して動作切り換え速度を高
めるためには、多結晶シリコンのゲート電極２１のゲー
ト長の短縮には限界がある。
はゲート長Ｌが長いほど低くなるので、ゲート長Ｌを短
くすれば良い。ところが、一般にゲート電極２１はゲー
ト幅を長くして電流容量を高めるためストライプ状に長
く形成されてあり（例えば５mm）、半導体チップ上では
ゲートパッドから延び出たゲートランナー（主配線）か
ら櫛歯状の多数のストイプ状のゲート電極（分岐配線）
２１が延び出ているので、ゲート信号がゲートッパッド
の近くにあるストライプ状のゲート電極２１よりゲート
ッパッドから遠いストライプ状のゲート電極２１にまで
伝播するには時間差が生じ伝播遅延（配線抵抗）の問題
がある。従って、ストライプ状のゲート電極２１の配線
抵抗を下げて信号遅延を抑制して動作切り換え速度を高
めるためには、多結晶シリコンのゲート電極２１のゲー
ト長の短縮には限界がある。
【０１００】〔実施例２３〕そこで、本例ではゲート長
を短縮するために、第２のＭＯＳＦＥＴ２３のゲート電
極２１を多結晶シリコンのゲートとするのではなく、多
結晶シリコンよりも低抵抗率の金属又は金属シリサイド
の単層構造のゲート，多結晶シリコン層と金属又は金属
シリサイドの層の２重構造のゲートとする。このような
金属又は金属シリサイドを用いたゲート電極であれば、
ゲート長Ｌを短縮しても伝播遅延が顕著になる不都合を
回避でき、ゲート電極２１直下の不純物濃度を高めるこ
とができ、可制御電流容量の増大を図ることができる。
なお、第２のＭＯＳＦＥＴ２３のゲート電極２１のみな
らず、第１のＭＯＳＦＥＴ２３のゲート電極１０も、金
属又は金属シリサイドの単層構造のゲート，多結晶シリ
コン層と金属又は金属シリサイドの層の２重構造のゲー
トとしても良い。動作切り換え速度の向上に繋がり、タ
ーンオン時間の更なる短縮化を図ることができる。
を短縮するために、第２のＭＯＳＦＥＴ２３のゲート電
極２１を多結晶シリコンのゲートとするのではなく、多
結晶シリコンよりも低抵抗率の金属又は金属シリサイド
の単層構造のゲート，多結晶シリコン層と金属又は金属
シリサイドの層の２重構造のゲートとする。このような
金属又は金属シリサイドを用いたゲート電極であれば、
ゲート長Ｌを短縮しても伝播遅延が顕著になる不都合を
回避でき、ゲート電極２１直下の不純物濃度を高めるこ
とができ、可制御電流容量の増大を図ることができる。
なお、第２のＭＯＳＦＥＴ２３のゲート電極２１のみな
らず、第１のＭＯＳＦＥＴ２３のゲート電極１０も、金
属又は金属シリサイドの単層構造のゲート，多結晶シリ
コン層と金属又は金属シリサイドの層の２重構造のゲー
トとしても良い。動作切り換え速度の向上に繋がり、タ
ーンオン時間の更なる短縮化を図ることができる。
【０１０１】〔実施例２４〕図３１（ａ）〜（ｄ）は本
発明の基本的構造の別の製造方法を示す工程断面図であ
る。本例の製造方法では、ゲート電極２１，１０を同時
に形成せず、ボロン（第４半導体領域１５用のアセプタ
不純物）のイオン注入後にゲート電極２１を形成するよ
うにしている。
発明の基本的構造の別の製造方法を示す工程断面図であ
る。本例の製造方法では、ゲート電極２１，１０を同時
に形成せず、ボロン（第４半導体領域１５用のアセプタ
不純物）のイオン注入後にゲート電極２１を形成するよ
うにしている。
【０１０２】即ち、図１に示す如く、ｐ++型の半導体基
板に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の
第２半導体領域３をエピタキシャル成長により形成した
後、図３１（ａ）に示す如く、その上にゲート酸化膜９
を介して離隔した位置に多結晶シリコンの第１のＭＯＳ
ＦＥＴ用ゲート電極１０，１０を形成する。この後、ゲ
ート電極１０，１０をマスクとしてドーズ量７×１０13
cm-2のボロン（Ｂ）を開口部にイオン注入を行う。
板に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の
第２半導体領域３をエピタキシャル成長により形成した
後、図３１（ａ）に示す如く、その上にゲート酸化膜９
を介して離隔した位置に多結晶シリコンの第１のＭＯＳ
ＦＥＴ用ゲート電極１０，１０を形成する。この後、ゲ
ート電極１０，１０をマスクとしてドーズ量７×１０13
cm-2のボロン（Ｂ）を開口部にイオン注入を行う。
【０１０３】次に、図３１（ｂ）に示す如く、ゲート電
極１０，１０間のゲート酸化膜９を介して離隔した位置
に多結晶シリコンの第２のＭＯＳＦＥＴ用ゲート電極２
１，２１を形成した後、外側のゲート電極１０と内側の
ゲート電極２１間の開口部をレジスト４２で被覆した
後、ゲート電極１０，１０，２１，２１，レジスト４２
をマスクとしてゲート電極２１，２１間の開口部を介し
てドーズ量７×１０13cm-2のヒ素（Ａｓ）又はアンチモ
ン（Ｓｂ）のイオン注入を行う。
極１０，１０間のゲート酸化膜９を介して離隔した位置
に多結晶シリコンの第２のＭＯＳＦＥＴ用ゲート電極２
１，２１を形成した後、外側のゲート電極１０と内側の
ゲート電極２１間の開口部をレジスト４２で被覆した
後、ゲート電極１０，１０，２１，２１，レジスト４２
をマスクとしてゲート電極２１，２１間の開口部を介し
てドーズ量７×１０13cm-2のヒ素（Ａｓ）又はアンチモ
ン（Ｓｂ）のイオン注入を行う。
【０１０４】この後の工程は図２８に示す実施例と同
様、レジスト４２を除去した後、図３１（ｃ）に示す如
く、1150°Ｃ，３時間のドライブインにより２種不純物
を同時熱拡散させて深いｐ型の第３半導体領域４のウェ
ルと、その中に浅いｎ型の第４半導体領域１５のウェル
を形成する。同時熱拡散しない場合は、ボロン（Ｂ）を
1150°Ｃ, ３時間のドライブインにより熱拡散させ、ヒ
素（Ａｓ），アンチモン（Ｓｂ）又はリン（Ｐ）を1100
°Ｃ，２時間で熱拡散させる。この後、ゲート電極１
０，１０，２１，２１をマスクとして再度ドーズ量５×
１０15cm-2のヒ素（Ａｓ）のイオン注入を行い、引続
き、ゲート電極１０，１０，２１，２１をマスクとして
ドーズ量２×１０15cm-2のＢＦ2 のイオン注入を行う。
様、レジスト４２を除去した後、図３１（ｃ）に示す如
く、1150°Ｃ，３時間のドライブインにより２種不純物
を同時熱拡散させて深いｐ型の第３半導体領域４のウェ
ルと、その中に浅いｎ型の第４半導体領域１５のウェル
を形成する。同時熱拡散しない場合は、ボロン（Ｂ）を
1150°Ｃ, ３時間のドライブインにより熱拡散させ、ヒ
素（Ａｓ），アンチモン（Ｓｂ）又はリン（Ｐ）を1100
°Ｃ，２時間で熱拡散させる。この後、ゲート電極１
０，１０，２１，２１をマスクとして再度ドーズ量５×
１０15cm-2のヒ素（Ａｓ）のイオン注入を行い、引続
き、ゲート電極１０，１０，２１，２１をマスクとして
ドーズ量２×１０15cm-2のＢＦ2 のイオン注入を行う。
【０１０５】そして、図３１（ｄ）に示す如く、1000°
Ｃ，10分間のアニールによりｎ型の第４半導体領域１５
の表面層の浅いｐ型の第６半導体領域１７を形成すると
共に、ｎ+ 型の第５半導体領域１６を形成する。１度の
ドライブイン工程でｎ型の第５半導体領域１６とｐ+ 型
の第６半導体領域１７が同時に拡散形成でき、工程数の
削減に寄与している。この後、層間絶縁膜（図示せず）
に穴開けしてカソード電極１８を形成し、その上にパッ
シベーション膜（図示せず）を形成する。勿論、第５半
導体領域１６のイオン注入・拡散と第６半導体領域１７
のイオン注入・拡散を別々に行って良い。
Ｃ，10分間のアニールによりｎ型の第４半導体領域１５
の表面層の浅いｐ型の第６半導体領域１７を形成すると
共に、ｎ+ 型の第５半導体領域１６を形成する。１度の
ドライブイン工程でｎ型の第５半導体領域１６とｐ+ 型
の第６半導体領域１７が同時に拡散形成でき、工程数の
削減に寄与している。この後、層間絶縁膜（図示せず）
に穴開けしてカソード電極１８を形成し、その上にパッ
シベーション膜（図示せず）を形成する。勿論、第５半
導体領域１６のイオン注入・拡散と第６半導体領域１７
のイオン注入・拡散を別々に行って良い。
【０１０６】このように、本例の製造方法では、第３半
導体領域４のうちゲート電極２１直下の領域の不純物濃
度を他の部分よりも薄くしないために、第３半導体領域
４を形成してからその上にゲート電極２１を設置するよ
うにしている。このため、多結晶シリコンのゲート電極
２１のゲート長を短縮せずとも、ラッチアップ耐量の増
大を図ることができる。勿論、本例のゲート電極１０，
２１は多結晶シリコン単層とせずに、金属又は金属シリ
サイドの単層構造のゲート，多結晶シリコン層と金属又
は金属シリサイドの層の２重構造のゲートとしても良
い。ゲート長の短縮により、伝播遅延量を僅少化できる
ので、動作切り換え速度の向上及び可制御電流容量の増
大に寄与する。
導体領域４のうちゲート電極２１直下の領域の不純物濃
度を他の部分よりも薄くしないために、第３半導体領域
４を形成してからその上にゲート電極２１を設置するよ
うにしている。このため、多結晶シリコンのゲート電極
２１のゲート長を短縮せずとも、ラッチアップ耐量の増
大を図ることができる。勿論、本例のゲート電極１０，
２１は多結晶シリコン単層とせずに、金属又は金属シリ
サイドの単層構造のゲート，多結晶シリコン層と金属又
は金属シリサイドの層の２重構造のゲートとしても良
い。ゲート長の短縮により、伝播遅延量を僅少化できる
ので、動作切り換え速度の向上及び可制御電流容量の増
大に寄与する。
【０１０７】〔実施例２５〕図３２（ａ）〜（ｅ）は本
発明の基本的構造のまた別の製造方法を示す工程断面図
である。本例の製造方法では、ゲート電極２１，１０を
同時に形成せず、第３半導体領域４の拡散形成後にゲー
ト電極２１を形成するようにしている。
発明の基本的構造のまた別の製造方法を示す工程断面図
である。本例の製造方法では、ゲート電極２１，１０を
同時に形成せず、第３半導体領域４の拡散形成後にゲー
ト電極２１を形成するようにしている。
【０１０８】即ち、図１に示す如く、ｐ++型の半導体基
板に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の
第２半導体領域３をエピタキシャル成長により形成した
後、図３２（ａ）に示す如く、その上にゲート酸化膜９
を介して離隔した位置に多結晶シリコンの第１のＭＯＳ
ＦＥＴ用ゲート電極１０，１０を形成する。この後、ゲ
ート電極１０，１０をマスクとしてドーズ量７×１０13
cm-2のボロン（Ｂ）を開口部にイオン注入を行う。そし
て、図３２（ｂ）に示す如く、ドライブインによりｐ型
の第３領域４のウェルを拡散形成する。
板に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の
第２半導体領域３をエピタキシャル成長により形成した
後、図３２（ａ）に示す如く、その上にゲート酸化膜９
を介して離隔した位置に多結晶シリコンの第１のＭＯＳ
ＦＥＴ用ゲート電極１０，１０を形成する。この後、ゲ
ート電極１０，１０をマスクとしてドーズ量７×１０13
cm-2のボロン（Ｂ）を開口部にイオン注入を行う。そし
て、図３２（ｂ）に示す如く、ドライブインによりｐ型
の第３領域４のウェルを拡散形成する。
【０１０９】この後、図３２（ｃ）に示す如く、ゲート
電極１０，１０間のゲート酸化膜９を介して離隔した位
置に多結晶シリコンの第２のＭＯＳＦＥＴ用ゲート電極
２１，２１を形成した後、外側のゲート電極１０と内側
のゲート電極２１間の開口部をレジスト４２で被覆し、
その後、ゲート電極１０，１０，２１，２１，レジスト
４２をマスクとしてゲート電極２１，２１間の開口部を
介してドーズ量７×１０13cm-2のヒ素（Ａｓ），アンチ
モン（Ｓｂ）又はリン（Ｐ）のイオン注入を行う。そし
て、図３２（ｄ）に示す如く、ドライブインにより第４
領域１５を拡散形成する。
電極１０，１０間のゲート酸化膜９を介して離隔した位
置に多結晶シリコンの第２のＭＯＳＦＥＴ用ゲート電極
２１，２１を形成した後、外側のゲート電極１０と内側
のゲート電極２１間の開口部をレジスト４２で被覆し、
その後、ゲート電極１０，１０，２１，２１，レジスト
４２をマスクとしてゲート電極２１，２１間の開口部を
介してドーズ量７×１０13cm-2のヒ素（Ａｓ），アンチ
モン（Ｓｂ）又はリン（Ｐ）のイオン注入を行う。そし
て、図３２（ｄ）に示す如く、ドライブインにより第４
領域１５を拡散形成する。
【０１１０】この後、ゲート電極１０，１０，２１，２
１をマスクとして再度ドーズ量５×１０15cm-2のヒ素
（Ａｓ）のイオン注入を行い、引続き、ゲート電極１
０，１０，２１，２１をマスクとしてドーズ量２×１０
15cm-2のＢＦ2 のイオン注入を行う。そして、図３２
（ｅ）に示す如く、ドライブインによりｎ型の第５半導
体領域１６とｐ+ 型の第６半導体領域１７を同時に拡散
形成する。勿論、第５半導体領域１６のイオン注入・拡
散と第６半導体領域１７のイオン注入・拡散を別々に行
って良い。
１をマスクとして再度ドーズ量５×１０15cm-2のヒ素
（Ａｓ）のイオン注入を行い、引続き、ゲート電極１
０，１０，２１，２１をマスクとしてドーズ量２×１０
15cm-2のＢＦ2 のイオン注入を行う。そして、図３２
（ｅ）に示す如く、ドライブインによりｎ型の第５半導
体領域１６とｐ+ 型の第６半導体領域１７を同時に拡散
形成する。勿論、第５半導体領域１６のイオン注入・拡
散と第６半導体領域１７のイオン注入・拡散を別々に行
って良い。
【０１１１】このような製造方法でも、第３半導体領域
４のうちゲート電極２１直下の領域の不純物濃度は他の
部分と等しいため、多結晶シリコンのゲート電極２１の
ゲート長を短縮せずとも、ラッチアップ耐量の増大を図
ることができる。勿論、本例もまた、ゲート電極１０，
２１に多結晶シリコン単層を用いず、金属又は金属シリ
サイドの単層構造のゲート，多結晶シリコン層と金属又
は金属シリサイドの層の２重構造のゲートとしても良
い。
４のうちゲート電極２１直下の領域の不純物濃度は他の
部分と等しいため、多結晶シリコンのゲート電極２１の
ゲート長を短縮せずとも、ラッチアップ耐量の増大を図
ることができる。勿論、本例もまた、ゲート電極１０，
２１に多結晶シリコン単層を用いず、金属又は金属シリ
サイドの単層構造のゲート，多結晶シリコン層と金属又
は金属シリサイドの層の２重構造のゲートとしても良
い。
【０１１２】〔実施例２６〕図３３は本発明の実施例２
６に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例の半導体構造においては
実施例１の基本構造に対して第５半導体領域１６の直下
領域からゲート電極２１直下の領域に亘ってドリフト領
域としてｐ+ 型の第９半導体領域３３のウェルが作り込
まれている。
６に係るダブルゲートを備えたサイリスタ半導体装置の
構造を示す断面図である。本例の半導体構造においては
実施例１の基本構造に対して第５半導体領域１６の直下
領域からゲート電極２１直下の領域に亘ってドリフト領
域としてｐ+ 型の第９半導体領域３３のウェルが作り込
まれている。
【０１１３】ゲート電極２１の直下はチャネル（第４半
導体領域１５の表面層）を除いてｐ+型の第９半導体領
域３３となっているので、ゲート電極２１の直下の拡散
抵抗ｒB の値を一層僅少化できる。それ故、ラッチアッ
プ耐量の増大を図ることができる。
導体領域１５の表面層）を除いてｐ+型の第９半導体領
域３３となっているので、ゲート電極２１の直下の拡散
抵抗ｒB の値を一層僅少化できる。それ故、ラッチアッ
プ耐量の増大を図ることができる。
【０１１４】図３３に示す半導体構造の製造方法を説明
すると、まず、図３３に示す如く、ｐ++型の半導体基板
に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の第
２半導体領域３をエピタキシャル成長により形成した
後、図３４（ａ）に示す如く、その上にゲート酸化膜９
を介して離隔した位置に多結晶シリコンの第１のＭＯＳ
ＦＥＴ用ゲート電極１０，１０を形成する。この後、ゲ
ート電極１０，１０をマスクとしてドーズ量７×１０13
cm-2のボロン（Ｂ）を開口部にイオン注入を行いそし
て、ドライブインによりｐ型の第３半導体領域４のウェ
ルを拡散形成する。
すると、まず、図３３に示す如く、ｐ++型の半導体基板
に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の第
２半導体領域３をエピタキシャル成長により形成した
後、図３４（ａ）に示す如く、その上にゲート酸化膜９
を介して離隔した位置に多結晶シリコンの第１のＭＯＳ
ＦＥＴ用ゲート電極１０，１０を形成する。この後、ゲ
ート電極１０，１０をマスクとしてドーズ量７×１０13
cm-2のボロン（Ｂ）を開口部にイオン注入を行いそし
て、ドライブインによりｐ型の第３半導体領域４のウェ
ルを拡散形成する。
【０１１５】この後、図３４（ｂ）に示す如く、レジス
トマスクを用いてゲート電極１０，１０間の開口部を介
しドーズ量７×１０13cm-2のヒ素（Ａｓ），アンチモン
（Ｓｂ）又はリン（Ｐ）のイオン注入を行い、ドライブ
インにより浅いウェルのｎ型の第４半導体領域１５を拡
散形成する。
トマスクを用いてゲート電極１０，１０間の開口部を介
しドーズ量７×１０13cm-2のヒ素（Ａｓ），アンチモン
（Ｓｂ）又はリン（Ｐ）のイオン注入を行い、ドライブ
インにより浅いウェルのｎ型の第４半導体領域１５を拡
散形成する。
【０１１６】そして、レジストマスクを用い、第４半導
体領域１５のゲート電極１２側に重ねてＢ+ 又はＢＦ2
のイオン注入を行い、図３４（ｃ）に示す如く、ドライ
ブインによりｐ+ 型の第９半導体領域３３のウェルを拡
散形成する。
体領域１５のゲート電極１２側に重ねてＢ+ 又はＢＦ2
のイオン注入を行い、図３４（ｃ）に示す如く、ドライ
ブインによりｐ+ 型の第９半導体領域３３のウェルを拡
散形成する。
【０１１７】次に、図３４（ｄ）に示す如く、第４半導
体領域１５と第９半導体領域３３との表面境界部分を覆
うようにしてゲート酸化膜９を介して多結晶シリコンの
第２のＭＯＳＦＥＴ用のゲート電極２１，２１を形成す
る。その後、ゲート電極１０，１０，２１，２１，レジ
ストをマスクとしてゲート電極２１，２１間の開口部を
介してＢＦ2 のイオン注入を行うと共に、ゲート電極２
１，１０間の開口部を介してヒ素（Ａｓ）又はアンチモ
ン（Ｓｂ）のイオン注入を行い。そして、アニールによ
りｐ+ 型の第６半導体領域１７及びｎ+ 型の第５半導体
領域１６をセルフアラインにより形成する。この後、層
間絶縁膜（図示せず）に穴開けしてカソード電極１８を
形成し、その上にパッシベーション膜（図示せず）を形
成する。
体領域１５と第９半導体領域３３との表面境界部分を覆
うようにしてゲート酸化膜９を介して多結晶シリコンの
第２のＭＯＳＦＥＴ用のゲート電極２１，２１を形成す
る。その後、ゲート電極１０，１０，２１，２１，レジ
ストをマスクとしてゲート電極２１，２１間の開口部を
介してＢＦ2 のイオン注入を行うと共に、ゲート電極２
１，１０間の開口部を介してヒ素（Ａｓ）又はアンチモ
ン（Ｓｂ）のイオン注入を行い。そして、アニールによ
りｐ+ 型の第６半導体領域１７及びｎ+ 型の第５半導体
領域１６をセルフアラインにより形成する。この後、層
間絶縁膜（図示せず）に穴開けしてカソード電極１８を
形成し、その上にパッシベーション膜（図示せず）を形
成する。
【０１１８】なお、本実施例における各領域の導電型は
反対の導電型にしても良い。
反対の導電型にしても良い。
【０１１９】
【発明の効果】以上説明したように、本発明に係る半導
体装置においては、多数キャリア注入用のＭＩＳＦＥＴ
と多数キャリア引抜き用ＭＩＳＦＥＴとを逆導電型にす
べく、多数キャリア引抜き用ＭＩＳＦＥＴを２重拡散型
構造としたことを特徴とする。
体装置においては、多数キャリア注入用のＭＩＳＦＥＴ
と多数キャリア引抜き用ＭＩＳＦＥＴとを逆導電型にす
べく、多数キャリア引抜き用ＭＩＳＦＥＴを２重拡散型
構造としたことを特徴とする。
【０１２０】従って次の効果を奏する。
【０１２１】（１） 第３半導体領域内の多数キャリア
を第１導電型のＭＩＳＦＥＴを介して直接引き抜くこと
ができ、キャリアの変換のための短絡用電極が不要とな
る。従って、微細電極形成の困難さと電極配線の２層構
造とを回避できる。また、第１導電型のＭＩＳＦＥＴは
２重拡散型構造であるため、短チャネル化を実現でき、
ＭＩＳＦＥＴ自身の低オン抵抗化が可能である。このた
め、スイッチング損失を低減でき、多数キャリアの引き
抜き速度を早めることができ、ターンオフ速度を上げる
ことができる。更にＭＩＳＦＥＴの特性バラツキも抑え
ることができる。
を第１導電型のＭＩＳＦＥＴを介して直接引き抜くこと
ができ、キャリアの変換のための短絡用電極が不要とな
る。従って、微細電極形成の困難さと電極配線の２層構
造とを回避できる。また、第１導電型のＭＩＳＦＥＴは
２重拡散型構造であるため、短チャネル化を実現でき、
ＭＩＳＦＥＴ自身の低オン抵抗化が可能である。このた
め、スイッチング損失を低減でき、多数キャリアの引き
抜き速度を早めることができ、ターンオフ速度を上げる
ことができる。更にＭＩＳＦＥＴの特性バラツキも抑え
ることができる。
【０１２２】特に、本発明では、第２導電型ＭＩＳＦＥ
Ｔと第１導電型ＭＩＳＦＥＴとの少なくとも一方にトレ
ンチゲート型ＭＩＳＦＥＴを含む構成を特徴とする。縦
型チャネルが並列的に増えるので、全体としてチャネル
幅が増大し、電流容量の増大を図ることができる。また
ゲート長の微細化にも寄与する。
Ｔと第１導電型ＭＩＳＦＥＴとの少なくとも一方にトレ
ンチゲート型ＭＩＳＦＥＴを含む構成を特徴とする。縦
型チャネルが並列的に増えるので、全体としてチャネル
幅が増大し、電流容量の増大を図ることができる。また
ゲート長の微細化にも寄与する。
【０１２３】（２） 第１導電型ＭＩＳＦＥＴが第６半
導体領域及び第４半導体領域を分けるトレンチ溝にゲー
ト絶縁膜を介して埋め込み形成されたトレンチゲート電
極を有するトレンチゲート型ＭＩＳＦＥＴであり、第２
導電型ＭＩＳＦＥＴが第３半導体領域のウェル端のトレ
ンチ溝にゲート絶縁膜を介して埋め込み形成されたトレ
ンチゲート電極を有するトレンチゲート型ＭＩＳＦＥＴ
である場合においては、ＩＧＢＴ状態時の正孔引き抜き
力が強くなり、ターンオフ時間を速くすることができ
る。また、正孔引き抜き電流が分散化するため、寄生抵
抗による電圧降下も抑制でき、ラッチアップ耐量を大き
くできる。更に、第２導電型ＭＩＳＦＥＴのゲート電極
の側壁に沿ってはじめから縦方向に電子電流が流れるの
で、そのゲート電極の微細化が可能であり、またオン抵
抗が低くなるので、スイッチング損失を低減できる。
導体領域及び第４半導体領域を分けるトレンチ溝にゲー
ト絶縁膜を介して埋め込み形成されたトレンチゲート電
極を有するトレンチゲート型ＭＩＳＦＥＴであり、第２
導電型ＭＩＳＦＥＴが第３半導体領域のウェル端のトレ
ンチ溝にゲート絶縁膜を介して埋め込み形成されたトレ
ンチゲート電極を有するトレンチゲート型ＭＩＳＦＥＴ
である場合においては、ＩＧＢＴ状態時の正孔引き抜き
力が強くなり、ターンオフ時間を速くすることができ
る。また、正孔引き抜き電流が分散化するため、寄生抵
抗による電圧降下も抑制でき、ラッチアップ耐量を大き
くできる。更に、第２導電型ＭＩＳＦＥＴのゲート電極
の側壁に沿ってはじめから縦方向に電子電流が流れるの
で、そのゲート電極の微細化が可能であり、またオン抵
抗が低くなるので、スイッチング損失を低減できる。
【０１２４】（３） 上記のトレンチゲート型ＭＩＳＦ
ＥＴの構成において、第４半導体領域と第５半導体領域
が重なり接続して成る場合には、サイリスタ状態時には
第５半導体領域は勿論のこと第４半導体領域も含めて広
い集電領域として機能するので、電流容量の増大を図る
ことができる。
ＥＴの構成において、第４半導体領域と第５半導体領域
が重なり接続して成る場合には、サイリスタ状態時には
第５半導体領域は勿論のこと第４半導体領域も含めて広
い集電領域として機能するので、電流容量の増大を図る
ことができる。
【０１２５】（４） 第１導電型ＭＩＳＦＥＴが第６半
導体領域及び第４半導体領域の相対向するウェル端のト
レンチ溝にゲート絶縁膜を介して埋め込み形成されたト
レンチゲート電極を有する一対のトレンチゲート型ＭＩ
ＳＦＥＴであり、第２導電型ＭＩＳＦＥＴが第３半導体
領域のウェル端のトレンチ溝にゲート絶縁膜を介して埋
め込み形成されたトレンチゲート電極を有するトレンチ
ゲート型ＭＩＳＦＥＴである場合には、第２導電型ＭＩ
ＳＦＥＴのゲート電極間の距離を短縮可能であるので、
第５半導体領域の平面的占有比率を拡大でき、電流容量
の増大を図ることができる。かかる場合、第４半導体領
域を不純物低濃度の第１導電型領域として形成した場
合、第２導電型ＭＩＳＦＥＴはディプレッション型であ
るので、ゲート駆動回路の簡素化を図ることができる。
導体領域及び第４半導体領域の相対向するウェル端のト
レンチ溝にゲート絶縁膜を介して埋め込み形成されたト
レンチゲート電極を有する一対のトレンチゲート型ＭＩ
ＳＦＥＴであり、第２導電型ＭＩＳＦＥＴが第３半導体
領域のウェル端のトレンチ溝にゲート絶縁膜を介して埋
め込み形成されたトレンチゲート電極を有するトレンチ
ゲート型ＭＩＳＦＥＴである場合には、第２導電型ＭＩ
ＳＦＥＴのゲート電極間の距離を短縮可能であるので、
第５半導体領域の平面的占有比率を拡大でき、電流容量
の増大を図ることができる。かかる場合、第４半導体領
域を不純物低濃度の第１導電型領域として形成した場
合、第２導電型ＭＩＳＦＥＴはディプレッション型であ
るので、ゲート駆動回路の簡素化を図ることができる。
【０１２６】（５） 第５半導体領域に導電接触する電
極に接続した短絡電極を第３半導体領域に接続して成る
構造においては、トランジスタ状態にはこの第３半導体
領域内の多数キャリアを直接引き抜くことができ、可制
御電流値の増大を図ることができる。特に、第３半導体
領域がストライプ状のウェルであり、このウェルの長手
方向の端部表面に上記短絡電極が形成されて成る構造で
は、コーナー部でのラッチアップを抑制することができ
ると共に、サイリスタ動作モードにおいても第３半導体
領域内の多数キャリア密度の豊富化を図ることができ
る。また、第１導電型のＭＩＳＦＥＴ及び第２導電型の
ＭＩＳＦＥＴをオフ状態にしたまま、アノード・カソー
ド間電圧を印加しても、短絡電極を介してカソードに電
流が漏れるので、電源投入時のラッチアップを防止する
ことができる。
極に接続した短絡電極を第３半導体領域に接続して成る
構造においては、トランジスタ状態にはこの第３半導体
領域内の多数キャリアを直接引き抜くことができ、可制
御電流値の増大を図ることができる。特に、第３半導体
領域がストライプ状のウェルであり、このウェルの長手
方向の端部表面に上記短絡電極が形成されて成る構造で
は、コーナー部でのラッチアップを抑制することができ
ると共に、サイリスタ動作モードにおいても第３半導体
領域内の多数キャリア密度の豊富化を図ることができ
る。また、第１導電型のＭＩＳＦＥＴ及び第２導電型の
ＭＩＳＦＥＴをオフ状態にしたまま、アノード・カソー
ド間電圧を印加しても、短絡電極を介してカソードに電
流が漏れるので、電源投入時のラッチアップを防止する
ことができる。
【０１２７】（６） 第３半導体領域の相対向するウェ
ル端に形成された１対の第５半導体領域で挟まれた領域
に、多数キャリア引き抜き用第１導電型ＭＩＳＦＥＴ部
を複数個形成した構造においては、ＩＧＢＴ状態時の多
数キャリア引き抜きを強めることができ、可制御電流を
増大させることができる。
ル端に形成された１対の第５半導体領域で挟まれた領域
に、多数キャリア引き抜き用第１導電型ＭＩＳＦＥＴ部
を複数個形成した構造においては、ＩＧＢＴ状態時の多
数キャリア引き抜きを強めることができ、可制御電流を
増大させることができる。
【０１２８】（７） 複数個の多数キャリア引き抜き用
第１導電型ＭＩＳＦＥＴ部の間で第３半導体領域の表面
側にウェル状の第１導電型の第８半導体領域を形成した
構造においては、第８半導体領域よる集電能力が増すた
め、サイリスタ時の電流容量の増大を図ることができ
る。
第１導電型ＭＩＳＦＥＴ部の間で第３半導体領域の表面
側にウェル状の第１導電型の第８半導体領域を形成した
構造においては、第８半導体領域よる集電能力が増すた
め、サイリスタ時の電流容量の増大を図ることができ
る。
【０１２９】（８） 第３半導体領域の相対向するウェ
ル端側に形成された第４半導体領域及び第６半導体領域
との２重拡散構造と、これら２重拡散構造に挟まれた領
域で第３半導体領域の表面側にウェル状に形成された第
１導電型の第８半導体領域とを有して成る構成を採用し
た場合、多数キャリアの引き抜き電流経路を短縮できる
ので、可制御電流容量の増大を図ることができる。
ル端側に形成された第４半導体領域及び第６半導体領域
との２重拡散構造と、これら２重拡散構造に挟まれた領
域で第３半導体領域の表面側にウェル状に形成された第
１導電型の第８半導体領域とを有して成る構成を採用し
た場合、多数キャリアの引き抜き電流経路を短縮できる
ので、可制御電流容量の増大を図ることができる。
【０１３０】（９） 第５半導体領域と第８半導体領域
とを第１導電型の連結拡散層を介して接続し、第８半導
体領域に電極を導電接触させた構造においては、第５半
導体領域から連結拡散層及び第８半導体領域を介して上
記電極に到る電流経路には拡散抵抗が寄生しているが、
この拡散抵抗の電圧降下によってウェル端側の第５半導
体領域とその直下の第３半導体領域との順方向電圧が相
対的に高くならず、ラッチアップを抑制でき、可制御電
流容量の増大を図ることができる。
とを第１導電型の連結拡散層を介して接続し、第８半導
体領域に電極を導電接触させた構造においては、第５半
導体領域から連結拡散層及び第８半導体領域を介して上
記電極に到る電流経路には拡散抵抗が寄生しているが、
この拡散抵抗の電圧降下によってウェル端側の第５半導
体領域とその直下の第３半導体領域との順方向電圧が相
対的に高くならず、ラッチアップを抑制でき、可制御電
流容量の増大を図ることができる。
【０１３１】（10） 第５半導体領域と第８半導体領域
とを導通遮断する経路スイッチング用第２導電型ＭＩＳ
ＦＥＴを形成し、第８半導体領域に電極を導電接触させ
た構造においては、ターンオフ時に経路スイッチング用
第２導電型ＭＩＳＦＥＴをオンさせると、第５半導体領
域を流れる電流が消失するため、ラッチアップを無くす
ことができる。特に、上記経路スイッチング用第２導電
型ＭＩＳＦＥＴのゲート電極として第２導電型ＭＩＳＦ
ＥＴのゲート電極の一部を用いて成る場合は、製造工数
の削減及び微細化が可能となる。
とを導通遮断する経路スイッチング用第２導電型ＭＩＳ
ＦＥＴを形成し、第８半導体領域に電極を導電接触させ
た構造においては、ターンオフ時に経路スイッチング用
第２導電型ＭＩＳＦＥＴをオンさせると、第５半導体領
域を流れる電流が消失するため、ラッチアップを無くす
ことができる。特に、上記経路スイッチング用第２導電
型ＭＩＳＦＥＴのゲート電極として第２導電型ＭＩＳＦ
ＥＴのゲート電極の一部を用いて成る場合は、製造工数
の削減及び微細化が可能となる。
【０１３２】（11） 第２導電型ＭＩＳＦＥＴのゲート
電極はチップレイアウト上でストライプ状に複数本並設
されており、その複数本のゲート電極にはゲートパッド
に繋がる複数のゲート配線が格子状に導通して成る構成
を採用した場合、ゲート信号の伝播遅延が減少し、ター
ンオフ時における最遠のゲート電極での電流集中が抑制
される。このため、ターンオフの高速化は勿論のこと、
最遠のゲート電極での破壊が起こり難くなり、可制御電
流容量の増大を図ることができる。
電極はチップレイアウト上でストライプ状に複数本並設
されており、その複数本のゲート電極にはゲートパッド
に繋がる複数のゲート配線が格子状に導通して成る構成
を採用した場合、ゲート信号の伝播遅延が減少し、ター
ンオフ時における最遠のゲート電極での電流集中が抑制
される。このため、ターンオフの高速化は勿論のこと、
最遠のゲート電極での破壊が起こり難くなり、可制御電
流容量の増大を図ることができる。
【０１３３】（12） 第２導電型ＭＩＳＦＥＴのゲート
電極はチップレイアウト上で格子点に設けられた島状で
あり、上記ゲート電極にはゲートパッドに繋がる複数の
ゲート配線が格子状に導通しており、上記ゲート配線で
区分された格子内領域が第１導電型ＭＩＳＦＥＴの格子
状のゲート電極で分割されて成る構成を採用した場合、
ゲートパッドから遠い第２導電型ＭＩＳＦＥＴのゲート
電極でも伝播遅延が抑制されるので、ターンオフの高速
化と可制御電流容量の増大を図ることができる。
電極はチップレイアウト上で格子点に設けられた島状で
あり、上記ゲート電極にはゲートパッドに繋がる複数の
ゲート配線が格子状に導通しており、上記ゲート配線で
区分された格子内領域が第１導電型ＭＩＳＦＥＴの格子
状のゲート電極で分割されて成る構成を採用した場合、
ゲートパッドから遠い第２導電型ＭＩＳＦＥＴのゲート
電極でも伝播遅延が抑制されるので、ターンオフの高速
化と可制御電流容量の増大を図ることができる。
【０１３４】また、第１導電型ＭＩＳＦＥＴのゲート電
極も縦横格子状に形成されているめ、ターンオンの高速
化にも寄与する。１格子内領域がゲート電極で分割され
ているため、サイリスタ動作時には電流容量の増大を図
ることができる。加えて、ＩＧＢＴ動作での多数キャリ
アの引き抜きを分散的に行うことができ、ラッチアップ
耐量の増大に寄与する。
極も縦横格子状に形成されているめ、ターンオンの高速
化にも寄与する。１格子内領域がゲート電極で分割され
ているため、サイリスタ動作時には電流容量の増大を図
ることができる。加えて、ＩＧＢＴ動作での多数キャリ
アの引き抜きを分散的に行うことができ、ラッチアップ
耐量の増大に寄与する。
【図面の簡単な説明】
【図１】本発明の実施例１に係るダブルゲートを備えた
サイリスタ半導体装置の構造を示す断面図である。
サイリスタ半導体装置の構造を示す断面図である。
【図２】実施例１の半導体装置の等価回路を示す回路図
である。
である。
【図３】（ａ）は実施例１の半導体装置のサイリスタ状
態における電子電流及び正孔電流の流れを示す説明図、
（ｂ）は実施例１の半導体装置のトランジスタ状態（Ｉ
ＧＢＴ状態）における電子電流及び正孔電流の流れを示
す説明図である。
態における電子電流及び正孔電流の流れを示す説明図、
（ｂ）は実施例１の半導体装置のトランジスタ状態（Ｉ
ＧＢＴ状態）における電子電流及び正孔電流の流れを示
す説明図である。
【図４】実施例１の半導体装置において第１のゲート電
極および第２のゲート電極に印加される電位とアノード
・カソード間電圧ＶAK及びアノード電流ＩA との関係を
示す波形図である。
極および第２のゲート電極に印加される電位とアノード
・カソード間電圧ＶAK及びアノード電流ＩA との関係を
示す波形図である。
【図５】本発明の実施例２に係るダブルゲートを備えた
サイリスタ半導体装置の構造を示す断面図である。
サイリスタ半導体装置の構造を示す断面図である。
【図６】本発明の実施例３に係るダブルゲートを備えた
サイリスタ半導体装置の構造を示す断面図である。
サイリスタ半導体装置の構造を示す断面図である。
【図７】本発明の実施例４に係るダブルゲートを備えた
サイリスタ半導体装置の構造を示す断面図である。
サイリスタ半導体装置の構造を示す断面図である。
【図８】本発明の実施例５に係るダブルゲートを備えた
サイリスタ半導体装置の構造を示す断面図である。
サイリスタ半導体装置の構造を示す断面図である。
【図９】本発明の実施例６に係るダブルゲートを備えた
サイリスタ半導体装置の構造を示す断面図である。
サイリスタ半導体装置の構造を示す断面図である。
【図１０】本発明の実施例７に係るダブルゲートを備え
たサイリスタ半導体装置の構造を示す断面図である。
たサイリスタ半導体装置の構造を示す断面図である。
【図１１】本発明の実施例８に係るダブルゲートを備え
たサイリスタ半導体装置の構造を示す断面図である。
たサイリスタ半導体装置の構造を示す断面図である。
【図１２】本発明の実施例９に係るダブルゲートを備え
たサイリスタ半導体装置の構造を示す断面図である。
たサイリスタ半導体装置の構造を示す断面図である。
【図１３】本発明の実施例１０に係るダブルゲートを備
えたサイリスタ半導体装置の構造を示す断面図である。
えたサイリスタ半導体装置の構造を示す断面図である。
【図１４】本発明の実施例１１に係るダブルゲートを備
えたサイリスタ半導体装置の構造を示す断面図である。
えたサイリスタ半導体装置の構造を示す断面図である。
【図１５】本発明の実施例１２に係るダブルゲートを備
えたサイリスタ半導体装置の構造を示す断面図である。
えたサイリスタ半導体装置の構造を示す断面図である。
【図１６】本発明の実施例１３に係るダブルゲートを備
えたサイリスタ半導体装置の構造を示す断面図である。
えたサイリスタ半導体装置の構造を示す断面図である。
【図１７】（ａ）は本発明の実施例１４に係るダブルゲ
ートを備えたサイリスタ半導体装置のセルパターンを示
す概略斜視図で、（ｂ）はその等価回路を示す回路図で
ある。
ートを備えたサイリスタ半導体装置のセルパターンを示
す概略斜視図で、（ｂ）はその等価回路を示す回路図で
ある。
【図１８】本発明の実施例１５に係るダブルゲートを備
えたサイリスタ半導体装置の構造を示す断面図である。
えたサイリスタ半導体装置の構造を示す断面図である。
【図１９】本発明の実施例１６に係るダブルゲートを備
えたサイリスタ半導体装置の構造を示す断面図である。
えたサイリスタ半導体装置の構造を示す断面図である。
【図２０】本発明の実施例１７に係るダブルゲートを備
えたサイリスタ半導体装置の構造を示す概略斜視図であ
る。
えたサイリスタ半導体装置の構造を示す概略斜視図であ
る。
【図２１】実施例１７の半導体装置の等価回路を示す回
路図である。
路図である。
【図２２】本発明の実施例１８に係るダブルゲートを備
えたサイリスタ半導体装置の構造を示す概略斜視図であ
る。
えたサイリスタ半導体装置の構造を示す概略斜視図であ
る。
【図２３】（ａ）は本発明の実施例１９に係るダブルゲ
ートを備えたサイリスタ半導体装置の構造を示す概略斜
視図、（ｂ）は（ａ）中のＡ−Ａ′線に沿って切断した
矢視図、（ｃ）は（ａ）中のＢ−Ｂ′線に沿って切断し
た矢視図である。
ートを備えたサイリスタ半導体装置の構造を示す概略斜
視図、（ｂ）は（ａ）中のＡ−Ａ′線に沿って切断した
矢視図、（ｃ）は（ａ）中のＢ−Ｂ′線に沿って切断し
た矢視図である。
【図２４】実施例１に係るダブルゲートを備えたサイリ
スタ半導体装置のチップレイアウトを示す平面図であ
る。
スタ半導体装置のチップレイアウトを示す平面図であ
る。
【図２５】本発明の実施例２０に係るダブルゲートを備
えたサイリスタ半導体装置のチップレイアウトを示す平
面図である。
えたサイリスタ半導体装置のチップレイアウトを示す平
面図である。
【図２６】図２５中のＢ−Ｂ′線に沿って切断した概略
斜視図である。
斜視図である。
【図２７】（ａ）は本発明の実施例２１に係るダブルゲ
ートを備えたサイリスタ半導体装置のチップレイアウト
を示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線に沿って
切断した矢視図である。図である。
ートを備えたサイリスタ半導体装置のチップレイアウト
を示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線に沿って
切断した矢視図である。図である。
【図２８】（ａ）〜（ｄ）は本発明の基本的構造の製造
方法（実施例２２）を説明する工程断面図である。
方法（実施例２２）を説明する工程断面図である。
【図２９】実施例２２において第３半導体領域の形成法
を示す説明図である。
を示す説明図である。
【図３０】（ａ）は実施例２２の製造方法を用いて形成
された半導体装置の第２のゲート電極直下近傍の構造を
示す断面図、（ｂ）は（ａ）中の表面濃度分布を示すグ
ラフ、（ｃ）は（ａ）中の破線（正孔電流経路）位置に
対するポテンシャルの関係を示すグラフである。
された半導体装置の第２のゲート電極直下近傍の構造を
示す断面図、（ｂ）は（ａ）中の表面濃度分布を示すグ
ラフ、（ｃ）は（ａ）中の破線（正孔電流経路）位置に
対するポテンシャルの関係を示すグラフである。
【図３１】（ａ）〜（ｄ）は本発明の基本的構造の別の
製造方法（実施例２４）を説明する工程断面図である。
製造方法（実施例２４）を説明する工程断面図である。
【図３２】（ａ）〜（ｅ）は本発明の基本的構造のまた
別の製造方法（実施例２５）を説明する工程断面図であ
る。
別の製造方法（実施例２５）を説明する工程断面図であ
る。
【図３３】本発明の実施例２６に係るダブルゲートを備
えたサイリスタ半導体装置の構造を示す断面図である。
えたサイリスタ半導体装置の構造を示す断面図である。
【図３４】（ａ）〜（ｅ）は実施例２６の半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３５】従来のダブルゲート型半導体装置の構造の一
例を示す断面図である。
例を示す断面図である。
【図３６】図３５に示す半導体装置の等価回路を示す回
路図である。
路図である。
【図３７】（ａ）は図３５に示す半導体装置のサイリス
タ状態における電子電流及び正孔電流の流れを示す断面
図、（ｂ）は同半導体装置のトランジスタ状態（ＩＧＢ
Ｔ状態）における電子電流及び正孔電流の流れを示す断
面図である。
タ状態における電子電流及び正孔電流の流れを示す断面
図、（ｂ）は同半導体装置のトランジスタ状態（ＩＧＢ
Ｔ状態）における電子電流及び正孔電流の流れを示す断
面図である。
１…アノード電極 ２…ｐ++型のコレクタ層（第１半導体領域） ３ａ…ｎ+ 型のバッファ層 ３…ｎ- 型のベース層（第２半導体領域） ４…ｐ型のベース層（第３半導体領域） ４ａ…内側領域 ４ｂ…高濃度領域 ４ｃ…ｐ型分離層 ４ｄ…ｐ+ 型第３半導体領域 ４ｓ…拡散層 ９，１１０ａ，１２１ａ…ゲート酸化膜（ゲート絶縁
膜） １０，１１０…第１のゲート電極 １０ａ…張出ゲート電極部 ２１，１２１…第２のゲート電極 １２，１１２…第１のＭＯＳＦＥＴ １５，１５′…第４半導体領域 １６…第５半導体領域 １６ａ…浅いｎ+ 型内側ウェル １６ｂ…深いｎ型外側ウェル １６Ｍ…ｎ+ 型連結拡散層 １６Ｎ…ｎ+ 型張出領域 １７…第６半導体領域 １８ａ，１８ｂ，１８ｄ…カソード電極 １８ｃ…短絡電極 １９…浅い第７半導体領域 ２０…深い第７半導体領域 ２３，１２３…第２のＭＯＳＦＥＴ ３０…表層ｐ型領域 ３２…第８半導体領域。 ３３…第９半導体領域 ３６…第８半導体領域 ６１，６２…ゲートパッド ６５…ゲートランナー（ゲート配線）。
膜） １０，１１０…第１のゲート電極 １０ａ…張出ゲート電極部 ２１，１２１…第２のゲート電極 １２，１１２…第１のＭＯＳＦＥＴ １５，１５′…第４半導体領域 １６…第５半導体領域 １６ａ…浅いｎ+ 型内側ウェル １６ｂ…深いｎ型外側ウェル １６Ｍ…ｎ+ 型連結拡散層 １６Ｎ…ｎ+ 型張出領域 １７…第６半導体領域 １８ａ，１８ｂ，１８ｄ…カソード電極 １８ｃ…短絡電極 １９…浅い第７半導体領域 ２０…深い第７半導体領域 ２３，１２３…第２のＭＯＳＦＥＴ ３０…表層ｐ型領域 ３２…第８半導体領域。 ３３…第９半導体領域 ３６…第８半導体領域 ６１，６２…ゲートパッド ６５…ゲートランナー（ゲート配線）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５５Ａ Ｈ０３Ｋ 17/56 Ｃ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/332 H01L 29/74 - 29/749
Claims (17)
- 【請求項１】 第１導電型の第１半導体領域，この上に
形成された第２導電型の第２半導体領域，この第２半導
体領域内にウェル状に形成された第１導電型の第３半導
体領域，この第３半導体領域内の表面側にウェル状に形
成された第２導電型の第４半導体領域，前記第３半導体
領域内の表面側のウェル端側にウェル状に形成された第
２導電型の第５半導体領域，前記第４半導体領域内の表
面側にウェル状に形成された第１導電型の第６半導体領
域，前記第３半導体領域及び前記第５半導体領域との２
重拡散型構造を有し、前記第５半導体領域から前記第２
半導体領域に対しその多数キャリアを注入する多数キャ
リア注入用第２導電型ＭＩＳＦＥＴ，並びにこの第２導
電型ＭＩＳＦＥＴとは独立に開閉可能であって、前記第
４半導体領域及び前記第６半導体領域との２重拡散型構
造を有し、前記第３半導体領域から前記第６半導体領域
にその多数キャリアを引き抜く多数キャリア引き抜き用
第１導電型ＭＩＳＦＥＴ，を備えて成る半導体装置にお
いて、 前記多数キャリア注入用第２導電型ＭＩＳＦＥＴと前記
多数キャリア引き抜き用第１導電型ＭＩＳＦＥＴとの少
なくとも一方にトレンチゲート型ＭＩＳＦＥＴを含むこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記多数キャリア引き抜き用第１導電型ＭＩＳＦＥＴ
は、前記第６半導体領域及び前記第４半導体領域を分け
るトレンチ溝にゲート絶縁膜を介して埋め込み形成され
たトレンチゲート電極を有するトレンチゲート型ＭＩＳ
ＦＥＴであり、前記多数キャリア注入用第２導電型ＭＩ
ＳＦＥＴは、前記第３半導体領域のウェル端のトレンチ
溝にゲート絶縁膜を介して埋め込み形成されたトレンチ
ゲート電極を有するトレンチゲート型ＭＩＳＦＥＴであ
ることを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記第４半導体領域と前記第５半導体領域が重なり接続
して成ることを特徴とする半導体装置。 - 【請求項４】 請求項１に記載の半導体装置おいて、前
記第１半導体領域と前記第２半導体領域との間に第２導
電型のバッファ層を有して成ることを特徴とする半導体
装置。 - 【請求項５】 請求項１に記載の半導体装置おいて、前
記第６半導体領域を基準としてその両側に前記第２導電
型ＭＩＳＦＥＴ及び前記第１導電型ＭＩＳＦＥＴをそれ
ぞれ有することを特徴とする半導体装置。 - 【請求項６】 請求項１に記載の半導体装置において、
前記多数キャリア引き抜き用第１導電型ＭＩＳＦＥＴ
は、前記第６半導体領域及び前記第４半導体領域の相対
向するウェル端のトレンチ溝にゲート絶縁膜を介して埋
め込み形成されたトレンチゲート電極を有する一対のト
レンチゲート型ＭＩＳＦＥＴであり、前記多数キャリア
注入用第２導電型ＭＩＳＦＥＴは、前記第３半導体領域
のウェル端のトレンチ溝にゲート絶縁膜を介して埋め込
み形成されたトレンチゲート電極を有するトレンチゲー
ト型ＭＩＳＦＥＴであることを特徴とする半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、
前記第４半導体領域は、前記第２導電型に替えて、不純
物低濃度の第１導電型領域であることを特徴とする半導
体装置。 - 【請求項８】 請求項１乃至請求項７のいずれか一項に
記載の半導体装置において、前記第５半導体領域に導電
接触する電極に接続した短絡電極を前記第３半導体領域
に接続して成ることを特徴とする半導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、
前記第３半導体領域はストライプ状のウェルであり、こ
のウェルの長手方向の端部表面に前記短絡電極が形成さ
れて成ることを特徴とする半導体装置。 - 【請求項１０】 請求項１乃至請求項９のいずれか一項
に記載の半導体装置において、前記第３半導体領域の相
対向するウェル端に形成された１対の前記第５半導体領
域で挟まれた領域には、前記多数キャリア引き抜き用第
１導電型ＭＩＳＦＥＴ部が複数個形成されて成ることを
特徴とする半導体装置。 - 【請求項１１】 請求項９又は請求項１０に記載の半導
体装置において、前記複数個の多数キャリア引き抜き用
第１導電型ＭＩＳＦＥＴ部の間で前記第３半導体領域の
表面側にウェル状に形成された第１導電型の第８半導体
領域を有して成ることを特徴とする半導体装置。 - 【請求項１２】 請求項１乃至請求項１１のいずれか一
項に記載の半導体装置において、前記第３半導体領域の
相対向するウェル端側に形成された前記第４半導体領域
及び前記第６半導体領域との２重拡散構造と、これら２
重拡散構造に挟まれた領域で前記第３半導体領域の表面
側にウェル状に形成された第１導電型の第８半導体領域
とを有して成ることを特徴とする半導体装置。 - 【請求項１３】 請求項１１又は請求項１２のいずれか
一項に記載の半導体装置において、前記第５半導体領域
と前記第８半導体領域とは第１導電型の連結拡散層を介
して接続しており、前記第８半導体領域に導電接触した
電極を有して成ることを特徴とする半導体装置。 - 【請求項１４】 請求項１１又は請求項１２のいずれか
一項に記載の半導体装置において、前記第５半導体領域
と前記第８半導体領域とを導通遮断する経路スイッチン
グ用第２導電型ＭＩＳＦＥＴと、前記第８半導体領域に
導電接触した電極とを有して成ることを特徴とする半導
体装置。 - 【請求項１５】 請求項１４に記載の半導体装置におい
て、前記経路スイッチング用第２導電型ＭＩＳＦＥＴの
ゲート電極は前記多数キャリア注入用第２導電型ＭＩＳ
ＦＥＴのゲート電極の一部を用いて成ることを特徴とす
る半導体装置。 - 【請求項１６】 請求項１乃至請求項１５のいずれか一
項に記載の半導体装置において、前記多数キャリア注入
用第２導電型ＭＩＳＦＥＴのゲート電極はチップレイア
ウト上でストライプ状に複数本並設されており、その複
数本の前記ゲート電極にはゲートパッドに繋がる複数の
ゲート配線が格子状に導通して成ることを特徴とする半
導体装置。 - 【請求項１７】 請求項１乃至請求項１６のいずれか一
項に記載の半導体装置において、前記多数キャリア注入
用第２導電型ＭＩＳＦＥＴのゲート電極はチップレイア
ウト上で格子点に設けられた島状であり、前記ゲート電
極にはゲートパッドに繋がる複数のゲート配線が格子状
に導通しており、前記ゲート配線で区分された格子内領
域が前記多数キャリア引き抜き第１導電型ＭＩＳＦＥＴ
の格子状のゲート電極で分割されて成ることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10065665A JP3061029B2 (ja) | 1994-11-25 | 1998-03-16 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29185994 | 1994-11-25 | ||
| JP6-291859 | 1994-11-25 | ||
| JP10065665A JP3061029B2 (ja) | 1994-11-25 | 1998-03-16 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7293115A Division JP2798023B2 (ja) | 1994-11-25 | 1995-11-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294449A JPH10294449A (ja) | 1998-11-04 |
| JP3061029B2 true JP3061029B2 (ja) | 2000-07-10 |
Family
ID=26406803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10065665A Expired - Lifetime JP3061029B2 (ja) | 1994-11-25 | 1998-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061029B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7956419B2 (en) | 2005-11-02 | 2011-06-07 | International Rectifier Corporation | Trench IGBT with depletion stop layer |
-
1998
- 1998-03-16 JP JP10065665A patent/JP3061029B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10294449A (ja) | 1998-11-04 |
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