JP3061030B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3061030B2 JP3061030B2 JP10065666A JP6566698A JP3061030B2 JP 3061030 B2 JP3061030 B2 JP 3061030B2 JP 10065666 A JP10065666 A JP 10065666A JP 6566698 A JP6566698 A JP 6566698A JP 3061030 B2 JP3061030 B2 JP 3061030B2
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Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングパワ
ーデバイスなどに用いられるｐｎｐｎ構造のサイリスタ
に関し、特に、２種類のＭＯＳＦＥＴ（ＭＩＳＦＥＴ）
でターンオン・ターンオフ制御可能のダブルＭＯＳゲー
ト型サイリスタ半導体装置の製造方法に関するものであ
る。
ーデバイスなどに用いられるｐｎｐｎ構造のサイリスタ
に関し、特に、２種類のＭＯＳＦＥＴ（ＭＩＳＦＥＴ）
でターンオン・ターンオフ制御可能のダブルＭＯＳゲー
ト型サイリスタ半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】昨今、サイリスタ構造によるオン電圧の
低減、及びＭＯＳゲートデバイスによる高速・低駆動電
力化を目的としたＭＣＴ（ＭＯＳゲート・コントロール
・サイリスタ）が開発されている。ＭＣＴはターンオン
が速く、オン電圧も１Ｖ程度と優れている反面、ターン
オフ時間が２〜３μｓと非常に長く、高周波での使用は
困難である。そこで、本件出願人は、先に特願平５−３
２８８４号（特開平６−１２５０７８号公報）を以てゲ
ート駆動のサイリスタとバイポーラトランジスタとを結
合した半導体装置を開示した。
低減、及びＭＯＳゲートデバイスによる高速・低駆動電
力化を目的としたＭＣＴ（ＭＯＳゲート・コントロール
・サイリスタ）が開発されている。ＭＣＴはターンオン
が速く、オン電圧も１Ｖ程度と優れている反面、ターン
オフ時間が２〜３μｓと非常に長く、高周波での使用は
困難である。そこで、本件出願人は、先に特願平５−３
２８８４号（特開平６−１２５０７８号公報）を以てゲ
ート駆動のサイリスタとバイポーラトランジスタとを結
合した半導体装置を開示した。
【０００３】その半導体装置においては、図１２に示す
如く、アノード電極１が裏面に形成されたｐ+ 型（第１
導電型）の半導体基板をアノード層２として、このアノ
ード層２上に、ｎ- 型（第２導電型）のベース層３がエ
ピタキシャル成長により形成されている。なお、アノー
ド層２とｎ- 型ベース層３との間にｎ+ 型のバッファ層
を設けても良い。そして、このｎ- 型のベース層３の表
面側に、ｐ型のウェル状のベース層４が拡散形成されて
いる。さらに、このｐ型のベース層４の内側の表面側に
は、ｎ+ 型のウェル状の外周の第１のカソード層５ａ，
中央の第２のカソード層５ｂ及び内周のドレイン層６が
それぞれ独立して形成されている。ｐ型のベース層４及
びｎ+ 型のドレイン層６上にはこれらに跨がり導電接触
するキャリア変換用の短絡用電極（金属電極）８が接続
されている。また、ｎ+ 型のカソード層５ａ，５ｂは層
間絶縁膜１４上に形成された金属配線第２層目のカソー
ド電極層７を介して相互接続されている。
如く、アノード電極１が裏面に形成されたｐ+ 型（第１
導電型）の半導体基板をアノード層２として、このアノ
ード層２上に、ｎ- 型（第２導電型）のベース層３がエ
ピタキシャル成長により形成されている。なお、アノー
ド層２とｎ- 型ベース層３との間にｎ+ 型のバッファ層
を設けても良い。そして、このｎ- 型のベース層３の表
面側に、ｐ型のウェル状のベース層４が拡散形成されて
いる。さらに、このｐ型のベース層４の内側の表面側に
は、ｎ+ 型のウェル状の外周の第１のカソード層５ａ，
中央の第２のカソード層５ｂ及び内周のドレイン層６が
それぞれ独立して形成されている。ｐ型のベース層４及
びｎ+ 型のドレイン層６上にはこれらに跨がり導電接触
するキャリア変換用の短絡用電極（金属電極）８が接続
されている。また、ｎ+ 型のカソード層５ａ，５ｂは層
間絶縁膜１４上に形成された金属配線第２層目のカソー
ド電極層７を介して相互接続されている。
【０００４】そして、ｎ+ 型の第１のカソード層５ａか
らｐ型のベース層４及びｎ- 型のベース層３の表面に亘
って、ゲート酸化膜（ゲート絶縁膜）９を介して第１の
ＭＯＳＦＥＴ（ＶＤＭＯＳ構造）１２を構成する多結晶
シリコンの第１のゲート電極１０が形成されており、一
方、ｎ+ 型のドレイン層６からｐ型のベース層４および
ｎ+ 型の第２のカソード層５ｂの表面に亘って、ゲート
酸化膜９を介して第２のＭＯＳＦＥＴ１３を構成する多
結晶シリコンの第２のゲート電極１１が形成されてい
る。第１のゲート電極１０と第２のゲート電極１１は電
気的独立に制御可能となっている。なお、第１のゲート
電極１０により構成される第１のＭＯＳＦＥＴ１２及び
第２のゲート電極１１により構成される第２のＭＯＳＦ
ＥＴ１３は共にｎチャネル型のＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）である。
らｐ型のベース層４及びｎ- 型のベース層３の表面に亘
って、ゲート酸化膜（ゲート絶縁膜）９を介して第１の
ＭＯＳＦＥＴ（ＶＤＭＯＳ構造）１２を構成する多結晶
シリコンの第１のゲート電極１０が形成されており、一
方、ｎ+ 型のドレイン層６からｐ型のベース層４および
ｎ+ 型の第２のカソード層５ｂの表面に亘って、ゲート
酸化膜９を介して第２のＭＯＳＦＥＴ１３を構成する多
結晶シリコンの第２のゲート電極１１が形成されてい
る。第１のゲート電極１０と第２のゲート電極１１は電
気的独立に制御可能となっている。なお、第１のゲート
電極１０により構成される第１のＭＯＳＦＥＴ１２及び
第２のゲート電極１１により構成される第２のＭＯＳＦ
ＥＴ１３は共にｎチャネル型のＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）である。
【０００５】図１３に図１２のサイリスタ半導体装置の
等価回路を示してある。この半導体構造においては、ｎ
+ 型の第１のカソード層５ａ，ｐ型のベース層４及びｎ
- 型のベース層３によりｎｐｎ型のバイポーラトランジ
スタＱnpn １が構成され、また、第２のｎ+ 型のカソー
ド層５ｂ，ｐ型のベース層４及びｎ- 型のベース層３に
よりｎｐｎ型のバイポーラトランジスタＱnpn ２が構成
されている。更に、ｐ型のベース層４，ｎ- 型のベース
層３及びｐ+ 型のアノード層２によりｐｎｐ型のトラン
ジスタＱpnp が構成されている。従って、カソード層５
ａ，５ｂを異にする並列接続のトランジスタＱnpn １，
Ｑnpn ２とトランジスタＱpnp との直列接続より成るサ
イリスタ構造（ｐｎｐｎ構造）が構成されている。
等価回路を示してある。この半導体構造においては、ｎ
+ 型の第１のカソード層５ａ，ｐ型のベース層４及びｎ
- 型のベース層３によりｎｐｎ型のバイポーラトランジ
スタＱnpn １が構成され、また、第２のｎ+ 型のカソー
ド層５ｂ，ｐ型のベース層４及びｎ- 型のベース層３に
よりｎｐｎ型のバイポーラトランジスタＱnpn ２が構成
されている。更に、ｐ型のベース層４，ｎ- 型のベース
層３及びｐ+ 型のアノード層２によりｐｎｐ型のトラン
ジスタＱpnp が構成されている。従って、カソード層５
ａ，５ｂを異にする並列接続のトランジスタＱnpn １，
Ｑnpn ２とトランジスタＱpnp との直列接続より成るサ
イリスタ構造（ｐｎｐｎ構造）が構成されている。
【０００６】これらのトランジスタＱnpn １，Ｑnpn ２
及びＱpnp に対し、第１のＭＯＳＦＥＴ１２は、トラン
ジスタＱnpn １のコレクタたるｎ- 型のベース層３と第
１のカソード層５ａとをｐ型のベース層４表面のチャネ
ルを介して接続し、ｎ- 型のベース層３へ電子を注入す
る。また、短絡用電極８及び第２のＭＯＳＦＥＴ１３
は、ドレイン層６とソース層たる第２のカソード層５ｂ
を接続し、ｐ型のベース層４内から正孔を引き抜く。
及びＱpnp に対し、第１のＭＯＳＦＥＴ１２は、トラン
ジスタＱnpn １のコレクタたるｎ- 型のベース層３と第
１のカソード層５ａとをｐ型のベース層４表面のチャネ
ルを介して接続し、ｎ- 型のベース層３へ電子を注入す
る。また、短絡用電極８及び第２のＭＯＳＦＥＴ１３
は、ドレイン層６とソース層たる第２のカソード層５ｂ
を接続し、ｐ型のベース層４内から正孔を引き抜く。
【０００７】このような構成において、第２のゲート電
極１１に電位が印加されていない状態又は負電位が印加
された状態で、第１のゲート電極１０を高電位とする
と、第１のゲート電極１０の直下のバックゲートたるｐ
型のベース層４の表面はｎ型反転層となり、カソード電
極層７からソース層としてのｎ+ 型の第１のカソード層
５ａ，第１のゲート電極１０の直下のｎ型反転層（チャ
ネル），そしてドレイン層としてのｎ- 型のベース層３
とが接続される。従って、カソード電極層７からドレイ
ン・ドリフト領域であるｎ- 型のベース層３へ電子（ｎ
- 型のベース層３の多数キャリア）が注入され、それに
呼応して、ｐ+ 型のアノード層２からｎ-型のベース層
３へ正孔（アノード層２の多数キャリア）が注入され
る。これは、ｎ- 型ベース層３の伝導度が変調され、ｐ
ｎｐ型のトランジスタＱpnp がオン状態となったことを
意味する。さらに、このトランジスタＱpnp の正孔電流
が、トランジスタＱnpn １，Ｑnpn ２のベース電流とな
るため、トランジスタＱnpn １，Ｑnpn ２がオン状態と
なる。即ち、ｐ+ 型のアノード層２，ｎ- 型のベース層
３，ｐ型のベース層４及びｎ+ 型のカソード層５ａ，５
ｂにより構成されるサイリスタ（ｐｎｐｎ構造）がオン
状態となり、高濃度のキャリアがデバイス中に存在し、
本装置は低抵抗状態となる。このように、第２のゲート
電極１１を零電位以下とした状態で、第１のゲート電極
１０を高電位とすることにより、ＭＣＴと同様にサイリ
スタ状態となるので、ターンオンが速くオン電圧の低い
パワーデバイスとなる。
極１１に電位が印加されていない状態又は負電位が印加
された状態で、第１のゲート電極１０を高電位とする
と、第１のゲート電極１０の直下のバックゲートたるｐ
型のベース層４の表面はｎ型反転層となり、カソード電
極層７からソース層としてのｎ+ 型の第１のカソード層
５ａ，第１のゲート電極１０の直下のｎ型反転層（チャ
ネル），そしてドレイン層としてのｎ- 型のベース層３
とが接続される。従って、カソード電極層７からドレイ
ン・ドリフト領域であるｎ- 型のベース層３へ電子（ｎ
- 型のベース層３の多数キャリア）が注入され、それに
呼応して、ｐ+ 型のアノード層２からｎ-型のベース層
３へ正孔（アノード層２の多数キャリア）が注入され
る。これは、ｎ- 型ベース層３の伝導度が変調され、ｐ
ｎｐ型のトランジスタＱpnp がオン状態となったことを
意味する。さらに、このトランジスタＱpnp の正孔電流
が、トランジスタＱnpn １，Ｑnpn ２のベース電流とな
るため、トランジスタＱnpn １，Ｑnpn ２がオン状態と
なる。即ち、ｐ+ 型のアノード層２，ｎ- 型のベース層
３，ｐ型のベース層４及びｎ+ 型のカソード層５ａ，５
ｂにより構成されるサイリスタ（ｐｎｐｎ構造）がオン
状態となり、高濃度のキャリアがデバイス中に存在し、
本装置は低抵抗状態となる。このように、第２のゲート
電極１１を零電位以下とした状態で、第１のゲート電極
１０を高電位とすることにより、ＭＣＴと同様にサイリ
スタ状態となるので、ターンオンが速くオン電圧の低い
パワーデバイスとなる。
【０００８】このサイリスタ状態から、第１のゲート電
極１０を高電位のまま第２のゲート電極１１を高電位と
すると、第２のＭＯＳＦＥＴ１３もオン状態となり、第
２のゲート電極１１の直下のｐ型のベース層４の表面が
ｎ型に反転する。これにより、ｐ型のベース層４，短絡
用電極８，ｎ+ 型のドレイン層６，第２のゲート電極１
１の直下のｎ型反転層（チャネル），そしてｎ+ 型のカ
ソード層５ｂが導通状態となる。ｐ型のベース層４にお
ける正孔は、短絡用電極８において電子に変換されるた
め、ｐ+ 型のコレクタ層２から注入された正孔電流は、
ｐ型のベース層４から短絡用電極８で電子電流に変換さ
れ、その電子電流はカソード電極層７に流出する。従っ
て、バイポーラトランジスタＱnpn １，Ｑnpn ２はオフ
状態となる。この結果、サイリスタ動作は消滅し、バイ
ポーラトランジスタＱpnp のみが作動するバイポーラト
ランジスタ状態となる。この状態は、先に説明したＩＧ
ＢＴ（伝導度変調型トランジスタ）の動作状態（第１の
ＭＯＳＦＥＴ１２で電子が注入されベース層３の電気伝
導度が変調された状態）と同様になっており、サイリス
タ状態時に比してデバイス中に存在するキャリア密度が
減少した状態となっている。このため、この後第１のゲ
ート電極１０を零又は負電位としたターンオフ時に、キ
ャリアの掃き出しに要する時間が短縮でき、ターンオフ
時間を短くすることができる。
極１０を高電位のまま第２のゲート電極１１を高電位と
すると、第２のＭＯＳＦＥＴ１３もオン状態となり、第
２のゲート電極１１の直下のｐ型のベース層４の表面が
ｎ型に反転する。これにより、ｐ型のベース層４，短絡
用電極８，ｎ+ 型のドレイン層６，第２のゲート電極１
１の直下のｎ型反転層（チャネル），そしてｎ+ 型のカ
ソード層５ｂが導通状態となる。ｐ型のベース層４にお
ける正孔は、短絡用電極８において電子に変換されるた
め、ｐ+ 型のコレクタ層２から注入された正孔電流は、
ｐ型のベース層４から短絡用電極８で電子電流に変換さ
れ、その電子電流はカソード電極層７に流出する。従っ
て、バイポーラトランジスタＱnpn １，Ｑnpn ２はオフ
状態となる。この結果、サイリスタ動作は消滅し、バイ
ポーラトランジスタＱpnp のみが作動するバイポーラト
ランジスタ状態となる。この状態は、先に説明したＩＧ
ＢＴ（伝導度変調型トランジスタ）の動作状態（第１の
ＭＯＳＦＥＴ１２で電子が注入されベース層３の電気伝
導度が変調された状態）と同様になっており、サイリス
タ状態時に比してデバイス中に存在するキャリア密度が
減少した状態となっている。このため、この後第１のゲ
ート電極１０を零又は負電位としたターンオフ時に、キ
ャリアの掃き出しに要する時間が短縮でき、ターンオフ
時間を短くすることができる。
【０００９】図１４（ａ），（ｂ）にサイリスタ状態お
よびバイポーラトランジスタ状態（ＩＧＢＴ状態）にお
ける電流の流れ図を示してある。図１４（ａ）に示すサ
イリスタ状態においては、カソード電極５ａ，５ｂに向
けｎ- 型のベース層３からｐ型のベース層４にかけて正
孔電流，電子電流が揃って流れ、サイリスタ動作が達成
されている。特に、主電流は中央部のｎ+ 型の第２のカ
ソード層５ｂの直下を縦方向に流れており、ｎ+ 型の第
２のカソード層５ｂが実質的にサイリスタ動作時のカソ
ードとして機能している。
よびバイポーラトランジスタ状態（ＩＧＢＴ状態）にお
ける電流の流れ図を示してある。図１４（ａ）に示すサ
イリスタ状態においては、カソード電極５ａ，５ｂに向
けｎ- 型のベース層３からｐ型のベース層４にかけて正
孔電流，電子電流が揃って流れ、サイリスタ動作が達成
されている。特に、主電流は中央部のｎ+ 型の第２のカ
ソード層５ｂの直下を縦方向に流れており、ｎ+ 型の第
２のカソード層５ｂが実質的にサイリスタ動作時のカソ
ードとして機能している。
【００１０】これに対し、図１４（ｂ）に示すバイポー
ラトランジスタ状態においては、装置の主電子電流はＩ
ＧＢＴと同様に、ｎ- 型のベース層３から第１のＭＯＳ
ＦＥＴ１２のチャネルを通って第１のカソード層５ａに
流れ、また、正孔電流は第１のＭＯＳＦＥＴ１２の側か
らｐ型のベース層４内に入り、短絡用電極８およびｎ+
型のドレイン層６を介して第２のＭＯＳＦＥＴ１３を通
ってカソード電極層７に流出している。このように、ト
ランジスタ状態における主電流は、サイリスタ状態にお
ける主電流経路である中央部のｎ+ 型の第２のカソード
層５ｂの下方側領域を流れず、サイリスタ状態における
主電流経路とトランジスタ状態における主電流経路とが
分離されている。
ラトランジスタ状態においては、装置の主電子電流はＩ
ＧＢＴと同様に、ｎ- 型のベース層３から第１のＭＯＳ
ＦＥＴ１２のチャネルを通って第１のカソード層５ａに
流れ、また、正孔電流は第１のＭＯＳＦＥＴ１２の側か
らｐ型のベース層４内に入り、短絡用電極８およびｎ+
型のドレイン層６を介して第２のＭＯＳＦＥＴ１３を通
ってカソード電極層７に流出している。このように、ト
ランジスタ状態における主電流は、サイリスタ状態にお
ける主電流経路である中央部のｎ+ 型の第２のカソード
層５ｂの下方側領域を流れず、サイリスタ状態における
主電流経路とトランジスタ状態における主電流経路とが
分離されている。
【００１１】即ち、図１２に示す半導体装置は、サイリ
スタをターンオンさせるため多数キャリアたる電子を注
入する第１のＭＯＳＦＥＴ１２におけるソースたる第１
のカソード層５ａとサイリスタ動作時の主電流が流れる
実質的なカソードたる第２のカソード層５ｂの部位を離
隔分離させたものである。第１のカソード層５ａの下方
側領域の不純物濃度と第２のカソード層５ｂの下方側領
域の不純物濃度とを独立に制御可能となるので、低オン
電圧でサイリスタ動作となり、ターンオフ時間の短縮を
達成することができることは勿論のこと、寄生抵抗ＲB
の低減によりラッチアップ耐量を大きくすることが可能
である。
スタをターンオンさせるため多数キャリアたる電子を注
入する第１のＭＯＳＦＥＴ１２におけるソースたる第１
のカソード層５ａとサイリスタ動作時の主電流が流れる
実質的なカソードたる第２のカソード層５ｂの部位を離
隔分離させたものである。第１のカソード層５ａの下方
側領域の不純物濃度と第２のカソード層５ｂの下方側領
域の不純物濃度とを独立に制御可能となるので、低オン
電圧でサイリスタ動作となり、ターンオフ時間の短縮を
達成することができることは勿論のこと、寄生抵抗ＲB
の低減によりラッチアップ耐量を大きくすることが可能
である。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
半導体構造にあっては、次のような問題点がある。
半導体構造にあっては、次のような問題点がある。
【００１３】 サイリスタ状態からバイポーラトラン
ジスタ状態（ＩＧＢＴ状態）に移行させるとき、ｐ型の
ベース層４中から正孔を引き抜くため、ｐ型のベース層
４の表面側にｎチャネル型の第２のＭＯＳＦＥＴ１３を
設ける必要があるが、その際、引抜く正孔を第２のＭＯ
ＳＦＥＴ１３のモノポーラである電子に変換するため、
ｐ型のベース層４及びｎ+ 型のドレイン層６にはこれら
に跨がる短絡用電極（金属電極）８を孤立且つ微細に形
成しなければならない。ところが、一般に、半導体領域
に接触する金属電極８を微細に形成するのは難しい。ま
た、この第１層目の金属電極８を挟んだ第１のカソード
層５ａと第２のカソード層５ｂとを層間絶縁膜１４上に
形成された第２層目のカソード電極（電源配線層）７を
介して相互接続する必要があるが、パワーデバイスでは
上下に重なる２層電極配線の構造はプロセス上も絶縁上
も実状に則していない。
ジスタ状態（ＩＧＢＴ状態）に移行させるとき、ｐ型の
ベース層４中から正孔を引き抜くため、ｐ型のベース層
４の表面側にｎチャネル型の第２のＭＯＳＦＥＴ１３を
設ける必要があるが、その際、引抜く正孔を第２のＭＯ
ＳＦＥＴ１３のモノポーラである電子に変換するため、
ｐ型のベース層４及びｎ+ 型のドレイン層６にはこれら
に跨がる短絡用電極（金属電極）８を孤立且つ微細に形
成しなければならない。ところが、一般に、半導体領域
に接触する金属電極８を微細に形成するのは難しい。ま
た、この第１層目の金属電極８を挟んだ第１のカソード
層５ａと第２のカソード層５ｂとを層間絶縁膜１４上に
形成された第２層目のカソード電極（電源配線層）７を
介して相互接続する必要があるが、パワーデバイスでは
上下に重なる２層電極配線の構造はプロセス上も絶縁上
も実状に則していない。
【００１４】 第２のＭＯＳＦＥＴ１３のオン抵抗を
低減させると、バイポーラトランジスタ動作時において
ｐ型ベース４より正孔の引き抜きを早めることができ、
ターンオフ速度を上げることができる。ところが、第２
のＭＯＳＦＥＴ１３は、第１のＭＯＳＦＥＴ１２と同様
に、多結晶シリコンのゲート電極１１をマスクとして用
いゲート下のボディの両側にソース・ドレイン領域
（６，５ｂ）をセルフアライン（自己整合）で形成した
ものである。実効チャネル長はそのマスクたる多結晶シ
リコンのゲート電極１１のゲート長によって決まるが、
ゲート電極１１の長さは微細化プロセスでも約１μｍが
現実的であり、短チャンネル化には限界があり、オン抵
抗の低減が困難である。またＭＯＳトランジスタの特性
バラツキが起こり易い。
低減させると、バイポーラトランジスタ動作時において
ｐ型ベース４より正孔の引き抜きを早めることができ、
ターンオフ速度を上げることができる。ところが、第２
のＭＯＳＦＥＴ１３は、第１のＭＯＳＦＥＴ１２と同様
に、多結晶シリコンのゲート電極１１をマスクとして用
いゲート下のボディの両側にソース・ドレイン領域
（６，５ｂ）をセルフアライン（自己整合）で形成した
ものである。実効チャネル長はそのマスクたる多結晶シ
リコンのゲート電極１１のゲート長によって決まるが、
ゲート電極１１の長さは微細化プロセスでも約１μｍが
現実的であり、短チャンネル化には限界があり、オン抵
抗の低減が困難である。またＭＯＳトランジスタの特性
バラツキが起こり易い。
【００１５】そこで、上記の問題点に鑑みて、本発明の
課題は、正孔引き抜き用の第２のＭＯＳＦＥＴを電子注
入用の第１のＭＯＳＦＥＴとは逆導電型とし、正孔引き
抜き時のキャリア変換用の短絡用電極の形成を不要化
し、微細電極形成の困難さと電極配線の２層構造とを回
避すると共に、第２のＭＯＳＦＥＴ自身のオン抵抗の低
減を実現できるサイリスタ半導体装置の製造方法を提供
することにある。
課題は、正孔引き抜き用の第２のＭＯＳＦＥＴを電子注
入用の第１のＭＯＳＦＥＴとは逆導電型とし、正孔引き
抜き時のキャリア変換用の短絡用電極の形成を不要化
し、微細電極形成の困難さと電極配線の２層構造とを回
避すると共に、第２のＭＯＳＦＥＴ自身のオン抵抗の低
減を実現できるサイリスタ半導体装置の製造方法を提供
することにある。
【００１６】
【課題を解決するための手段】まず、本発明の製造方法
により製造される半導体構造は、多数キャリア注入用の
ＭＩＳＦＥＴと多数キャリア引抜き用ＭＩＳＦＥＴとを
逆導電型にすべく、多数キャリア引抜き用ＭＩＳＦＥＴ
を２重拡散型構造（ＤＭＯＳ構造）としたものである。
即ち、その半導体装置は、第１導電型の第１半導体領
域，この上に形成された第２導電型の第２半導体領域，
この第２半導体領域内にウェル状に形成された第１導電
型の第３半導体領域，この第３半導体領域内の表面側に
ウェル状に形成された第２導電型の第４半導体領域，第
３半導体領域内の表面側のウェル端側にウェル状に形成
された第２導電型の第５半導体領域，第４半導体領域内
の表面側にウェル状に形成された第１導電型の第６半導
体領域，第３半導体領域及び第５半導体領域との２重拡
散型構造を有し、第５半導体領域から第２半導体領域に
対しその多数キャリアを注入する多数キャリア注入用第
２導電型ＭＩＳＦＥＴ，並びにこの第２導電型ＭＩＳＦ
ＥＴとは独立に開閉可能であって、第４半導体領域及び
第６半導体領域との２重拡散型構造を有し、第３半導体
領域から第６半導体領域にその多数キャリアを引き抜く
多数キャリア引き抜き用第１導電型ＭＩＳＦＥＴ，を備
えて成るものである。
により製造される半導体構造は、多数キャリア注入用の
ＭＩＳＦＥＴと多数キャリア引抜き用ＭＩＳＦＥＴとを
逆導電型にすべく、多数キャリア引抜き用ＭＩＳＦＥＴ
を２重拡散型構造（ＤＭＯＳ構造）としたものである。
即ち、その半導体装置は、第１導電型の第１半導体領
域，この上に形成された第２導電型の第２半導体領域，
この第２半導体領域内にウェル状に形成された第１導電
型の第３半導体領域，この第３半導体領域内の表面側に
ウェル状に形成された第２導電型の第４半導体領域，第
３半導体領域内の表面側のウェル端側にウェル状に形成
された第２導電型の第５半導体領域，第４半導体領域内
の表面側にウェル状に形成された第１導電型の第６半導
体領域，第３半導体領域及び第５半導体領域との２重拡
散型構造を有し、第５半導体領域から第２半導体領域に
対しその多数キャリアを注入する多数キャリア注入用第
２導電型ＭＩＳＦＥＴ，並びにこの第２導電型ＭＩＳＦ
ＥＴとは独立に開閉可能であって、第４半導体領域及び
第６半導体領域との２重拡散型構造を有し、第３半導体
領域から第６半導体領域にその多数キャリアを引き抜く
多数キャリア引き抜き用第１導電型ＭＩＳＦＥＴ，を備
えて成るものである。
【００１７】本発明の半導体装置の第１の製造方法とし
ては、第１導電型半導体基板上に第２半導体導電層を形
成した基板を準備し、その基板上に第１のゲート電極と
第１のゲート電極間内で相離間する第２のゲート電極を
形成するゲート電極形成工程と、次に、第１及び第２の
ゲート電極をマスクとして第１導電型不純物のイオン注
入を行う第１のイオン注入工程と、第１及び第２のゲー
ト電極をマスクとして第２のゲート電極間に第２導電型
不純物のイオン注入を行う第２のイオン注入工程と、次
に、ドライブインにより第２のゲート電極下で隣接の第
１導電型不純物の拡散域同士を連結させて一体ウェル状
の第３半導体領域を拡散形成すると同時に、第３半導体
領域内にウェル状の第４半導体領域を拡散形成する熱拡
散工程とを有して成ることを特徴とする。
ては、第１導電型半導体基板上に第２半導体導電層を形
成した基板を準備し、その基板上に第１のゲート電極と
第１のゲート電極間内で相離間する第２のゲート電極を
形成するゲート電極形成工程と、次に、第１及び第２の
ゲート電極をマスクとして第１導電型不純物のイオン注
入を行う第１のイオン注入工程と、第１及び第２のゲー
ト電極をマスクとして第２のゲート電極間に第２導電型
不純物のイオン注入を行う第２のイオン注入工程と、次
に、ドライブインにより第２のゲート電極下で隣接の第
１導電型不純物の拡散域同士を連結させて一体ウェル状
の第３半導体領域を拡散形成すると同時に、第３半導体
領域内にウェル状の第４半導体領域を拡散形成する熱拡
散工程とを有して成ることを特徴とする。
【００１８】ここで、上記第２のゲート電極のゲート長
を上記熱拡散工程による上記第１導電型不純物の横方向
拡散長の２倍よりも短くすることが好ましい。また、第
１のイオン注入工程で用いる第１導電型不純物の拡散係
数は第２のイオン注入工程で用いる第２導電型不純物の
それに比して大きいことが好ましい。更に、少なくとも
上記第１又は第２のゲート電極としては、金属の単層構
造，金属シリサイドの単層構造，多結晶シリコンと金属
との２層構造及び多結晶シリコンと金属シリサイドとの
２層構造から成る群より選択されたいずれかの構造であ
ることが好ましい。
を上記熱拡散工程による上記第１導電型不純物の横方向
拡散長の２倍よりも短くすることが好ましい。また、第
１のイオン注入工程で用いる第１導電型不純物の拡散係
数は第２のイオン注入工程で用いる第２導電型不純物の
それに比して大きいことが好ましい。更に、少なくとも
上記第１又は第２のゲート電極としては、金属の単層構
造，金属シリサイドの単層構造，多結晶シリコンと金属
との２層構造及び多結晶シリコンと金属シリサイドとの
２層構造から成る群より選択されたいずれかの構造であ
ることが好ましい。
【００１９】本発明の第２の製造方法としては、第１導
電型半導体基板上に第２半導体導電層を形成した基板を
準備し、その基板上に第１のゲート電極を形成する第１
のゲート電極形成工程と、次に、第１のゲート電極をマ
スクとして第１導電型不純物のイオン注入を行う第１の
イオン注入工程と、次に、上記基板上に第１のゲート電
極間内で相離間する第２のゲート電極を形成する第２の
ゲート電極形成工程と、次に、第１及び第２のゲート電
極をマスクとして第２のゲート電極間に第２導電型不純
物のイオン注入を行う第２のイオン注入工程と、次に、
ドライブインによりウェル状の第３半導体領域とその中
にウェル状の第４半導体領域を同時に拡散形成する熱拡
散工程とを有して成ることを特徴とする。
電型半導体基板上に第２半導体導電層を形成した基板を
準備し、その基板上に第１のゲート電極を形成する第１
のゲート電極形成工程と、次に、第１のゲート電極をマ
スクとして第１導電型不純物のイオン注入を行う第１の
イオン注入工程と、次に、上記基板上に第１のゲート電
極間内で相離間する第２のゲート電極を形成する第２の
ゲート電極形成工程と、次に、第１及び第２のゲート電
極をマスクとして第２のゲート電極間に第２導電型不純
物のイオン注入を行う第２のイオン注入工程と、次に、
ドライブインによりウェル状の第３半導体領域とその中
にウェル状の第４半導体領域を同時に拡散形成する熱拡
散工程とを有して成ることを特徴とする。
【００２０】本発明の第３の製造方法としては、第１導
電型半導体基板上に第２半導体導電層を形成した基板を
準備し、その基板上に第１のゲート電極を形成する第１
のゲート電極形成工程と、次に、第１のゲート電極をマ
スクとして第１導電型不純物のイオン注入を行う第１の
イオン注入工程と、次に、ドライブインによりウェル状
の第３半導体領域を拡散形成する第１の熱拡散工程と、
次に、上記基板上に第１のゲート電極間内で相離間する
第２のゲート電極を形成する第２のゲート電極形成工程
と、次に、第１及び第２のゲート電極をマスクとして第
２のゲート電極間に第２導電型不純物のイオン注入を行
う第２のイオン注入工程と、次に、ドライブインにより
第３半導体領域内に第４半導体領域を拡散形成する第２
の熱拡散工程とを有して成ることを特徴とする。
電型半導体基板上に第２半導体導電層を形成した基板を
準備し、その基板上に第１のゲート電極を形成する第１
のゲート電極形成工程と、次に、第１のゲート電極をマ
スクとして第１導電型不純物のイオン注入を行う第１の
イオン注入工程と、次に、ドライブインによりウェル状
の第３半導体領域を拡散形成する第１の熱拡散工程と、
次に、上記基板上に第１のゲート電極間内で相離間する
第２のゲート電極を形成する第２のゲート電極形成工程
と、次に、第１及び第２のゲート電極をマスクとして第
２のゲート電極間に第２導電型不純物のイオン注入を行
う第２のイオン注入工程と、次に、ドライブインにより
第３半導体領域内に第４半導体領域を拡散形成する第２
の熱拡散工程とを有して成ることを特徴とする。
【００２１】〔作用〕上記の様な半導体装置において
は、第１導電型の第１半導体領域にアノード電位を印加
すると共に、第２導電型の第５半導体領域及び第１導電
型の第６半導体領域にカソード電位を印加した状態で、
第１導電型のＭＩＳＦＥＴをオフ状態にしたまま第２導
電型のＭＩＳＦＥＴをオン状態とすると、第２のＭＩＳ
ＦＥＴのソース領域としての第５半導体領域から第２導
電型の第２半導体領域にその多数キャリアが注入されの
で、これに呼応して第１導電型の第１半導体領域から第
２導電型の第２半導体領域内にその少数キャリアが注入
される。従って、第１導電型の第１半導体領域，第２導
電型の第２半導体領域および第１導電型の第３半導体領
域からなるトランジスタがオン状態となる。これによ
り、第１導電型の第３半導体領域にその多数キャリアが
注入されることとなり、同時に第２導電型の第２半導体
領域，第１導電型の第３半導体領域および第２導電型の
第５半導体領域により構成されるトランジスタがオン状
態となる。従って、第１導電型の第１半導体領域，第２
導電型の第２半導体領域，第１導電型の第３半導体領域
および第２導電型の第５半導体領域からなるｐｎｐｎ構
造のサイリスタがオン状態となる。このため、サイリス
タ動作によりオン電圧を低くすることができる。
は、第１導電型の第１半導体領域にアノード電位を印加
すると共に、第２導電型の第５半導体領域及び第１導電
型の第６半導体領域にカソード電位を印加した状態で、
第１導電型のＭＩＳＦＥＴをオフ状態にしたまま第２導
電型のＭＩＳＦＥＴをオン状態とすると、第２のＭＩＳ
ＦＥＴのソース領域としての第５半導体領域から第２導
電型の第２半導体領域にその多数キャリアが注入されの
で、これに呼応して第１導電型の第１半導体領域から第
２導電型の第２半導体領域内にその少数キャリアが注入
される。従って、第１導電型の第１半導体領域，第２導
電型の第２半導体領域および第１導電型の第３半導体領
域からなるトランジスタがオン状態となる。これによ
り、第１導電型の第３半導体領域にその多数キャリアが
注入されることとなり、同時に第２導電型の第２半導体
領域，第１導電型の第３半導体領域および第２導電型の
第５半導体領域により構成されるトランジスタがオン状
態となる。従って、第１導電型の第１半導体領域，第２
導電型の第２半導体領域，第１導電型の第３半導体領域
および第２導電型の第５半導体領域からなるｐｎｐｎ構
造のサイリスタがオン状態となる。このため、サイリス
タ動作によりオン電圧を低くすることができる。
【００２２】他方、第２導電型のＭＩＳＦＥＴをオン状
態のまま、第１導電型のＭＩＳＦＥＴをオン状態とする
と、第１導電型の第３半導体領域中の多数キャリアが第
１導電型のＭＩＳＦＥＴを介して第１導電型の第６領域
へ流出するので、第２導電型の第２半導体領域，第１導
電型の第３半導体領域および第２導電型の第５半導体領
域により構成されるトランジスタがオフ状態となる。こ
のため、サイリスタ状態からＩＧＢＴと同様のトランジ
スタ状態となり、デバイス内のキャリア密度が減少す
る。この後、第２導電型のＭＩＳＦＥＴをオフ状態とす
ると、トランジスタ状態が瞬時にオフとなるので、高速
のターンオフが可能である。
態のまま、第１導電型のＭＩＳＦＥＴをオン状態とする
と、第１導電型の第３半導体領域中の多数キャリアが第
１導電型のＭＩＳＦＥＴを介して第１導電型の第６領域
へ流出するので、第２導電型の第２半導体領域，第１導
電型の第３半導体領域および第２導電型の第５半導体領
域により構成されるトランジスタがオフ状態となる。こ
のため、サイリスタ状態からＩＧＢＴと同様のトランジ
スタ状態となり、デバイス内のキャリア密度が減少す
る。この後、第２導電型のＭＩＳＦＥＴをオフ状態とす
ると、トランジスタ状態が瞬時にオフとなるので、高速
のターンオフが可能である。
【００２３】第３半導体領域内の多数キャリア引抜き用
のＭＩＳＦＥＴが第２半導体領域内の多数キャリア注入
用のＭ１ＳＦＥＴの導電型とは逆導電型の第１導電型で
あるので、第３半導体領域内の多数キャリアをこの第１
導電型のＭＩＳＦＥＴを介して直接引き抜くことがで
き、従来構造のようなキャリアを変換するための短絡用
電極（金属電極）を第１層目の電極配線として形成する
必要が無くなる。従って、微細電極形成の困難さと電極
配線の２層構造とを回避できる。
のＭＩＳＦＥＴが第２半導体領域内の多数キャリア注入
用のＭ１ＳＦＥＴの導電型とは逆導電型の第１導電型で
あるので、第３半導体領域内の多数キャリアをこの第１
導電型のＭＩＳＦＥＴを介して直接引き抜くことがで
き、従来構造のようなキャリアを変換するための短絡用
電極（金属電極）を第１層目の電極配線として形成する
必要が無くなる。従って、微細電極形成の困難さと電極
配線の２層構造とを回避できる。
【００２４】また、第１導電型のＭＩＳＦＥＴは２重拡
散型構造のＭＩＳＦＥＴであるため、拡散長差によりチ
ャネル長を決定できるので短チャネル化を実現でき、Ｍ
ＩＳＦＥＴ自身の低オン抵抗化が可能である。このた
め、多数キャリアの引き抜きを強くでき、ターンオフ速
度を早めることができる。更にＭＩＳＦＥＴの特性バラ
ツキも抑えることができる。
散型構造のＭＩＳＦＥＴであるため、拡散長差によりチ
ャネル長を決定できるので短チャネル化を実現でき、Ｍ
ＩＳＦＥＴ自身の低オン抵抗化が可能である。このた
め、多数キャリアの引き抜きを強くでき、ターンオフ速
度を早めることができる。更にＭＩＳＦＥＴの特性バラ
ツキも抑えることができる。
【００２５】本発明の第１の製造方法においては、第１
の熱拡散工程でドライブインにより第１導電型のＭＩＳ
ＦＥＴのゲート電極下で隣接の第１導電型不純物の拡散
域同士を連続させるようにしている。このため、導電領
域の作り込みが第１導電型及び第２導電型のＭＩＳＦＥ
Ｔのゲート電極をマスクとしてすべてセルフアラインで
行うことができ、工程数の削減と半導体領域の作り込み
精度を高めることができる。
の熱拡散工程でドライブインにより第１導電型のＭＩＳ
ＦＥＴのゲート電極下で隣接の第１導電型不純物の拡散
域同士を連続させるようにしている。このため、導電領
域の作り込みが第１導電型及び第２導電型のＭＩＳＦＥ
Ｔのゲート電極をマスクとしてすべてセルフアラインで
行うことができ、工程数の削減と半導体領域の作り込み
精度を高めることができる。
【００２６】ここで、少なくとも上記第１又は第２のゲ
ート電極としては、金属の単層構造，金属シリサイドの
単層構造，多結晶シリコンと金属との２層構造及び多結
晶シリコンと金属シリサイドとの２層構造から成る群よ
り選択されたいずれかの構造とする。第１のゲート電極
が上記の構造である場合には、ターンオフ時のチップ内
での電流の均一化が図れ、可制御電流の増大に寄与し、
また第２のゲート電極が上記構造である場合、ゲート電
極の微細化を図ることができ、伝播遅延量を僅少化でき
るので、動作モード切り換え速度の向上及び可制御電流
容量の増大に寄与する。
ート電極としては、金属の単層構造，金属シリサイドの
単層構造，多結晶シリコンと金属との２層構造及び多結
晶シリコンと金属シリサイドとの２層構造から成る群よ
り選択されたいずれかの構造とする。第１のゲート電極
が上記の構造である場合には、ターンオフ時のチップ内
での電流の均一化が図れ、可制御電流の増大に寄与し、
また第２のゲート電極が上記構造である場合、ゲート電
極の微細化を図ることができ、伝播遅延量を僅少化でき
るので、動作モード切り換え速度の向上及び可制御電流
容量の増大に寄与する。
【００２７】本発明の第２及び第３の製造方法におい
て、第３半導体領域のうち第２のゲート電極直下の領域
の不純物濃度を他の部分よりも薄くしないようにするこ
とができるため、ゲート長を短縮せずとも、ラッチアッ
プ耐量の増大を図ることができる。
て、第３半導体領域のうち第２のゲート電極直下の領域
の不純物濃度を他の部分よりも薄くしないようにするこ
とができるため、ゲート長を短縮せずとも、ラッチアッ
プ耐量の増大を図ることができる。
【００２８】
【発明の実施の形態】以下に図面を参照して、本発明の
各実施例を説明する。
各実施例を説明する。
【００２９】〔半導体構造〕まず、図１に、本発明の製
造方法に係るダブルゲートを備えたサイリスタ半導体装
置の基本構造を示してある。本例の半導体装置は、アノ
ード電極１が裏面に設置されたｐ++型（第１導電型）の
半導体基板を第１半導体領域（アノード領域）２とし
て、この第１半導体領域２上に、ｎ+ 型のバッファ層３
ａを介してｎ-型（第２導電型）の第２半導体領域（ｎ
- 型ベース層）３がエピタキシャル成長により形成され
ている。このｎ- 型の第２半導体領域３の表面側にはｐ
型のウェル状の第３半導体領域（ｐ型ベース層）４が形
成されている。更に、このｐ型の第３半導体領域４のウ
ェル表面側の中央部にはウェル状のｎ型の第４半導体領
域（チャネル拡散層）１５が形成されていると共に、第
３半導体領域４のウェル端に沿ってこの第４半導体領域
１５に離隔して平面的に囲むリング状のｎ+ 型の第５半
導体領域（カソード領域）１６が形成されている。ま
た、ウェル中央部の第４半導体領域１５の表面側にはｐ
+ 型のウェル状の第６半導体領域１７が形成されてい
る。ｎ型の第５半導体領域１６及びｐ+ 型の第６半導体
領域１７には第１層目の金属電極としての第１のカソー
ド電極１８ａ及び第２のカソード電極１８ｂが導電接触
している。
造方法に係るダブルゲートを備えたサイリスタ半導体装
置の基本構造を示してある。本例の半導体装置は、アノ
ード電極１が裏面に設置されたｐ++型（第１導電型）の
半導体基板を第１半導体領域（アノード領域）２とし
て、この第１半導体領域２上に、ｎ+ 型のバッファ層３
ａを介してｎ-型（第２導電型）の第２半導体領域（ｎ
- 型ベース層）３がエピタキシャル成長により形成され
ている。このｎ- 型の第２半導体領域３の表面側にはｐ
型のウェル状の第３半導体領域（ｐ型ベース層）４が形
成されている。更に、このｐ型の第３半導体領域４のウ
ェル表面側の中央部にはウェル状のｎ型の第４半導体領
域（チャネル拡散層）１５が形成されていると共に、第
３半導体領域４のウェル端に沿ってこの第４半導体領域
１５に離隔して平面的に囲むリング状のｎ+ 型の第５半
導体領域（カソード領域）１６が形成されている。ま
た、ウェル中央部の第４半導体領域１５の表面側にはｐ
+ 型のウェル状の第６半導体領域１７が形成されてい
る。ｎ型の第５半導体領域１６及びｐ+ 型の第６半導体
領域１７には第１層目の金属電極としての第１のカソー
ド電極１８ａ及び第２のカソード電極１８ｂが導電接触
している。
【００３０】そして、ｎ+ 型の第５半導体領域１６から
ｐ型の第３半導体領域４及びｎ- 型の第２半導体領域３
の表面に亘って、ゲート酸化膜（ゲート絶縁膜）９を介
してｎチャネル型の第１のＭＯＳＦＥＴ（ＶＤＭＯＳ構
造）１２を構成する多結晶シリコンの第１のゲート電極
１０が設置されており、一方、ｐ+ 型の第６半導体領域
１７からｎ型の第４半導体領域１５，ｎ+ 型の第５半導
体領域１６およびｐ型の第３半導体領域４の表面に亘っ
て、ゲート酸化膜９を介してｐチャネル型の第２のＭＯ
ＳＦＥＴ（ＤＭＯＳ構造）２３を構成する多結晶シリコ
ンの第２のゲート電極２１が設置されている。第２のＭ
ＯＳＦＥＴ２３は２重拡散型ＭＯＳＦＥＴで、ゲート電
極２１をマスクとしてｎ型の第４半導体領域１５がチャ
ネル拡散層としてウェル状のｐ型の第３半導体領域４の
表面側に形成された後、同じくゲート電極２１をマスク
としてｐ+ 型の第６半導体領域１７がソース層として第
４半導体領域１５の表面側に拡散形成されたものであ
る。電子注入用の第１のＭＯＳＦＥＴ１２がｎチャネル
型ＤＭＯＳであるのに対し、正孔引抜き用の第２のＭＯ
ＳＦＥＴ２３はｐチャネル型ＤＭＯＳとなっている。従
って、第２のＭＯＳＦＥＴ２３のチャネルは第３半導体
領域４と第６半導体領域１７で挟まれた部分であり、横
方向拡散長の差によりチャネル長が決定されるので短チ
ャネル化されている。なお、第１のゲート電極１０と第
２のゲート電極２１は電気的に相互独立に制御可能とな
っている。
ｐ型の第３半導体領域４及びｎ- 型の第２半導体領域３
の表面に亘って、ゲート酸化膜（ゲート絶縁膜）９を介
してｎチャネル型の第１のＭＯＳＦＥＴ（ＶＤＭＯＳ構
造）１２を構成する多結晶シリコンの第１のゲート電極
１０が設置されており、一方、ｐ+ 型の第６半導体領域
１７からｎ型の第４半導体領域１５，ｎ+ 型の第５半導
体領域１６およびｐ型の第３半導体領域４の表面に亘っ
て、ゲート酸化膜９を介してｐチャネル型の第２のＭＯ
ＳＦＥＴ（ＤＭＯＳ構造）２３を構成する多結晶シリコ
ンの第２のゲート電極２１が設置されている。第２のＭ
ＯＳＦＥＴ２３は２重拡散型ＭＯＳＦＥＴで、ゲート電
極２１をマスクとしてｎ型の第４半導体領域１５がチャ
ネル拡散層としてウェル状のｐ型の第３半導体領域４の
表面側に形成された後、同じくゲート電極２１をマスク
としてｐ+ 型の第６半導体領域１７がソース層として第
４半導体領域１５の表面側に拡散形成されたものであ
る。電子注入用の第１のＭＯＳＦＥＴ１２がｎチャネル
型ＤＭＯＳであるのに対し、正孔引抜き用の第２のＭＯ
ＳＦＥＴ２３はｐチャネル型ＤＭＯＳとなっている。従
って、第２のＭＯＳＦＥＴ２３のチャネルは第３半導体
領域４と第６半導体領域１７で挟まれた部分であり、横
方向拡散長の差によりチャネル長が決定されるので短チ
ャネル化されている。なお、第１のゲート電極１０と第
２のゲート電極２１は電気的に相互独立に制御可能とな
っている。
【００３１】図２に本装置の等価回路を示してある。本
装置においては、ｎ+ 型の第５半導体領域１６，ｐ型の
第３半導体領域４およびｎ- 型の第２半導体領域３によ
りｎｐｎ型のバイポーラトランジスタＱnpn が構成さ
れ、また、ｐ型の第３半導体領域４，ｎ- 型の第２半導
体領域３およびｐ++型の第１半導体領域２によりｐｎｐ
型のバイポーラトランジスタＱpnp が構成されている。
従って、バイポーラトランジスタＱnpn とＱpnp により
サイリスタ構造（ｐｎｐｎ構造）が構成されている。こ
こで、ｐ型の第３半導体領域４，ｎ型の第４半導体領域
１５およびｐ+ 型の第６半導体領域１７は破線で示す如
くのｐｎｐ型の寄生トランジスタｑpnp を構成している
が、ｐ型の第３半導体領域４がｎ+ 型の第５半導体領域
１６を介して第１のカソード電極１８ａに短絡している
ため、トランジスタ機能は抑圧されている。第１のＭＯ
ＳＦＥＴ１２は、第５半導体領域１６から第３半導体領
域４を介してトランジスタＱpnp のベース層たる第２半
導体領域３へその多数キャリア（電子）を注入する。ま
た、第２のＭＯＳＦＥＴ２３は、第３半導体領域４中の
多数キャリア（正孔）を第４半導体領域１５のチャネル
を介して第６半導体領域１７へ引き抜く。
装置においては、ｎ+ 型の第５半導体領域１６，ｐ型の
第３半導体領域４およびｎ- 型の第２半導体領域３によ
りｎｐｎ型のバイポーラトランジスタＱnpn が構成さ
れ、また、ｐ型の第３半導体領域４，ｎ- 型の第２半導
体領域３およびｐ++型の第１半導体領域２によりｐｎｐ
型のバイポーラトランジスタＱpnp が構成されている。
従って、バイポーラトランジスタＱnpn とＱpnp により
サイリスタ構造（ｐｎｐｎ構造）が構成されている。こ
こで、ｐ型の第３半導体領域４，ｎ型の第４半導体領域
１５およびｐ+ 型の第６半導体領域１７は破線で示す如
くのｐｎｐ型の寄生トランジスタｑpnp を構成している
が、ｐ型の第３半導体領域４がｎ+ 型の第５半導体領域
１６を介して第１のカソード電極１８ａに短絡している
ため、トランジスタ機能は抑圧されている。第１のＭＯ
ＳＦＥＴ１２は、第５半導体領域１６から第３半導体領
域４を介してトランジスタＱpnp のベース層たる第２半
導体領域３へその多数キャリア（電子）を注入する。ま
た、第２のＭＯＳＦＥＴ２３は、第３半導体領域４中の
多数キャリア（正孔）を第４半導体領域１５のチャネル
を介して第６半導体領域１７へ引き抜く。
【００３２】このような構造の本装置において、第２の
ゲート電極２１に高電位が印加された状態で、第１のゲ
ート電極１０を高電位とすると、第１のゲート電極１０
の直下のバックゲートたるｐ型の第３半導体領域４のウ
ェル端表面はｎ型反転層となり、カソード電極１８ａか
らソース領域としてのｎ+ 型の第５半導体領域１６，第
１のゲート電極１０の直下のｎ型反転層，そしてドレイ
ンとしてのｎ- 型の第２半導体領域３とが接続される。
従って、カソード電極１８ａからドレインドリフト領域
であるｎ- 型の第２半導体領域３へその多数キャリアと
しての電子が注入され、それに呼応して、ｐ+ 型の第１
半導体領域２から正孔が注入される。これにより伝導度
が変調され、ｐｎｐ型のトランジスタＱｐｎｐがオン状
態（ＩＧＢＴ状態）となる。さらに、このトランジスタ
Ｑｐｎｐの正孔電流が、トランジスタＱｎｐｎのベース
電流となるため、トランジスタＱｎｐｎがオン状態とな
る。すなわち、ｐ+ 型の第１半導体領域２，ｎ- 型の第
２半導体領域３，ｐ型の第３半導体領域４およびｎ+ 型
の第５半導体領域１６により構成されるサイリスタ（ｐ
ｎｐｎ構造）がオン状態となり、高濃度のキャリアがデ
バイス中に存在し、本装置は低抵抗状態となる。
ゲート電極２１に高電位が印加された状態で、第１のゲ
ート電極１０を高電位とすると、第１のゲート電極１０
の直下のバックゲートたるｐ型の第３半導体領域４のウ
ェル端表面はｎ型反転層となり、カソード電極１８ａか
らソース領域としてのｎ+ 型の第５半導体領域１６，第
１のゲート電極１０の直下のｎ型反転層，そしてドレイ
ンとしてのｎ- 型の第２半導体領域３とが接続される。
従って、カソード電極１８ａからドレインドリフト領域
であるｎ- 型の第２半導体領域３へその多数キャリアと
しての電子が注入され、それに呼応して、ｐ+ 型の第１
半導体領域２から正孔が注入される。これにより伝導度
が変調され、ｐｎｐ型のトランジスタＱｐｎｐがオン状
態（ＩＧＢＴ状態）となる。さらに、このトランジスタ
Ｑｐｎｐの正孔電流が、トランジスタＱｎｐｎのベース
電流となるため、トランジスタＱｎｐｎがオン状態とな
る。すなわち、ｐ+ 型の第１半導体領域２，ｎ- 型の第
２半導体領域３，ｐ型の第３半導体領域４およびｎ+ 型
の第５半導体領域１６により構成されるサイリスタ（ｐ
ｎｐｎ構造）がオン状態となり、高濃度のキャリアがデ
バイス中に存在し、本装置は低抵抗状態となる。
【００３３】このように、本装置においては、第２のゲ
ート電極２１を高電位とした状態で、第１のゲート電極
１０を高電位とすることにより、前述したＭＣＴと同様
にサイリスタ状態となるので、オン電圧の低いパワーデ
バイスとなる。このサイリスタ状態（サイリスタモー
ド）では、図３（ａ）に示す如く、第２半導体領域３か
ら第３半導体領域４のウェル端の第１のゲート電極１０
直下のチャネルを介して第５半導体領域１６に電子注入
用の電子電流（実線）が流れていると共に、第３半導体
領域のうち第５半導体領域１６の直下領域にはサイリス
タの主電流（実線の電子電流と破線の正孔電流）が流れ
ている。ここで、ｐ型の第３半導体領域４，ｎ型の第４
半導体領域１５およびｐ型の第６半導体領域１７は図２
の破線で示す如くのｐｎｐ型の寄生トランジスタｑpnp
を構成しているが、第３半導体領域４が第５半導体領域
１６を介してカソード電極１８ａにｐｎ接続しているた
め、トランジスタ機能は抑圧されている。ただ、ｐ型の
第３領域４からは若干の正孔の引き抜き作用があるが、
サイリスタ動作では第３半導体領域４中のキャリアは非
常に豊富となっているので問題はない。
ート電極２１を高電位とした状態で、第１のゲート電極
１０を高電位とすることにより、前述したＭＣＴと同様
にサイリスタ状態となるので、オン電圧の低いパワーデ
バイスとなる。このサイリスタ状態（サイリスタモー
ド）では、図３（ａ）に示す如く、第２半導体領域３か
ら第３半導体領域４のウェル端の第１のゲート電極１０
直下のチャネルを介して第５半導体領域１６に電子注入
用の電子電流（実線）が流れていると共に、第３半導体
領域のうち第５半導体領域１６の直下領域にはサイリス
タの主電流（実線の電子電流と破線の正孔電流）が流れ
ている。ここで、ｐ型の第３半導体領域４，ｎ型の第４
半導体領域１５およびｐ型の第６半導体領域１７は図２
の破線で示す如くのｐｎｐ型の寄生トランジスタｑpnp
を構成しているが、第３半導体領域４が第５半導体領域
１６を介してカソード電極１８ａにｐｎ接続しているた
め、トランジスタ機能は抑圧されている。ただ、ｐ型の
第３領域４からは若干の正孔の引き抜き作用があるが、
サイリスタ動作では第３半導体領域４中のキャリアは非
常に豊富となっているので問題はない。
【００３４】このサイリスタ状態から、第１のゲート電
極１０を高電位のまま第２のゲート電極２１を零又は低
電位とすると、第２のＭＯＳＦＥＴ２３もオン状態とな
り、第２のゲート電極２１直下のｎ型の第４半導体領域
１５の表面がｐ型に反転する。ここで、ｐ型の第３半導
体領域４中の正孔は、短チャネルの第２のＭＯＳＦＥＴ
２３を介して直接第６半導体領域１７に引き抜かれるた
め、第２半導体領域３，第３半導体領域４および第５半
導体領域１６で構成されるトランジスタＱnpnはオフ状
態となる。この結果、サイリスタ動作は消滅し、トラン
ジスタＱpnp のみが作動するトランジスタ状態となる。
この状態は、第１のＭＯＳＦＥＴ１２により第２半導体
領域３に電子注入が行われているＩＧＢＴの動作状態で
ある。かかる状態では、図３（ｂ）に示す如く、第２半
導体領域３から第３半導体領域４のウェル端の第１のＭ
ＯＳＦＥＴ１２のチャネルを介して第５領域１６に電子
注入用の電子電流（実線）が流れていると共に、この電
子電流に沿う正孔電流（破線）は第２半導体領域３から
第３半導体領域４のウェル端を介して第５半導体領域１
６の直下を通過し、ゲート電極２１直下の第２のＭＯＳ
ＦＥＴ２３のチャネルを介して第６半導体領域１７へ流
れている。
極１０を高電位のまま第２のゲート電極２１を零又は低
電位とすると、第２のＭＯＳＦＥＴ２３もオン状態とな
り、第２のゲート電極２１直下のｎ型の第４半導体領域
１５の表面がｐ型に反転する。ここで、ｐ型の第３半導
体領域４中の正孔は、短チャネルの第２のＭＯＳＦＥＴ
２３を介して直接第６半導体領域１７に引き抜かれるた
め、第２半導体領域３，第３半導体領域４および第５半
導体領域１６で構成されるトランジスタＱnpnはオフ状
態となる。この結果、サイリスタ動作は消滅し、トラン
ジスタＱpnp のみが作動するトランジスタ状態となる。
この状態は、第１のＭＯＳＦＥＴ１２により第２半導体
領域３に電子注入が行われているＩＧＢＴの動作状態で
ある。かかる状態では、図３（ｂ）に示す如く、第２半
導体領域３から第３半導体領域４のウェル端の第１のＭ
ＯＳＦＥＴ１２のチャネルを介して第５領域１６に電子
注入用の電子電流（実線）が流れていると共に、この電
子電流に沿う正孔電流（破線）は第２半導体領域３から
第３半導体領域４のウェル端を介して第５半導体領域１
６の直下を通過し、ゲート電極２１直下の第２のＭＯＳ
ＦＥＴ２３のチャネルを介して第６半導体領域１７へ流
れている。
【００３５】この後、第２のゲート電極２１を零又は低
電位としたまま、第１のゲート電極１０を零又は低電位
として第１のＭＯＳＦＥＴ１２をオフ状態にすると、瞬
時に電子注入が止むので、これに呼応する第１半導体領
域２から第２半導体領域３への正孔の流入も止むため、
キャリアの掃き出しに要する時間が短縮でき、ターンオ
フ時間を短くすることができる。
電位としたまま、第１のゲート電極１０を零又は低電位
として第１のＭＯＳＦＥＴ１２をオフ状態にすると、瞬
時に電子注入が止むので、これに呼応する第１半導体領
域２から第２半導体領域３への正孔の流入も止むため、
キャリアの掃き出しに要する時間が短縮でき、ターンオ
フ時間を短くすることができる。
【００３６】図４に、第１のゲート電極１０および第２
のゲート電極２１に印加される電位とアノード・カソー
ド間電圧ＶAK及びアノード電流ＩA との関係を示してあ
る。
のゲート電極２１に印加される電位とアノード・カソー
ド間電圧ＶAK及びアノード電流ＩA との関係を示してあ
る。
【００３７】第１のゲート電極１０に０Ｖが印加してお
り、第２のゲート電極２１に−１５Ｖが印加している場
合には、第１のＭＯＳＦＥＴ１２はオフ状態であるもの
の、第２のＭＯＳＦＥＴ２３はオン状態となっており、
サイリスタ構造はターンオフ状態である。ここで、アノ
ード電流ＩA は零で、アノード・カソード間電圧ＶAKは
約３００Ｖである。前述したように、第２のゲート電極
２１に−１５Ｖを印加したまま、第１のゲート電極１０
に高電位（１５Ｖ）を印加すると、第１のＭＯＳＦＥＴ
１２がオン状態となり、本装置は電子が注入されてトラ
ンジスタＱｐｎｐのみが作動したＩＧＢＴモードに移行
する。これによりアノード電流ＩA は瞬時に飽和し、ア
ノード・カソード間電圧（オン電圧）ＶAK は約０．２
μ秒で３Ｖ程度に飽和する。
り、第２のゲート電極２１に−１５Ｖが印加している場
合には、第１のＭＯＳＦＥＴ１２はオフ状態であるもの
の、第２のＭＯＳＦＥＴ２３はオン状態となっており、
サイリスタ構造はターンオフ状態である。ここで、アノ
ード電流ＩA は零で、アノード・カソード間電圧ＶAKは
約３００Ｖである。前述したように、第２のゲート電極
２１に−１５Ｖを印加したまま、第１のゲート電極１０
に高電位（１５Ｖ）を印加すると、第１のＭＯＳＦＥＴ
１２がオン状態となり、本装置は電子が注入されてトラ
ンジスタＱｐｎｐのみが作動したＩＧＢＴモードに移行
する。これによりアノード電流ＩA は瞬時に飽和し、ア
ノード・カソード間電圧（オン電圧）ＶAK は約０．２
μ秒で３Ｖ程度に飽和する。
【００３８】このＩＧＢＴモードから第２のゲート電極
２１に０Ｖを印加し、第２のＭＯＳＦＥＴ２３をオフ状
態にすると、正孔引抜き作用が止むためトランジスタＱ
npnがオン状態になり、本装置は完全にターンオンし、
瞬時にサイリスタモードに移行する。サイリスタモード
でのアノード・カソード間電圧（オン電圧）ＶAK は約
１Ｖという低い値を示す。次に、第２のゲート電極２１
に−１５Ｖを印加して第２のＭＯＳＦＥＴ２３をオン状
態にすると、正孔引抜きが行われるため、瞬時にＩＧＢ
Ｔモードに移行し、アノード・カソード間電圧（オン電
圧）ＶAK が約３Ｖとなる。この後、第１のゲート電極
１０に０Ｖを印加して第１のＭＯＳＦＥＴ１２をオフ状
態にすると、約０．４μ秒という速さでＩＧＢＴ動作も
止み、本装置はターンオフし、アノード電流ＩA は零
で、アノード・カソード間電圧ＶAKは約３００Ｖにな
る。このように、本装置は、オン状態時にはＭＣＴと同
様の低いオン電圧で動作し、また、オフ時にはＩＧＢＴ
と同様の短いターンオフ時間でオフ状態となる。従っ
て、高周波応用においても、スイッチング損失の少ない
パワーデバイスを実現することができる。
２１に０Ｖを印加し、第２のＭＯＳＦＥＴ２３をオフ状
態にすると、正孔引抜き作用が止むためトランジスタＱ
npnがオン状態になり、本装置は完全にターンオンし、
瞬時にサイリスタモードに移行する。サイリスタモード
でのアノード・カソード間電圧（オン電圧）ＶAK は約
１Ｖという低い値を示す。次に、第２のゲート電極２１
に−１５Ｖを印加して第２のＭＯＳＦＥＴ２３をオン状
態にすると、正孔引抜きが行われるため、瞬時にＩＧＢ
Ｔモードに移行し、アノード・カソード間電圧（オン電
圧）ＶAK が約３Ｖとなる。この後、第１のゲート電極
１０に０Ｖを印加して第１のＭＯＳＦＥＴ１２をオフ状
態にすると、約０．４μ秒という速さでＩＧＢＴ動作も
止み、本装置はターンオフし、アノード電流ＩA は零
で、アノード・カソード間電圧ＶAKは約３００Ｖにな
る。このように、本装置は、オン状態時にはＭＣＴと同
様の低いオン電圧で動作し、また、オフ時にはＩＧＢＴ
と同様の短いターンオフ時間でオフ状態となる。従っ
て、高周波応用においても、スイッチング損失の少ない
パワーデバイスを実現することができる。
【００３９】本例においては、第３半導体領域４内の正
孔引抜き用の第２のＭＯＳＦＥＴ２３が第１のＭＯＳＦ
ＥＴ１２の導電型とは逆導電型で、２重拡散型ＭＯＳＦ
ＥＴとなっている。これによって、従来構造のような正
孔を電子に変換する短絡用電極（金属電極）を第１層目
の電極配線として微細に形成する必要が無い。このた
め、微細電極形成の困難さと電極配線の２層構造とを回
避できる。更に、第２のＭＯＳＦＥＴ２３は２重拡散型
ＭＯＳＦＥＴであるため、短チャネル化を実現でき、第
２のＭＯＳＦＥＴ２３自身のオン抵抗の低減が可能であ
るので、正孔の引き抜き速度を早めることができ、ター
ンオフ速度を上げることができる。また第２のＭＯＳＦ
ＥＴ２３の特性バラツキも抑えることができる。更に、
ラッチアップ耐量を大きくでき、可制御電流容量の増大
を図ることができる。
孔引抜き用の第２のＭＯＳＦＥＴ２３が第１のＭＯＳＦ
ＥＴ１２の導電型とは逆導電型で、２重拡散型ＭＯＳＦ
ＥＴとなっている。これによって、従来構造のような正
孔を電子に変換する短絡用電極（金属電極）を第１層目
の電極配線として微細に形成する必要が無い。このた
め、微細電極形成の困難さと電極配線の２層構造とを回
避できる。更に、第２のＭＯＳＦＥＴ２３は２重拡散型
ＭＯＳＦＥＴであるため、短チャネル化を実現でき、第
２のＭＯＳＦＥＴ２３自身のオン抵抗の低減が可能であ
るので、正孔の引き抜き速度を早めることができ、ター
ンオフ速度を上げることができる。また第２のＭＯＳＦ
ＥＴ２３の特性バラツキも抑えることができる。更に、
ラッチアップ耐量を大きくでき、可制御電流容量の増大
を図ることができる。
【００４０】〔実施例１〕図５（ａ）〜（ｄ）は本発明
の第１の製造方法を示す工程断面図である。図１に示す
如く、ｐ++型の半導体基板に形成したｎ+ 型のバッファ
層３ａを介してｎ- 型の第２半導体領域３をエピタキシ
ャル成長により形成した後、図５（ａ）に示す如く、そ
の上にゲート酸化膜９を介して離隔した位置に多結晶シ
リコンの第１のＭＯＳＦＥＴ用ゲート電極１０，１０と
その中間位置に第２のＭＯＳＦＥＴ用ゲート電極２１，
２１を形成する。この後、ゲート電極１０，１０，２
１，２１をマスクとしてドーズ量７×１０13cm-2のボロ
ン（Ｂ）のイオン注入を行う。
の第１の製造方法を示す工程断面図である。図１に示す
如く、ｐ++型の半導体基板に形成したｎ+ 型のバッファ
層３ａを介してｎ- 型の第２半導体領域３をエピタキシ
ャル成長により形成した後、図５（ａ）に示す如く、そ
の上にゲート酸化膜９を介して離隔した位置に多結晶シ
リコンの第１のＭＯＳＦＥＴ用ゲート電極１０，１０と
その中間位置に第２のＭＯＳＦＥＴ用ゲート電極２１，
２１を形成する。この後、ゲート電極１０，１０，２
１，２１をマスクとしてドーズ量７×１０13cm-2のボロ
ン（Ｂ）のイオン注入を行う。
【００４１】次に、図５（ｂ）に示す如く、外側のゲー
ト電極１０と内側のゲート電極２１間の開口部をレジス
ト４２で被覆した後、ゲート電極１０，１０，２１，２
１，レジスト４２をマスクとしてゲート電極２１，２１
間の開口部を介してドーズ量７×１０13cm-2のヒ素（Ａ
ｓ）又はアンチモン（Ｓｂ）のイオン注入を行う。
ト電極１０と内側のゲート電極２１間の開口部をレジス
ト４２で被覆した後、ゲート電極１０，１０，２１，２
１，レジスト４２をマスクとしてゲート電極２１，２１
間の開口部を介してドーズ量７×１０13cm-2のヒ素（Ａ
ｓ）又はアンチモン（Ｓｂ）のイオン注入を行う。
【００４２】そして、レジスト４２を除去した後、図５
（ｃ）に示す如く、1150°Ｃ，３時間のドライブインに
より２種不純物を同時熱拡散させて深いｐ型の第３半導
体領域４のウェルと、その中に浅いｎ型の第４半導体領
域１５のウェルを形成する。
（ｃ）に示す如く、1150°Ｃ，３時間のドライブインに
より２種不純物を同時熱拡散させて深いｐ型の第３半導
体領域４のウェルと、その中に浅いｎ型の第４半導体領
域１５のウェルを形成する。
【００４３】同時熱拡散しない場合は、ボロン（Ｂ）を
1150°Ｃ, ３時間のドライブインにより熱拡散させ、ヒ
素（Ａｓ），アンチモン（Ｓｂ）又はリン（Ｐ）を1100
°Ｃ，２時間で熱拡散させる。ｐ型の第３半導体領域４
の熱拡散過程では、図２９に示す如く、ゲート電極２１
を挟む隣接する開口部２１ａ，２１ａから拡散したｐ型
の拡散層４ｓ，４ｓ同士が横方向拡散によってゲート電
極２１直下で相互連結し、図５（ｃ）に示すように単一
のｐ型の第３半導体領域４のウェルが形成される。この
ため、ｐ型の第３半導体領域４はゲート電極１０，１
０，２１，２１の形成後において、それらをマスクとし
てセルフアライン（自己整合）で形成できるので、工程
数の削減と半導体領域の作り込み精度を高めることがで
きる。
1150°Ｃ, ３時間のドライブインにより熱拡散させ、ヒ
素（Ａｓ），アンチモン（Ｓｂ）又はリン（Ｐ）を1100
°Ｃ，２時間で熱拡散させる。ｐ型の第３半導体領域４
の熱拡散過程では、図２９に示す如く、ゲート電極２１
を挟む隣接する開口部２１ａ，２１ａから拡散したｐ型
の拡散層４ｓ，４ｓ同士が横方向拡散によってゲート電
極２１直下で相互連結し、図５（ｃ）に示すように単一
のｐ型の第３半導体領域４のウェルが形成される。この
ため、ｐ型の第３半導体領域４はゲート電極１０，１
０，２１，２１の形成後において、それらをマスクとし
てセルフアライン（自己整合）で形成できるので、工程
数の削減と半導体領域の作り込み精度を高めることがで
きる。
【００４４】ここで、開口部２１ａ，２１ａから拡散し
たｐ型の拡散層４ｓ，４ｓ同士がゲート電極２１直下で
相互連結するための条件を考察すると、図６に示す如
く、アセプタ不純物（ボロン）の熱拡散の縦方向（深さ
方向）拡散長ＸJ と横方向拡散長ＹJ との間には、一般
に次式が成立している。 Ｙj ＝（0.7 〜0.8 ）Ｘj …（１） 従って、ゲート電極２１のゲート長Ｌは次式を満たさね
ばならない。 Ｌ＜２Ｘj ≒1.6 Ｘj …（２） 例えば、Ｘj ＝３μｍの場合、ゲート長Ｌを4.8 μｍよ
り短くすれば、熱拡散工程においてゲート電極２１直下
で拡散層４ｓ，４ｓ同士が相互連結し、首尾よく単一の
ｐ型の第３半導体領域４のウェルを形成できる。相互連
結による第３半導体領域４を形成できることは、ゲート
電極１０，１０，２１，２１の１工程でも形成を保証
し、工程数の削減に寄与する。
たｐ型の拡散層４ｓ，４ｓ同士がゲート電極２１直下で
相互連結するための条件を考察すると、図６に示す如
く、アセプタ不純物（ボロン）の熱拡散の縦方向（深さ
方向）拡散長ＸJ と横方向拡散長ＹJ との間には、一般
に次式が成立している。 Ｙj ＝（0.7 〜0.8 ）Ｘj …（１） 従って、ゲート電極２１のゲート長Ｌは次式を満たさね
ばならない。 Ｌ＜２Ｘj ≒1.6 Ｘj …（２） 例えば、Ｘj ＝３μｍの場合、ゲート長Ｌを4.8 μｍよ
り短くすれば、熱拡散工程においてゲート電極２１直下
で拡散層４ｓ，４ｓ同士が相互連結し、首尾よく単一の
ｐ型の第３半導体領域４のウェルを形成できる。相互連
結による第３半導体領域４を形成できることは、ゲート
電極１０，１０，２１，２１の１工程でも形成を保証
し、工程数の削減に寄与する。
【００４５】そしてまた、本例においては、アクセプタ
不純物はドナー不純物に比して拡散係数が大きくなるよ
うに、不純物としてボロンとヒ素又はアンチモンを用い
ている。このため、１度のドライブイン工程で深いウェ
ルのｐ型の第３半導体領域４と浅いウェルの第４半導体
領域１５が同時に拡散形成でき、工程数の削減に寄与し
ている。
不純物はドナー不純物に比して拡散係数が大きくなるよ
うに、不純物としてボロンとヒ素又はアンチモンを用い
ている。このため、１度のドライブイン工程で深いウェ
ルのｐ型の第３半導体領域４と浅いウェルの第４半導体
領域１５が同時に拡散形成でき、工程数の削減に寄与し
ている。
【００４６】この後、ゲート電極１０，１０，２１，２
１をマスクとして再度ドーズ量５×１０15cm-2のヒ素
（Ａｓ）のイオン注入を行い、引続き、ゲート電極１
０，１０，２１，２１をマスクとしてドーズ量２×１０
15cm-2のＢＦ2 のイオン注入を行う。そして、図５
（ｄ）に示す如く、1000°Ｃ，10分間のアニールにより
ｎ型の第４半導体領域１５の表面層の浅いｐ型の第６半
導体領域１７を形成すると共に、ｎ+ 型の第５半導体領
域１６を形成する。ＢＦ2 を用いる理由はイオン注入の
飛程が浅くなるので、ｐ+ 型の第６半導体領域１７の深
さを約０．５μｍにすることができるからである。１度
のドライブイン工程でｎ型の第５半導体領域１６とｐ+
型の第６半導体領域１７が同時に拡散形成でき、工程数
の削減に寄与している。
１をマスクとして再度ドーズ量５×１０15cm-2のヒ素
（Ａｓ）のイオン注入を行い、引続き、ゲート電極１
０，１０，２１，２１をマスクとしてドーズ量２×１０
15cm-2のＢＦ2 のイオン注入を行う。そして、図５
（ｄ）に示す如く、1000°Ｃ，10分間のアニールにより
ｎ型の第４半導体領域１５の表面層の浅いｐ型の第６半
導体領域１７を形成すると共に、ｎ+ 型の第５半導体領
域１６を形成する。ＢＦ2 を用いる理由はイオン注入の
飛程が浅くなるので、ｐ+ 型の第６半導体領域１７の深
さを約０．５μｍにすることができるからである。１度
のドライブイン工程でｎ型の第５半導体領域１６とｐ+
型の第６半導体領域１７が同時に拡散形成でき、工程数
の削減に寄与している。
【００４７】この後、層間絶縁膜（図示せず）に穴開け
してカソード電極１８を形成し、その上にパッシベーシ
ョン膜（図示せず）を形成する。このように、本例で
は、ゲート電極１０，１０，２１，２１をマスクとして
セルフアラインにより第３半導体領域４，第４半導体領
域１５，ｎ型の第５半導体領域１６及び第６半導体領域
１７をすべて形成でき、特性バラツキを低減できる。
してカソード電極１８を形成し、その上にパッシベーシ
ョン膜（図示せず）を形成する。このように、本例で
は、ゲート電極１０，１０，２１，２１をマスクとして
セルフアラインにより第３半導体領域４，第４半導体領
域１５，ｎ型の第５半導体領域１６及び第６半導体領域
１７をすべて形成でき、特性バラツキを低減できる。
【００４８】しかし、上記のように第３半導体領域４の
ウェルの形成の仕方が拡散層４ｓ，４ｓ同士をゲート電
極２１直下で相互連結する方法を採用する場合、以下に
説明するように、ラッチアップ耐量の点で問題の生じる
おそれがある。即ち、図７（ａ）に示す如く、熱拡散に
よりゲート電極２１直下で両側の拡散層４ｓ，４ｓが相
互連結して形成された単一のウェルの第３半導体領域４
を用いた半導体装置において、ｎ+ 型の第５半導体領域
１６の表面からゲート２１直下の第３半導体領域４の表
面を介しｎ型の第４半導体領域１５の表面及びｐ+ 型の
第６半導体領域１７にかけての半導体表面位置に対する
不純物濃度の関係は図７（ｂ）に示す如くの分布を呈し
ている。拡散層４ｓ，４ｓはゲート電極２１の側端Ａ，
Ｂにより横方向拡散でゲート電極２１直下に広がって中
央部分２１ｂで会合するため、拡散をすればするほど不
純物の濃度が薄まるので、ゲート電極２１直下の中央部
分２１ｂが特に不純物低濃度領域となっている。このた
め、ＩＧＢＴ動作の正孔引き抜き時においてｎ+ 型の第
５半導体領域１６直下からゲート電極２１直下を介して
ｎ型の第４半導体領域１５のチャネルからｐ+ 型の第６
半導体領域１７にかけての正孔電流経路（図７（ａ）に
破線で示す）では、図７（ｃ）に示す如く、ゲート電極
２１の側端Ａからチャネル端Ｂまでの経路ポテンシャル
（電圧降下量）ＶABがチャネルの経路ポテンシャル（オ
ン抵抗による電圧降下量）ＶBCに比して極めて大きな値
となっている。このように、ゲート電極２１直下が低濃
度で拡散抵抗ｒB が寄生していると、ＩＧＢＴ動作の正
孔引き抜き時には正孔電流の電圧降下によってｎ+ 型の
第５半導体領域１６直下の電圧が上昇しようとするの
で、ｎ+ 型の第５半導体領域１６，ｐ型の第３半導体領
域４およびｎ- 型の第２半導体領域３により構成される
ｎｐｎ型のバイポーラトランジスタＱnpn がラッチアッ
プし易く、可制御電流容量の増大が図れない。
ウェルの形成の仕方が拡散層４ｓ，４ｓ同士をゲート電
極２１直下で相互連結する方法を採用する場合、以下に
説明するように、ラッチアップ耐量の点で問題の生じる
おそれがある。即ち、図７（ａ）に示す如く、熱拡散に
よりゲート電極２１直下で両側の拡散層４ｓ，４ｓが相
互連結して形成された単一のウェルの第３半導体領域４
を用いた半導体装置において、ｎ+ 型の第５半導体領域
１６の表面からゲート２１直下の第３半導体領域４の表
面を介しｎ型の第４半導体領域１５の表面及びｐ+ 型の
第６半導体領域１７にかけての半導体表面位置に対する
不純物濃度の関係は図７（ｂ）に示す如くの分布を呈し
ている。拡散層４ｓ，４ｓはゲート電極２１の側端Ａ，
Ｂにより横方向拡散でゲート電極２１直下に広がって中
央部分２１ｂで会合するため、拡散をすればするほど不
純物の濃度が薄まるので、ゲート電極２１直下の中央部
分２１ｂが特に不純物低濃度領域となっている。このた
め、ＩＧＢＴ動作の正孔引き抜き時においてｎ+ 型の第
５半導体領域１６直下からゲート電極２１直下を介して
ｎ型の第４半導体領域１５のチャネルからｐ+ 型の第６
半導体領域１７にかけての正孔電流経路（図７（ａ）に
破線で示す）では、図７（ｃ）に示す如く、ゲート電極
２１の側端Ａからチャネル端Ｂまでの経路ポテンシャル
（電圧降下量）ＶABがチャネルの経路ポテンシャル（オ
ン抵抗による電圧降下量）ＶBCに比して極めて大きな値
となっている。このように、ゲート電極２１直下が低濃
度で拡散抵抗ｒB が寄生していると、ＩＧＢＴ動作の正
孔引き抜き時には正孔電流の電圧降下によってｎ+ 型の
第５半導体領域１６直下の電圧が上昇しようとするの
で、ｎ+ 型の第５半導体領域１６，ｐ型の第３半導体領
域４およびｎ- 型の第２半導体領域３により構成される
ｎｐｎ型のバイポーラトランジスタＱnpn がラッチアッ
プし易く、可制御電流容量の増大が図れない。
【００４９】ここで、ゲート電極２１直下の不純物濃度
はゲート長Ｌが長いほど低くなるので、ゲート長Ｌを短
くすれば良い。ところが、一般にゲート電極２１はゲー
ト幅を長くして電流容量を高めるためストライプ状に長
く形成されており（例えば５mm）、半導体チップ上では
ゲートパッドから延び出たゲートランナー（主配線）か
ら櫛歯状の多数のストイプ状のゲート電極（分岐配線）
２１が延び出ているので、ゲート信号がゲートッパッド
の近くにあるストライプ状のゲート電極２１よりゲート
ッパッドから遠いストライプ状のゲート電極２１にまで
伝播するには時間差が生じ伝播遅延（配線抵抗）の問題
がある。従って、ストライプ状のゲート電極２１の配線
抵抗を下げて信号遅延を抑制して動作切り換え速度を高
めるためには、多結晶シリコンのゲート電極２１のゲー
ト長の短縮には限界がある。
はゲート長Ｌが長いほど低くなるので、ゲート長Ｌを短
くすれば良い。ところが、一般にゲート電極２１はゲー
ト幅を長くして電流容量を高めるためストライプ状に長
く形成されており（例えば５mm）、半導体チップ上では
ゲートパッドから延び出たゲートランナー（主配線）か
ら櫛歯状の多数のストイプ状のゲート電極（分岐配線）
２１が延び出ているので、ゲート信号がゲートッパッド
の近くにあるストライプ状のゲート電極２１よりゲート
ッパッドから遠いストライプ状のゲート電極２１にまで
伝播するには時間差が生じ伝播遅延（配線抵抗）の問題
がある。従って、ストライプ状のゲート電極２１の配線
抵抗を下げて信号遅延を抑制して動作切り換え速度を高
めるためには、多結晶シリコンのゲート電極２１のゲー
ト長の短縮には限界がある。
【００５０】そこで、本例ではゲート長を短縮するため
に、第２のＭＯＳＦＥＴ２３のゲート電極２１を多結晶
シリコンのゲートとするのではなく、多結晶シリコンよ
りも低抵抗率の金属又は金属シリサイドの単層構造のゲ
ート，多結晶シリコン層と金属又は金属シリサイドの層
の２重構造のゲートとする。このような金属又は金属シ
リサイドを用いたゲート電極であれば、ゲート長Ｌを短
縮しても伝播遅延が顕著になる不都合を回避でき、ゲー
ト電極２１直下の不純物濃度を高めることができ、可制
御電流容量の増大を図ることができる。なお、第２のＭ
ＯＳＦＥＴ２３のゲート電極２１のみならず、第１のＭ
ＯＳＦＥＴ２３のゲート電極１０も、金属又は金属シリ
サイドの単層構造のゲート，多結晶シリコン層と金属又
は金属シリサイドの層の２重構造のゲートとしても良
い。動作切り換え速度の向上に繋がり、ターンオン時間
の更なる短縮化を図ることができる。
に、第２のＭＯＳＦＥＴ２３のゲート電極２１を多結晶
シリコンのゲートとするのではなく、多結晶シリコンよ
りも低抵抗率の金属又は金属シリサイドの単層構造のゲ
ート，多結晶シリコン層と金属又は金属シリサイドの層
の２重構造のゲートとする。このような金属又は金属シ
リサイドを用いたゲート電極であれば、ゲート長Ｌを短
縮しても伝播遅延が顕著になる不都合を回避でき、ゲー
ト電極２１直下の不純物濃度を高めることができ、可制
御電流容量の増大を図ることができる。なお、第２のＭ
ＯＳＦＥＴ２３のゲート電極２１のみならず、第１のＭ
ＯＳＦＥＴ２３のゲート電極１０も、金属又は金属シリ
サイドの単層構造のゲート，多結晶シリコン層と金属又
は金属シリサイドの層の２重構造のゲートとしても良
い。動作切り換え速度の向上に繋がり、ターンオン時間
の更なる短縮化を図ることができる。
【００５１】〔実施例２〕図８（ａ）〜（ｄ）は第２の
製造方法を示す工程断面図である。本例の製造方法で
は、ゲート電極２１，１０を同時に形成せず、ボロン
（第４半導体領域１５用のアセプタ不純物）のイオン注
入後にゲート電極２１を形成するようにしている。
製造方法を示す工程断面図である。本例の製造方法で
は、ゲート電極２１，１０を同時に形成せず、ボロン
（第４半導体領域１５用のアセプタ不純物）のイオン注
入後にゲート電極２１を形成するようにしている。
【００５２】即ち、図１に示す如く、ｐ++型の半導体基
板に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の
第２半導体領域３をエピタキシャル成長により形成した
後、図８（ａ）に示す如く、その上にゲート酸化膜９を
介して離隔した位置に多結晶シリコンの第１のＭＯＳＦ
ＥＴ用ゲート電極１０，１０を形成する。この後、ゲー
ト電極１０，１０をマスクとしてドーズ量７×１０13cm
-2のボロン（Ｂ）を開口部にイオン注入を行う。
板に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の
第２半導体領域３をエピタキシャル成長により形成した
後、図８（ａ）に示す如く、その上にゲート酸化膜９を
介して離隔した位置に多結晶シリコンの第１のＭＯＳＦ
ＥＴ用ゲート電極１０，１０を形成する。この後、ゲー
ト電極１０，１０をマスクとしてドーズ量７×１０13cm
-2のボロン（Ｂ）を開口部にイオン注入を行う。
【００５３】次に、図８（ｂ）に示す如く、ゲート電極
１０，１０間のゲート酸化膜９を介して離隔した位置に
多結晶シリコンの第２のＭＯＳＦＥＴ用ゲート電極２
１，２１を形成した後、外側のゲート電極１０と内側の
ゲート電極２１間の開口部をレジスト４２で被覆した
後、ゲート電極１０，１０，２１，２１，レジスト４２
をマスクとしてゲート電極２１，２１間の開口部を介し
てドーズ量７×１０13cm-2のヒ素（Ａｓ）又はアンチモ
ン（Ｓｂ）のイオン注入を行う。
１０，１０間のゲート酸化膜９を介して離隔した位置に
多結晶シリコンの第２のＭＯＳＦＥＴ用ゲート電極２
１，２１を形成した後、外側のゲート電極１０と内側の
ゲート電極２１間の開口部をレジスト４２で被覆した
後、ゲート電極１０，１０，２１，２１，レジスト４２
をマスクとしてゲート電極２１，２１間の開口部を介し
てドーズ量７×１０13cm-2のヒ素（Ａｓ）又はアンチモ
ン（Ｓｂ）のイオン注入を行う。
【００５４】この後の工程は図５に示す実施例と同様、
レジスト４２を除去した後、図８（ｃ）に示す如く、11
50°Ｃ，３時間のドライブインにより２種不純物を同時
熱拡散させて深いｐ型の第３半導体領域４のウェルと、
その中に浅いｎ型の第４半導体領域１５のウェルを形成
する。同時熱拡散しない場合は、ボロン（Ｂ）を1150°
Ｃ, ３時間のドライブインにより熱拡散させ、ヒ素（Ａ
ｓ），アンチモン（Ｓｂ）又はリン（Ｐ）を1100°Ｃ，
２時間で熱拡散させる。この後、ゲート電極１０，１
０，２１，２１をマスクとして再度ドーズ量５×１０15
cm-2のヒ素（Ａｓ）のイオン注入を行い、引続き、ゲー
ト電極１０，１０，２１，２１をマスクとしてドーズ量
２×１０15cm-2のＢＦ2 のイオン注入を行う。
レジスト４２を除去した後、図８（ｃ）に示す如く、11
50°Ｃ，３時間のドライブインにより２種不純物を同時
熱拡散させて深いｐ型の第３半導体領域４のウェルと、
その中に浅いｎ型の第４半導体領域１５のウェルを形成
する。同時熱拡散しない場合は、ボロン（Ｂ）を1150°
Ｃ, ３時間のドライブインにより熱拡散させ、ヒ素（Ａ
ｓ），アンチモン（Ｓｂ）又はリン（Ｐ）を1100°Ｃ，
２時間で熱拡散させる。この後、ゲート電極１０，１
０，２１，２１をマスクとして再度ドーズ量５×１０15
cm-2のヒ素（Ａｓ）のイオン注入を行い、引続き、ゲー
ト電極１０，１０，２１，２１をマスクとしてドーズ量
２×１０15cm-2のＢＦ2 のイオン注入を行う。
【００５５】そして、図８（ｄ）に示す如く、1000°
Ｃ，10分間のアニールによりｎ型の第４半導体領域１５
の表面層の浅いｐ型の第６半導体領域１７を形成すると
共に、ｎ+ 型の第５半導体領域１６を形成する。１度の
ドライブイン工程でｎ型の第５半導体領域１６とｐ+ 型
の第６半導体領域１７が同時に拡散形成でき、工程数の
削減に寄与している。この後、層間絶縁膜（図示せず）
に穴開けしてカソード電極１８を形成し、その上にパッ
シベーション膜（図示せず）を形成する。勿論、第５半
導体領域１６のイオン注入・拡散と第６半導体領域１７
のイオン注入・拡散を別々に行って良い。
Ｃ，10分間のアニールによりｎ型の第４半導体領域１５
の表面層の浅いｐ型の第６半導体領域１７を形成すると
共に、ｎ+ 型の第５半導体領域１６を形成する。１度の
ドライブイン工程でｎ型の第５半導体領域１６とｐ+ 型
の第６半導体領域１７が同時に拡散形成でき、工程数の
削減に寄与している。この後、層間絶縁膜（図示せず）
に穴開けしてカソード電極１８を形成し、その上にパッ
シベーション膜（図示せず）を形成する。勿論、第５半
導体領域１６のイオン注入・拡散と第６半導体領域１７
のイオン注入・拡散を別々に行って良い。
【００５６】このように、本例の製造方法では、第３半
導体領域４のうちゲート電極２１直下の領域の不純物濃
度を他の部分よりも薄くしないために、第３半導体領域
４を形成してからその上にゲート電極２１を設置するよ
うにしている。このため、多結晶シリコンのゲート電極
２１のゲート長を短縮せずとも、ラッチアップ耐量の増
大を図ることができる。勿論、本例のゲート電極１０，
２１は多結晶シリコン単層とせずに、金属又は金属シリ
サイドの単層構造のゲート，多結晶シリコン層と金属又
は金属シリサイドの層の２重構造のゲートとしても良
い。ゲート長の短縮により、伝播遅延量を僅少化できる
ので、動作切り換え速度の向上及び可制御電流容量の増
大に寄与する。
導体領域４のうちゲート電極２１直下の領域の不純物濃
度を他の部分よりも薄くしないために、第３半導体領域
４を形成してからその上にゲート電極２１を設置するよ
うにしている。このため、多結晶シリコンのゲート電極
２１のゲート長を短縮せずとも、ラッチアップ耐量の増
大を図ることができる。勿論、本例のゲート電極１０，
２１は多結晶シリコン単層とせずに、金属又は金属シリ
サイドの単層構造のゲート，多結晶シリコン層と金属又
は金属シリサイドの層の２重構造のゲートとしても良
い。ゲート長の短縮により、伝播遅延量を僅少化できる
ので、動作切り換え速度の向上及び可制御電流容量の増
大に寄与する。
【００５７】〔実施例３〕図９（ａ）〜（ｅ）は第３の
製造方法を示す工程断面図である。本例の製造方法で
は、ゲート電極２１，１０を同時に形成せず、第３半導
体領域４の拡散形成後にゲート電極２１を形成するよう
にしている。
製造方法を示す工程断面図である。本例の製造方法で
は、ゲート電極２１，１０を同時に形成せず、第３半導
体領域４の拡散形成後にゲート電極２１を形成するよう
にしている。
【００５８】即ち、図１に示す如く、ｐ++型の半導体基
板に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の
第２半導体領域３をエピタキシャル成長により形成した
後、図９（ａ）に示す如く、その上にゲート酸化膜９を
介して離隔した位置に多結晶シリコンの第１のＭＯＳＦ
ＥＴ用ゲート電極１０，１０を形成する。この後、ゲー
ト電極１０，１０をマスクとしてドーズ量７×１０13cm
-2のボロン（Ｂ）を開口部にイオン注入を行う。そし
て、図９（ｂ）に示す如く、ドライブインによりｐ型の
第３領域４のウェルを拡散形成する。
板に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の
第２半導体領域３をエピタキシャル成長により形成した
後、図９（ａ）に示す如く、その上にゲート酸化膜９を
介して離隔した位置に多結晶シリコンの第１のＭＯＳＦ
ＥＴ用ゲート電極１０，１０を形成する。この後、ゲー
ト電極１０，１０をマスクとしてドーズ量７×１０13cm
-2のボロン（Ｂ）を開口部にイオン注入を行う。そし
て、図９（ｂ）に示す如く、ドライブインによりｐ型の
第３領域４のウェルを拡散形成する。
【００５９】この後、図９（ｃ）に示す如く、ゲート電
極１０，１０間のゲート酸化膜９を介して離隔した位置
に多結晶シリコンの第２のＭＯＳＦＥＴ用ゲート電極２
１，２１を形成した後、外側のゲート電極１０と内側の
ゲート電極２１間の開口部をレジスト４２で被覆し、そ
の後、ゲート電極１０，１０，２１，２１，レジスト４
２をマスクとしてゲート電極２１，２１間の開口部を介
してドーズ量７×１０13cm-2のヒ素（Ａｓ），アンチモ
ン（Ｓｂ）又はリン（Ｐ）のイオン注入を行う。そし
て、図９（ｄ）に示す如く、ドライブインにより第４領
域１５を拡散形成する。
極１０，１０間のゲート酸化膜９を介して離隔した位置
に多結晶シリコンの第２のＭＯＳＦＥＴ用ゲート電極２
１，２１を形成した後、外側のゲート電極１０と内側の
ゲート電極２１間の開口部をレジスト４２で被覆し、そ
の後、ゲート電極１０，１０，２１，２１，レジスト４
２をマスクとしてゲート電極２１，２１間の開口部を介
してドーズ量７×１０13cm-2のヒ素（Ａｓ），アンチモ
ン（Ｓｂ）又はリン（Ｐ）のイオン注入を行う。そし
て、図９（ｄ）に示す如く、ドライブインにより第４領
域１５を拡散形成する。
【００６０】この後、ゲート電極１０，１０，２１，２
１をマスクとして再度ドーズ量５×１０15cm-2のヒ素
（Ａｓ）のイオン注入を行い、引続き、ゲート電極１
０，１０，２１，２１をマスクとしてドーズ量２×１０
15cm-2のＢＦ2 のイオン注入を行う。そして、図９
（ｅ）に示す如く、ドライブインによりｎ型の第５半導
体領域１６とｐ+ 型の第６半導体領域１７を同時に拡散
形成する。勿論、第５半導体領域１６のイオン注入・拡
散と第６半導体領域１７のイオン注入・拡散を別々に行
って良い。
１をマスクとして再度ドーズ量５×１０15cm-2のヒ素
（Ａｓ）のイオン注入を行い、引続き、ゲート電極１
０，１０，２１，２１をマスクとしてドーズ量２×１０
15cm-2のＢＦ2 のイオン注入を行う。そして、図９
（ｅ）に示す如く、ドライブインによりｎ型の第５半導
体領域１６とｐ+ 型の第６半導体領域１７を同時に拡散
形成する。勿論、第５半導体領域１６のイオン注入・拡
散と第６半導体領域１７のイオン注入・拡散を別々に行
って良い。
【００６１】このような製造方法でも、第３半導体領域
４のうちゲート電極２１直下の領域の不純物濃度は他の
部分と等しいため、多結晶シリコンのゲート電極２１の
ゲート長を短縮せずとも、ラッチアップ耐量の増大を図
ることができる。勿論、本例もまた、ゲート電極１０，
２１に多結晶シリコン単層を用いず、金属又は金属シリ
サイドの単層構造のゲート，多結晶シリコン層と金属又
は金属シリサイドの層の２重構造のゲートとしても良
い。
４のうちゲート電極２１直下の領域の不純物濃度は他の
部分と等しいため、多結晶シリコンのゲート電極２１の
ゲート長を短縮せずとも、ラッチアップ耐量の増大を図
ることができる。勿論、本例もまた、ゲート電極１０，
２１に多結晶シリコン単層を用いず、金属又は金属シリ
サイドの単層構造のゲート，多結晶シリコン層と金属又
は金属シリサイドの層の２重構造のゲートとしても良
い。
【００６２】〔実施例４〕図１０は本発明の実施例４に
係るダブルゲートを備えたサイリスタ半導体装置の構造
を示す断面図である。本例の半導体構造においては実施
例１の基本構造に対して第５半導体領域１６の直下領域
からゲート電極２１直下の領域に亘ってドリフト領域と
してｐ+ 型の第９半導体領域３３のウェルが作り込まれ
ている。ゲート電極２１の直下はチャネル（第４半導体
領域１５の表面層）を除いてｐ+ 型の第９半導体領域３
３となっているので、ゲート電極２１の直下の拡散抵抗
ｒBの値を一層僅少化できる。それ故、ラッチアップ耐
量の増大を図ることができる。
係るダブルゲートを備えたサイリスタ半導体装置の構造
を示す断面図である。本例の半導体構造においては実施
例１の基本構造に対して第５半導体領域１６の直下領域
からゲート電極２１直下の領域に亘ってドリフト領域と
してｐ+ 型の第９半導体領域３３のウェルが作り込まれ
ている。ゲート電極２１の直下はチャネル（第４半導体
領域１５の表面層）を除いてｐ+ 型の第９半導体領域３
３となっているので、ゲート電極２１の直下の拡散抵抗
ｒBの値を一層僅少化できる。それ故、ラッチアップ耐
量の増大を図ることができる。
【００６３】図１０に示す半導体構造の製造方法を説明
すると、まず、図１０に示す如く、ｐ++型の半導体基板
に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の第
２半導体領域３をエピタキシャル成長により形成した
後、図１１（ａ）に示す如く、その上にゲート酸化膜９
を介して離隔した位置に多結晶シリコンの第１のＭＯＳ
ＦＥＴ用ゲート電極１０，１０を形成する。この後、ゲ
ート電極１０，１０をマスクとしてドーズ量７×１０13
cm-2のボロン（Ｂ）を開口部にイオン注入を行いそし
て、ドライブインによりｐ型の第３半導体領域４のウェ
ルを拡散形成する。
すると、まず、図１０に示す如く、ｐ++型の半導体基板
に形成したｎ+ 型のバッファ層３ａを介してｎ- 型の第
２半導体領域３をエピタキシャル成長により形成した
後、図１１（ａ）に示す如く、その上にゲート酸化膜９
を介して離隔した位置に多結晶シリコンの第１のＭＯＳ
ＦＥＴ用ゲート電極１０，１０を形成する。この後、ゲ
ート電極１０，１０をマスクとしてドーズ量７×１０13
cm-2のボロン（Ｂ）を開口部にイオン注入を行いそし
て、ドライブインによりｐ型の第３半導体領域４のウェ
ルを拡散形成する。
【００６４】この後、図１１（ｂ）に示す如く、レジス
トマスクを用いてゲート電極１０，１０間の開口部を介
しドーズ量７×１０13cm-2のヒ素（Ａｓ），アンチモン
（Ｓｂ）又はリン（Ｐ）のイオン注入を行い、ドライブ
インにより浅いウェルのｎ型の第４半導体領域１５を拡
散形成する。
トマスクを用いてゲート電極１０，１０間の開口部を介
しドーズ量７×１０13cm-2のヒ素（Ａｓ），アンチモン
（Ｓｂ）又はリン（Ｐ）のイオン注入を行い、ドライブ
インにより浅いウェルのｎ型の第４半導体領域１５を拡
散形成する。
【００６５】そして、レジストマスクを用い、第４半導
体領域１５のゲート電極１２側に重ねてＢ+ 又はＢＦ2
のイオン注入を行い、図１１（ｃ）に示す如く、ドライ
ブインによりｐ+ 型の第９半導体領域３３のウェルを拡
散形成する。
体領域１５のゲート電極１２側に重ねてＢ+ 又はＢＦ2
のイオン注入を行い、図１１（ｃ）に示す如く、ドライ
ブインによりｐ+ 型の第９半導体領域３３のウェルを拡
散形成する。
【００６６】次に、図１１（ｄ）に示す如く、第４半導
体領域１５と第９半導体領域３３との表面境界部分を覆
うようにしてゲート酸化膜９を介して多結晶シリコンの
第２のＭＯＳＦＥＴ用のゲート電極２１，２１を形成す
る。その後、ゲート電極１０，１０，２１，２１，レジ
ストをマスクとしてゲート電極２１，２１間の開口部を
介してＢＦ2 のイオン注入を行うと共に、ゲート電極２
１，１０間の開口部を介してヒ素（Ａｓ）又はアンチモ
ン（Ｓｂ）のイオン注入を行い。そして、アニールによ
りｐ+ 型の第６半導体領域１７及びｎ+ 型の第５半導体
領域１６をセルフアラインにより形成する。この後、層
間絶縁膜（図示せず）に穴開けしてカソード電極１８を
形成し、その上にパッシベーション膜（図示せず）を形
成する。
体領域１５と第９半導体領域３３との表面境界部分を覆
うようにしてゲート酸化膜９を介して多結晶シリコンの
第２のＭＯＳＦＥＴ用のゲート電極２１，２１を形成す
る。その後、ゲート電極１０，１０，２１，２１，レジ
ストをマスクとしてゲート電極２１，２１間の開口部を
介してＢＦ2 のイオン注入を行うと共に、ゲート電極２
１，１０間の開口部を介してヒ素（Ａｓ）又はアンチモ
ン（Ｓｂ）のイオン注入を行い。そして、アニールによ
りｐ+ 型の第６半導体領域１７及びｎ+ 型の第５半導体
領域１６をセルフアラインにより形成する。この後、層
間絶縁膜（図示せず）に穴開けしてカソード電極１８を
形成し、その上にパッシベーション膜（図示せず）を形
成する。
【００６７】なお、本実施例における各領域の導電型は
反対の導電型にしても良い。
反対の導電型にしても良い。
【００６８】
【発明の効果】以上説明したように、上記構造の半導体
装置についての製造方法によれば、次の効果を奏する。
装置についての製造方法によれば、次の効果を奏する。
【００６９】 本発明の第１の製造方法においては、
１回の熱拡散工程でドライブインにより第１導電型のＭ
ＩＳＦＥＴのゲート電極下で隣接の第１導電型不純物の
拡散域同士を連続させるようにしているため、工程数の
削減と半導体領域の作り込み精度を高めることができ
る。
１回の熱拡散工程でドライブインにより第１導電型のＭ
ＩＳＦＥＴのゲート電極下で隣接の第１導電型不純物の
拡散域同士を連続させるようにしているため、工程数の
削減と半導体領域の作り込み精度を高めることができ
る。
【００７０】 上記第２のゲート電極としては、金属
の単層構造，金属シリサイドの単層構造，多結晶シリコ
ンと金属との２層構造及び多結晶シリコンと金属シリサ
イドとの２層構造から成る群より選択されたいずれかの
構造である場合には、ゲート電極の微細化を図ることが
でき、伝播遅延量を僅少化できるので、動作モード切り
換え速度の向上及び可制御電流容量の増大に寄与する。
の単層構造，金属シリサイドの単層構造，多結晶シリコ
ンと金属との２層構造及び多結晶シリコンと金属シリサ
イドとの２層構造から成る群より選択されたいずれかの
構造である場合には、ゲート電極の微細化を図ることが
でき、伝播遅延量を僅少化できるので、動作モード切り
換え速度の向上及び可制御電流容量の増大に寄与する。
【００７１】 本発明の第２及び第３の製造方法にお
いて、第３半導体領域のうち第２のゲート電極直下の領
域の不純物濃度を他の部分よりも薄くしないようにする
ことができるため、ゲート長を短縮せずに、ラッチアッ
プ耐量の増大を図ることができる。
いて、第３半導体領域のうち第２のゲート電極直下の領
域の不純物濃度を他の部分よりも薄くしないようにする
ことができるため、ゲート長を短縮せずに、ラッチアッ
プ耐量の増大を図ることができる。
【図１】本発明の各実施例に係るダブルゲートを備えた
サイリスタ半導体装置の基本構造を示す断面図である。
サイリスタ半導体装置の基本構造を示す断面図である。
【図２】図１の半導体装置の等価回路を示す回路図であ
る。
る。
【図３】（ａ）は図１の半導体装置のサイリスタ状態に
おける電子電流及び正孔電流の流れを示す説明図、
（ｂ）は実施例１の半導体装置のトランジスタ状態（Ｉ
ＧＢＴ状態）における電子電流及び正孔電流の流れを示
す説明図である。
おける電子電流及び正孔電流の流れを示す説明図、
（ｂ）は実施例１の半導体装置のトランジスタ状態（Ｉ
ＧＢＴ状態）における電子電流及び正孔電流の流れを示
す説明図である。
【図４】図１の半導体装置において第１のゲート電極お
よび第２のゲート電極に印加される電位とアノード・カ
ソード間電圧ＶAK及びアノード電流ＩA との関係を示す
波形図である。
よび第２のゲート電極に印加される電位とアノード・カ
ソード間電圧ＶAK及びアノード電流ＩA との関係を示す
波形図である。
【図５】（ａ）〜（ｄ）は本発明の実施例１に係る製造
方法を説明する工程断面図である。
方法を説明する工程断面図である。
【図６】実施例１において第３半導体領域の形成法を示
す説明図である。
す説明図である。
【図７】（ａ）は実施例１の製造方法を用いて形成され
た半導体装置の第２のゲート電極直下近傍の構造を示す
断面図、（ｂ）は（ａ）中の表面濃度分布を示すグラ
フ、（ｃ）は（ａ）中の破線（正孔電流経路）位置に対
するポテンシャルの関係を示すグラフである。
た半導体装置の第２のゲート電極直下近傍の構造を示す
断面図、（ｂ）は（ａ）中の表面濃度分布を示すグラ
フ、（ｃ）は（ａ）中の破線（正孔電流経路）位置に対
するポテンシャルの関係を示すグラフである。
【図８】（ａ）〜（ｄ）は本発明の実施例２に係る製造
方法を説明する工程断面図である。
方法を説明する工程断面図である。
【図９】（ａ）〜（ｅ）は本発明の実施例３に係る製造
方法を説明する工程断面図である。
方法を説明する工程断面図である。
【図１０】本発明の本発明の実施例４に係るダブルゲー
トを備えたサイリスタ半導体装置の構造を示す断面図で
ある。
トを備えたサイリスタ半導体装置の構造を示す断面図で
ある。
【図１１】（ａ）〜（ｅ）は実施例４に係る製造方法を
示す断面図である。
示す断面図である。
【図１２】従来のダブルゲート型半導体装置の構造の一
例を示す断面図である。
例を示す断面図である。
【図１３】図１２に示す半導体装置の等価回路を示す回
路図である。
路図である。
【図１４】（ａ）は図１２に示す半導体装置のサイリス
タ状態における電子電流及び正孔電流の流れを示す断面
図、（ｂ）は同半導体装置のトランジスタ状態（ＩＧＢ
Ｔ状態）における電子電流及び正孔電流の流れを示す断
面図である。
タ状態における電子電流及び正孔電流の流れを示す断面
図、（ｂ）は同半導体装置のトランジスタ状態（ＩＧＢ
Ｔ状態）における電子電流及び正孔電流の流れを示す断
面図である。
１…アノード電極 ２…ｐ++型のコレクタ層（第１半導体領域） ３ａ…ｎ+ 型のバッファ層 ３…ｎ- 型のベース層（第２半導体領域） ４…ｐ型のベース層（第３半導体領域） ４ｓ…拡散層 ９…ゲート酸化膜（ゲート絶縁膜） １０…第１のゲート電極 ２１…第２のゲート電極 １２…第１のＭＯＳＦＥＴ １５…第４半導体領域 １６…第５半導体領域 １７…第６半導体領域 １８ａ，１８ｂ，１８…カソード電極 ２３…第２のＭＯＳＦＥＴ ３３…第９半導体領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/332 H01L 29/74 - 29/749
Claims (6)
- 【請求項１】 第１導電型の第１半導体領域，この上に
形成された第２導電型の第２半導体領域，この第２半導
体領域内にウェル状に形成された第１導電型の第３半導
体領域，この第３半導体領域内の表面側にウェル状に形
成された第２導電型の第４半導体領域，前記第３半導体
領域内の表面側のウェル端側にウェル状に形成された第
２導電型の第５半導体領域，前記第４半導体領域内の表
面側にウェル状に形成された第１導電型の第６半導体領
域，前記第３半導体領域及び前記第５半導体領域との２
重拡散型構造を有し、前記第５半導体領域から前記第２
半導体領域に対しその多数キャリアを注入する多数キャ
リア注入用第２導電型ＭＩＳＦＥＴ，並びにこの第２導
電型ＭＩＳＦＥＴとは独立に開閉可能であって、前記第
４半導体領域及び前記第６半導体領域との２重拡散型構
造を有し、前記第３半導体領域から前記第６半導体領域
にその多数キャリアを引き抜く多数キャリア引き抜き用
第１導電型ＭＩＳＦＥＴ，を備えて成る半導体装置の製
造方法において、 第１導電型半導体基板上に第２半導体導電層を形成した
基板を準備し、その基板上に第１のゲート電極と第１の
ゲート電極間内で相離間する第２のゲート電極を形成す
るゲート電極形成工程と、次に、第１及び第２のゲート
電極をマスクとして第１導電型不純物のイオン注入を行
う第１のイオン注入工程と、第１及び第２のゲート電極
をマスクとして第２のゲート電極間に第２導電型不純物
のイオン注入を行う第２のイオン注入工程と、次に、ド
ライブインにより第２のゲート電極下で隣接の第１導電
型不純物の拡散域同士を連結させて一体ウェル状の第３
半導体領域を拡散形成すると同時に、第３半導体領域内
にウェル状の第４半導体領域を拡散形成する熱拡散工程
とを有して成ることを特徴とする半導体装置の製造方
法。 - 【請求項２】 請求項２に記載の半導体装置の製造方法
において、前記第２のゲート電極のゲート長は前記熱拡
散工程による前記第１導電型不純物の横方向拡散長の２
倍よりも短いことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は請求項２に記載の半導体装
置の製造方法において、前記第１のイオン注入工程で用
いる前記第１導電型不純物の拡散係数は前記第２のイオ
ン注入工程で用いる前記第２導電型不純物のそれに比し
て大きいことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１乃至請求項３のいずれか一項に
記載の半導体装置の製造方法において、少なくとも前記
第１又は前記第２のゲート電極は、金属の単層構造，金
属シリサイドの単層構造，多結晶シリコンと金属との２
層構造及び多結晶シリコンと金属シリサイドとの２層構
造から成る群より選択されたいずれかの構造であること
を特徴とする半導体装置の製造方法。 - 【請求項５】 第１導電型の第１半導体領域，この上に
形成された第２導電型の第２半導体領域，この第２半導
体領域内にウェル状に形成された第１導電型の第３半導
体領域，この第３半導体領域内の表面側にウェル状に形
成された第２導電型の第４半導体領域，前記第３半導体
領域内の表面側のウェル端側にウェル状に形成された第
２導電型の第５半導体領域，前記第４半導体領域内の表
面側にウェル状に形成された第１導電型の第６半導体領
域，前記第３半導体領域及び前記第５半導体領域との２
重拡散型構造を有し、前記第５半導体領域から前記第２
半導体領域に対しその多数キャリアを注入する多数キャ
リア注入用第２導電型ＭＩＳＦＥＴ，並びにこの第２導
電型ＭＩＳＦＥＴとは独立に開閉可能であって、前記第
４半導体領域及び前記第６半導体領域との２重拡散型構
造を有し、前記第３半導体領域から前記第６半導体領域
にその多数キャリアを引き抜く多数キャリア引き抜き用
第１導電型ＭＩＳＦＥＴ，を備えて成る半導体装置の製
造方法において、 第１導電型半導体基板上に第２半導体導電層を形成した
基板を準備し、その基板上に第１のゲート電極を形成す
る第１のゲート電極形成工程と、次に、第１のゲート電
極をマスクとして第１導電型不純物のイオン注入を行う
第１のイオン注入工程と、次に、前記基板上に第１のゲ
ート電極間内で相離間する第２のゲート電極を形成する
第２のゲート電極形成工程と、次に、第１及び第２のゲ
ート電極をマスクとして第２のゲート電極間に第２導電
型不純物のイオン注入を行う第２のイオン注入工程と、
次に、ドライブインによりウェル状の第３半導体領域と
その中にウェル状の第４半導体領域を同時に拡散形成す
る熱拡散工程とを有して成ることを特徴とする半導体装
置の製造方法。 - 【請求項６】 第１導電型の第１半導体領域，この上に
形成された第２導電型の第２半導体領域，この第２半導
体領域内にウェル状に形成された第１導電型の第３半導
体領域，この第３半導体領域内の表面側にウェル状に形
成された第２導電型の第４半導体領域，前記第３半導体
領域内の表面側のウェル端側にウェル状に形成された第
２導電型の第５半導体領域，前記第４半導体領域内の表
面側にウェル状に形成された第１導電型の第６半導体領
域，前記第３半導体領域及び前記第５半導体領域との２
重拡散型構造を有し、前記第５半導体領域から前記第２
半導体領域に対しその多数キャリアを注入する多数キャ
リア注入用第２導電型ＭＩＳＦＥＴ，並びにこの第２導
電型ＭＩＳＦＥＴとは独立に開閉可能であって、前記第
４半導体領域及び前記第６半導体領域との２重拡散型構
造を有し、前記第３半導体領域から前記第６半導体領域
にその多数キャリアを引き抜く多数キャリア引き抜き用
第１導電型ＭＩＳＦＥＴ，を備えて成る半導体装置の製
造方法において、 第１導電型半導体基板上に第２半導体導電層を形成した
基板を準備し、その基板上に第１のゲート電極を形成す
る第１のゲート電極形成工程と、次に、第１のゲート電
極をマスクとして第１導電型不純物のイオン注入を行う
第１のイオン注入工程と、次に、ドライブインによりウ
ェル状の第３半導体領域を拡散形成する第１の熱拡散工
程と、次に、前記基板上に第１のゲート電極間内で相離
間する第２のゲート電極を形成する第２のゲート電極形
成工程と、次に、第１及び第２のゲート電極をマスクと
して第２のゲート電極間に第２導電型不純物のイオン注
入を行う第２のイオン注入工程と、次に、ドライブイン
により第３半導体領域内に第４半導体領域を拡散形成す
る第２の熱拡散工程とを有して成ることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10065666A JP3061030B2 (ja) | 1994-11-25 | 1998-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-291859 | 1994-11-25 | ||
| JP29185994 | 1994-11-25 | ||
| JP10065666A JP3061030B2 (ja) | 1994-11-25 | 1998-03-16 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7293115A Division JP2798023B2 (ja) | 1994-11-25 | 1995-11-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321835A JPH10321835A (ja) | 1998-12-04 |
| JP3061030B2 true JP3061030B2 (ja) | 2000-07-10 |
Family
ID=26406804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10065666A Expired - Lifetime JP3061030B2 (ja) | 1994-11-25 | 1998-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061030B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100839656B1 (ko) | 2006-12-28 | 2008-06-19 | 주식회사 실트론 | Ｐｎ 접합 방법 및 그 구조 |
| CN113437143B (zh) * | 2021-06-25 | 2023-05-02 | 电子科技大学 | 一种具有寄生二极管的三维mos栅控晶闸管及其制造方法 |
| CN113725295B (zh) * | 2021-09-01 | 2023-08-11 | 电子科技大学 | 一种逆导型mos栅控晶闸管及其制造方法 |
-
1998
- 1998-03-16 JP JP10065666A patent/JP3061030B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10321835A (ja) | 1998-12-04 |
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