JPH06169087A - ショットキーバリアダイオード - Google Patents
ショットキーバリアダイオードInfo
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- JPH06169087A JPH06169087A JP4307385A JP30738592A JPH06169087A JP H06169087 A JPH06169087 A JP H06169087A JP 4307385 A JP4307385 A JP 4307385A JP 30738592 A JP30738592 A JP 30738592A JP H06169087 A JPH06169087 A JP H06169087A
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- 230000004888 barrier function Effects 0.000 title claims abstract description 71
- 239000004065 semiconductor Substances 0.000 claims abstract description 86
- 239000012535 impurity Substances 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 241000255777 Lepidoptera Species 0.000 claims 1
- 238000011084 recovery Methods 0.000 abstract description 14
- 239000000969 carrier Substances 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 138
- 230000015556 catabolic process Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 230000001052 transient effect Effects 0.000 description 7
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
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Abstract
(57)【要約】
【目的】電力用に適する高耐圧,大電流のショットキー
バリアダイオードのオフ動作時のスイッチング損失を減
少させる。 【構成】n形の半導体領域2と,p形の第1ダイオード
層3と、それよりも深く拡散されたp形の第2ダイオー
ド層4と,ダイオード層3と4の間の半導体領域2の上
側に配設したゲート6と,第1ダイオード層3と接続し
半導体領域2の表面とショットキー接合を形成するバリ
ア膜20とからショットキーバリアダイオードを構成し、
制御端子Gに与えるゲート電圧Vgによって両ダイオード
層3と4を相互に接続または分離可能にしておき、オン
状態で両ダイオード層3と4を接続し、第2ダイオード
層4を直前に切り離して空乏層領域DZ内のキャリア数を
減らした上でダイオードをオフ動作させることにより、
逆方向電流Irを減少させ逆回復時間Trを短縮してスイッ
チング損失を減少させる。
バリアダイオードのオフ動作時のスイッチング損失を減
少させる。 【構成】n形の半導体領域2と,p形の第1ダイオード
層3と、それよりも深く拡散されたp形の第2ダイオー
ド層4と,ダイオード層3と4の間の半導体領域2の上
側に配設したゲート6と,第1ダイオード層3と接続し
半導体領域2の表面とショットキー接合を形成するバリ
ア膜20とからショットキーバリアダイオードを構成し、
制御端子Gに与えるゲート電圧Vgによって両ダイオード
層3と4を相互に接続または分離可能にしておき、オン
状態で両ダイオード層3と4を接続し、第2ダイオード
層4を直前に切り離して空乏層領域DZ内のキャリア数を
減らした上でダイオードをオフ動作させることにより、
逆方向電流Irを減少させ逆回復時間Trを短縮してスイッ
チング損失を減少させる。
Description
【0001】
【産業上の利用分野】本発明は電力用に適したショット
キーバリアダイオードに関する。
キーバリアダイオードに関する。
【0002】
【従来の技術】周知のように、ショットキーバリアダイ
オードは順方向電圧が低く高速動作が可能な特長があり
大電流用に適するが、漏れ電流が多くて高耐圧用には適
しない欠点があるので、従来からこれに pin形ダイオー
ドがもつ高耐圧特性を加味してその耐圧を改善する試み
が種々なされている。以下、図6と図7を参照してその
代表的な従来例を説明する。
オードは順方向電圧が低く高速動作が可能な特長があり
大電流用に適するが、漏れ電流が多くて高耐圧用には適
しない欠点があるので、従来からこれに pin形ダイオー
ドがもつ高耐圧特性を加味してその耐圧を改善する試み
が種々なされている。以下、図6と図7を参照してその
代表的な従来例を説明する。
【0003】図6(a) は参考のためにショットキーバリ
アダイオードの最も簡単な構造例を示し、ウエハないし
チップ10のn形の半導体基板1の表面に接するクローム
等のバリアメタルとふつうはアルミ等の金属の複合膜で
あるバリア膜20が付けられ、裏面側の高不純物濃度のn
形の接続層1aにアルミの電極膜8が付けられている。こ
れをバリア膜20を正側端子, 電極膜8を負側端子として
導通させた時の順方向電圧は非常に低いが、逆方向バイ
アスを掛けた時は前述のように漏れ電流が多くなるので
高耐圧用に適しない。
アダイオードの最も簡単な構造例を示し、ウエハないし
チップ10のn形の半導体基板1の表面に接するクローム
等のバリアメタルとふつうはアルミ等の金属の複合膜で
あるバリア膜20が付けられ、裏面側の高不純物濃度のn
形の接続層1aにアルミの電極膜8が付けられている。こ
れをバリア膜20を正側端子, 電極膜8を負側端子として
導通させた時の順方向電圧は非常に低いが、逆方向バイ
アスを掛けた時は前述のように漏れ電流が多くなるので
高耐圧用に適しない。
【0004】図6(b) に示す従来例ではこれに pinダイ
オードの高耐圧特性が加味される。チップ10のn形基板
1の上に同じn形でエピタキシャル層2を成長させ、こ
れを抵抗性の半導体領域としてその表面に複数個のp形
のダイオード層3を相互間に間隔をもたせて拡散して、
バリア膜20をダイオード層3と導電接続するとともに半
導体領域2との間にショットキー接合を形成させる。ダ
イオード層3の深さとそれらの相互間隔を適切に設定す
ることにより、逆方向電圧が掛かった時にダイオード層
3から空乏層DZを半導体領域2の表面部に広がらせ、ピ
ンチオフ状態とすることにより逆漏れ電流を減少させて
耐圧を向上する。
オードの高耐圧特性が加味される。チップ10のn形基板
1の上に同じn形でエピタキシャル層2を成長させ、こ
れを抵抗性の半導体領域としてその表面に複数個のp形
のダイオード層3を相互間に間隔をもたせて拡散して、
バリア膜20をダイオード層3と導電接続するとともに半
導体領域2との間にショットキー接合を形成させる。ダ
イオード層3の深さとそれらの相互間隔を適切に設定す
ることにより、逆方向電圧が掛かった時にダイオード層
3から空乏層DZを半導体領域2の表面部に広がらせ、ピ
ンチオフ状態とすることにより逆漏れ電流を減少させて
耐圧を向上する。
【0005】この図6(b) のショットキーバリアダイオ
ードでは、i形層はないが抵抗性の半導体領域2の空乏
層が広がる部分がその役目を果たし、 pinダイオードと
同じような逆方向電圧特性が得られる。動作速度は図6
(a) の場合より低下しやすいので、 pinダイオードと同
様に白金等のライフタイムキラーを半導体領域2内に導
入して動作を高速化させるのが通例である。しかし、よ
く知られているように順方向電圧がこの動作速度とトレ
ードオフの関係にあって、動作速度を上げると順方向電
圧が増加する問題がある。
ードでは、i形層はないが抵抗性の半導体領域2の空乏
層が広がる部分がその役目を果たし、 pinダイオードと
同じような逆方向電圧特性が得られる。動作速度は図6
(a) の場合より低下しやすいので、 pinダイオードと同
様に白金等のライフタイムキラーを半導体領域2内に導
入して動作を高速化させるのが通例である。しかし、よ
く知られているように順方向電圧がこの動作速度とトレ
ードオフの関係にあって、動作速度を上げると順方向電
圧が増加する問題がある。
【0006】図7(a) のSPiN形と呼ばれるダイオードで
はこの点を解決するためにショットキーバリア形に pin
形の特長を組み合わせる。図のようにその構造は図6
(b) と同様であるがダイオード層3の図の左右方向の幅
がそれより広げられる。これによりn形の半導体領域2
内の電子eの流れが大きく湾曲して半導体領域2のダイ
オード層3の底の中央部の下側部の電位が下がるので、
ダイオード層3と半導体領域2の間のpn接合が順方向に
バイアスされ、このため図示のようにホールhがダイオ
ード層3から半導体領域2に注入される。
はこの点を解決するためにショットキーバリア形に pin
形の特長を組み合わせる。図のようにその構造は図6
(b) と同様であるがダイオード層3の図の左右方向の幅
がそれより広げられる。これによりn形の半導体領域2
内の電子eの流れが大きく湾曲して半導体領域2のダイ
オード層3の底の中央部の下側部の電位が下がるので、
ダイオード層3と半導体領域2の間のpn接合が順方向に
バイアスされ、このため図示のようにホールhがダイオ
ード層3から半導体領域2に注入される。
【0007】このホールhが注入される半導体領域2内
のダイオード層3の下の領域MZ内でいわゆる伝導度変調
作用によってキャリア数が大幅に増加し、これが電流に
寄与するのでダイオードの見掛けの抵抗, 従ってオン状
態の順方向電圧が減少する。このダイオードのオフ時に
空乏層DZがダイオード層3の相互間の半導体領域2の表
面部に広がるのは図6(b) の場合と同じである。すなわ
ち、図7(a) のSPiN形ダイオードは高耐圧用に適し、か
つその動作の高速化に伴う順方向電圧の増加を広幅に形
成されたダイオード層3の下の半導体領域2の領域MD内
に起きる伝導度変調作用によって抑えることができる。
のダイオード層3の下の領域MZ内でいわゆる伝導度変調
作用によってキャリア数が大幅に増加し、これが電流に
寄与するのでダイオードの見掛けの抵抗, 従ってオン状
態の順方向電圧が減少する。このダイオードのオフ時に
空乏層DZがダイオード層3の相互間の半導体領域2の表
面部に広がるのは図6(b) の場合と同じである。すなわ
ち、図7(a) のSPiN形ダイオードは高耐圧用に適し、か
つその動作の高速化に伴う順方向電圧の増加を広幅に形
成されたダイオード層3の下の半導体領域2の領域MD内
に起きる伝導度変調作用によって抑えることができる。
【0008】
【発明が解決しようとする課題】以上のように、ショッ
トキーバリア形に pin形の特長を加味してダイオードの
耐圧を向上させ、さらに伝導度変調作用を利用してその
動作速度と順方向電圧のバランスをとることができる
が、高耐圧化のためには pin形と同様にそのオフの状態
で半導体領域2内に空乏層DZを広がらせる必要があるた
めに、ダイオードのオンの状態からこのオフ状態に変化
するまでの過渡的ないわゆる逆回復動作中にいわばスイ
ッチング損失である電力損失の発生が避けられない。
トキーバリア形に pin形の特長を加味してダイオードの
耐圧を向上させ、さらに伝導度変調作用を利用してその
動作速度と順方向電圧のバランスをとることができる
が、高耐圧化のためには pin形と同様にそのオフの状態
で半導体領域2内に空乏層DZを広がらせる必要があるた
めに、ダイオードのオンの状態からこのオフ状態に変化
するまでの過渡的ないわゆる逆回復動作中にいわばスイ
ッチング損失である電力損失の発生が避けられない。
【0009】図7(b) にこの様子を同図(a) のダイオー
ドがオン状態からオフ状態に変わるまでの電圧Vと電流
Iの波形で示す。電圧Vは低いオン電圧Vnからダイオー
ドが接続された回路条件等に依存する過渡電圧Vtを経て
逆方向電圧Vrに変化するが、この間に空乏層DZが広がり
安定なオフ状態になるまでに逆回復時間Trを要する。こ
の時間内に電流Iは大なオン電流から0に変化するが、
空乏層DZが広がる切るまでの過渡状態で電荷移動に基づ
くいわゆる変位電流が流れるので、これが図の逆方向電
流Irとなってこれと過渡電圧Vtとの積の時間的積分がダ
イオードのオンからオフへのスイッチング動作に伴う電
力損失になる。
ドがオン状態からオフ状態に変わるまでの電圧Vと電流
Iの波形で示す。電圧Vは低いオン電圧Vnからダイオー
ドが接続された回路条件等に依存する過渡電圧Vtを経て
逆方向電圧Vrに変化するが、この間に空乏層DZが広がり
安定なオフ状態になるまでに逆回復時間Trを要する。こ
の時間内に電流Iは大なオン電流から0に変化するが、
空乏層DZが広がる切るまでの過渡状態で電荷移動に基づ
くいわゆる変位電流が流れるので、これが図の逆方向電
流Irとなってこれと過渡電圧Vtとの積の時間的積分がダ
イオードのオンからオフへのスイッチング動作に伴う電
力損失になる。
【0010】このスイッチング損失はもちろんダイオー
ドのオンオフのつど発生し、それが接続される回路条件
によっても若干異なるが使用回路の周波数に比例して非
常に大きくなるので、この種のダイオードが折角もつ高
速動作性能を生かし切れずに適用可能な周波数が高周波
損失のために制約されているのが実情である。かかる現
状に鑑み、本発明はショットキーバリアダイオードの特
長を活かしながらその逆回復時のスイッチング損失を減
少させることを目的とする。
ドのオンオフのつど発生し、それが接続される回路条件
によっても若干異なるが使用回路の周波数に比例して非
常に大きくなるので、この種のダイオードが折角もつ高
速動作性能を生かし切れずに適用可能な周波数が高周波
損失のために制約されているのが実情である。かかる現
状に鑑み、本発明はショットキーバリアダイオードの特
長を活かしながらその逆回復時のスイッチング損失を減
少させることを目的とする。
【0011】
【課題を解決するための手段】本件の第1発明のショッ
トキーバリアダイオードでは、一方の導電形の半導体領
域と、その表面から拡散した他方の導電形の第1ダイオ
ード層と、それと導電接続しかつその一方側の半導体領
域の表面とショットキー接合を形成するように設けたバ
リア膜と、第1ダイオード層の他方側の半導体領域の表
面から第1ダイオード層より深く拡散した他方の導電形
の第2ダイオード層と、両ダイオード層相互間の半導体
領域の上側に配設したゲートとを設け、バリア膜と半導
体領域の裏面側から1対の主端子を導出するとともにゲ
ートからその下側の半導体領域の表面のチャネルを制御
する制御端子を導出し、オン状態でチャネルを導通さ
せ,かつチャネルを非導通状態にした上でオフ状態にす
ることによって上述の目的を達成する。この第1発明が
もつ効果を一層高める上では半導体領域の内部に第2ダ
イオード層と連続した同じ導電形の埋込層を第1ダイオ
ード層を下側からほぼ覆うように設けるのが有利であ
る。
トキーバリアダイオードでは、一方の導電形の半導体領
域と、その表面から拡散した他方の導電形の第1ダイオ
ード層と、それと導電接続しかつその一方側の半導体領
域の表面とショットキー接合を形成するように設けたバ
リア膜と、第1ダイオード層の他方側の半導体領域の表
面から第1ダイオード層より深く拡散した他方の導電形
の第2ダイオード層と、両ダイオード層相互間の半導体
領域の上側に配設したゲートとを設け、バリア膜と半導
体領域の裏面側から1対の主端子を導出するとともにゲ
ートからその下側の半導体領域の表面のチャネルを制御
する制御端子を導出し、オン状態でチャネルを導通さ
せ,かつチャネルを非導通状態にした上でオフ状態にす
ることによって上述の目的を達成する。この第1発明が
もつ効果を一層高める上では半導体領域の内部に第2ダ
イオード層と連続した同じ導電形の埋込層を第1ダイオ
ード層を下側からほぼ覆うように設けるのが有利であ
る。
【0012】本件の第2発明では、第1発明のように第
2ダイオード層を第1ダイオード層よりもとくに深く拡
散することなく、第1ダイオード層の他方側の周縁を除
いてそれを下側から覆うように半導体領域よりも高い不
純物濃度で拡散された一方の導電形のウエルを設ける構
成とする。さらに第3発明では、第1ダイオード層は半
導体領域の表面から拡散するが、第2ダイオード層を半
導体領域内の第1ダイオード層の下方にそれに対応する
パターンに埋め込み拡散で作り込み、第1ダイオード層
の表面から溝を第2ダイオード層に達するまで掘り込
み、この溝の中にゲートを絶縁膜を介して充填するよう
に作り込む構成とする。
2ダイオード層を第1ダイオード層よりもとくに深く拡
散することなく、第1ダイオード層の他方側の周縁を除
いてそれを下側から覆うように半導体領域よりも高い不
純物濃度で拡散された一方の導電形のウエルを設ける構
成とする。さらに第3発明では、第1ダイオード層は半
導体領域の表面から拡散するが、第2ダイオード層を半
導体領域内の第1ダイオード層の下方にそれに対応する
パターンに埋め込み拡散で作り込み、第1ダイオード層
の表面から溝を第2ダイオード層に達するまで掘り込
み、この溝の中にゲートを絶縁膜を介して充填するよう
に作り込む構成とする。
【0013】なお、上記の第1〜第3発明のいずれで
も、バリア膜の半導体領域とショットキーバリア接合を
形成する部分に通例のクロームやチタン等の金属を用
い、かつ通常は半導体領域をn形に,第1と第2ダイオ
ード層をp形にすることでよい。数百Vのダイオード耐
圧を要する場合には半導体領域を比抵抗が数十Ωcm以上
のかなり高抵抗性とするのがよい。また、第1および第
2ダイオード層の相互間の半導体領域の表面部に形成す
るゲート下のチャネルは数μm以下と短くしてそのオン
抵抗を減少させるのが有利であり、このチャネルをダイ
オードのオフ動作に先立って非導通状態とする時間は数
十nS程度に設定するのがよい。
も、バリア膜の半導体領域とショットキーバリア接合を
形成する部分に通例のクロームやチタン等の金属を用
い、かつ通常は半導体領域をn形に,第1と第2ダイオ
ード層をp形にすることでよい。数百Vのダイオード耐
圧を要する場合には半導体領域を比抵抗が数十Ωcm以上
のかなり高抵抗性とするのがよい。また、第1および第
2ダイオード層の相互間の半導体領域の表面部に形成す
るゲート下のチャネルは数μm以下と短くしてそのオン
抵抗を減少させるのが有利であり、このチャネルをダイ
オードのオフ動作に先立って非導通状態とする時間は数
十nS程度に設定するのがよい。
【0014】
【作用】本件の第1〜第3発明のいずれも従来の pinや
SPiN形におけるダイオード層のかわりに第1および第2
ダイオード層を設け、前者に高耐圧化のために空乏層を
広がらせる作用を,後者に順方向電圧を減少させるため
伝導度変調を起こさせる作用をそれぞれ分担させ、かつ
両者間をゲート制御により接続または切り離せるように
しておき、オン状態では第1ダイオード層に第2ダイオ
ード層を接続してその下側の半導体領域内の伝導度変調
を維持させて順方向電圧を低めるが、オフ動作直前に第
2ダイオード層を第1ダイオード層から分離して伝導度
変調作用を停止させ、逆回復時に空乏層を広げるべき領
域内のキャリア数を減らしておいた上でオフ動作をさせ
ることによりショットキーバリアダイオードの逆回復動
作を速めてスイッチング損失を減少させるものである。
SPiN形におけるダイオード層のかわりに第1および第2
ダイオード層を設け、前者に高耐圧化のために空乏層を
広がらせる作用を,後者に順方向電圧を減少させるため
伝導度変調を起こさせる作用をそれぞれ分担させ、かつ
両者間をゲート制御により接続または切り離せるように
しておき、オン状態では第1ダイオード層に第2ダイオ
ード層を接続してその下側の半導体領域内の伝導度変調
を維持させて順方向電圧を低めるが、オフ動作直前に第
2ダイオード層を第1ダイオード層から分離して伝導度
変調作用を停止させ、逆回復時に空乏層を広げるべき領
域内のキャリア数を減らしておいた上でオフ動作をさせ
ることによりショットキーバリアダイオードの逆回復動
作を速めてスイッチング損失を減少させるものである。
【0015】以下、第1発明について図1を参照しなが
らこの作用を説明する。図1(a) はショットキーバリア
ダイオードの単位構造を示し、実際には図示の構造が図
2に示すよう図の左右方向に対称的に繰り返される。チ
ップ10の基板1の上の半導体領域2はふつう図のように
n形で、その表面から第1ダイオード層3とそれより深
い第2ダイオード層4がp形で拡散され、両層間の狭い
半導体領域2の上側にゲート絶縁膜5を介してゲート6
が配設される。バリア膜20は半導体領域2とはショット
キーバリア接合を形成し, 第1ダイオード層3とは導電
接続するように設けられ、このバリア膜20からダイオー
ドの正側の主端子Pが,半導体領域1の下側の基板1に
導電接続する電極膜8から負側の主端子Nが,ゲート6
から制御端子Gがそれぞれ導出される。
らこの作用を説明する。図1(a) はショットキーバリア
ダイオードの単位構造を示し、実際には図示の構造が図
2に示すよう図の左右方向に対称的に繰り返される。チ
ップ10の基板1の上の半導体領域2はふつう図のように
n形で、その表面から第1ダイオード層3とそれより深
い第2ダイオード層4がp形で拡散され、両層間の狭い
半導体領域2の上側にゲート絶縁膜5を介してゲート6
が配設される。バリア膜20は半導体領域2とはショット
キーバリア接合を形成し, 第1ダイオード層3とは導電
接続するように設けられ、このバリア膜20からダイオー
ドの正側の主端子Pが,半導体領域1の下側の基板1に
導電接続する電極膜8から負側の主端子Nが,ゲート6
から制御端子Gがそれぞれ導出される。
【0016】p形の第1,第2ダイオード層3,4と両
層に挟まれたn形の半導体領域2の表面部とその上側の
ゲート6とからなる電界効果トランジスタはpチャネル
形であり、制御端子Gを正側の主端子Pに対し負の電位
に置いたときオンして両ダイオード層3と4を相互に接
続し、同電位に置きまたは図1(b) に示す正のゲート電
圧Vgを掛けた時にオフして両者を切り離す。本発明では
ダイオードのオン時にこのトランジスタをオン状態にし
て第2ダイオード層4に正側主端子Pの電位を掛ける。
このとき、第2ダイオード層4の方が深く拡散されてい
るので、下側の半導体領域2へのホールhの注入はこの
第2ダイオード層4から起き、その下の領域MZ内の伝導
度変調作用により電子e等の電流が正側主端子Pの方に
流れる。このオン状態ではダイオードは図1(c) の低い
順方向電圧Vnで導通するが、第1ダイオード層3はほぼ
遊んでいる状態にある。
層に挟まれたn形の半導体領域2の表面部とその上側の
ゲート6とからなる電界効果トランジスタはpチャネル
形であり、制御端子Gを正側の主端子Pに対し負の電位
に置いたときオンして両ダイオード層3と4を相互に接
続し、同電位に置きまたは図1(b) に示す正のゲート電
圧Vgを掛けた時にオフして両者を切り離す。本発明では
ダイオードのオン時にこのトランジスタをオン状態にし
て第2ダイオード層4に正側主端子Pの電位を掛ける。
このとき、第2ダイオード層4の方が深く拡散されてい
るので、下側の半導体領域2へのホールhの注入はこの
第2ダイオード層4から起き、その下の領域MZ内の伝導
度変調作用により電子e等の電流が正側主端子Pの方に
流れる。このオン状態ではダイオードは図1(c) の低い
順方向電圧Vnで導通するが、第1ダイオード層3はほぼ
遊んでいる状態にある。
【0017】本発明ではダイオードがオフ動作する直
前, 図1(b) にτで示す数十nS程度の短時間前にゲート
電圧Vgを与えて第2ダイオード層4を第1ダイオード層
3から切り離す。これにより第2ダイオード層4の下の
半導体領域2の電位が上がってホールの注入がなくなる
ので伝導度変調作用が停止し、電流に伴うキャリア移動
等により空乏層領域DZを含めて半導体領域2内のキャリ
ア濃度が下がる。本発明ではこの空乏層領域DZ内のキャ
リア数が少ない状態でダイオードがオフ動作するので、
キャリアの変位電流である図1(c) の逆方向電流Irが従
来よりも減少し、これが流れる逆回復時間Trも従来より
短くなる。
前, 図1(b) にτで示す数十nS程度の短時間前にゲート
電圧Vgを与えて第2ダイオード層4を第1ダイオード層
3から切り離す。これにより第2ダイオード層4の下の
半導体領域2の電位が上がってホールの注入がなくなる
ので伝導度変調作用が停止し、電流に伴うキャリア移動
等により空乏層領域DZを含めて半導体領域2内のキャリ
ア濃度が下がる。本発明ではこの空乏層領域DZ内のキャ
リア数が少ない状態でダイオードがオフ動作するので、
キャリアの変位電流である図1(c) の逆方向電流Irが従
来よりも減少し、これが流れる逆回復時間Trも従来より
短くなる。
【0018】なお、第2ダイオード層4の切り離し後は
伝導度変調作用がなくなるのでダイオードの順方向電圧
Vnが図1(c) に示すよう短時間τ内だけ上昇するが、こ
れに応じ電流Iが減少して空乏層領域DZ内のキャリア数
がオフ動作開始前に下がる。以上の動作により本発明に
よるダイオードでは逆方向電流Irが従来の半分以下にま
で減少し、かつ逆回復時間Trも短くなるので電圧Vが逆
方向電圧Vrに静定するまでの過渡電圧Vtと逆方向電流Ir
との積の時間的積分であるスイッチング損失が従来の数
分の1程度にまで減少する。
伝導度変調作用がなくなるのでダイオードの順方向電圧
Vnが図1(c) に示すよう短時間τ内だけ上昇するが、こ
れに応じ電流Iが減少して空乏層領域DZ内のキャリア数
がオフ動作開始前に下がる。以上の動作により本発明に
よるダイオードでは逆方向電流Irが従来の半分以下にま
で減少し、かつ逆回復時間Trも短くなるので電圧Vが逆
方向電圧Vrに静定するまでの過渡電圧Vtと逆方向電流Ir
との積の時間的積分であるスイッチング損失が従来の数
分の1程度にまで減少する。
【0019】
【実施例】以下、図を参照して本件発明の実施例を説明
する。図2は図1に対応する第1発明によるショットキ
ーバリアダイオードの構造例, 図3はその異なる構造
例,図4は第2発明によるショットキーバリアダイオー
ドの構造例, 図5は第3発明によるショットキーバリア
ダイオードの構造例をそれぞれ示すそれらの一部拡大断
面図であり、これらのいずれのにも前に説明した図6や
図7に対応する部分に同じ符号が付けられている。
する。図2は図1に対応する第1発明によるショットキ
ーバリアダイオードの構造例, 図3はその異なる構造
例,図4は第2発明によるショットキーバリアダイオー
ドの構造例, 図5は第3発明によるショットキーバリア
ダイオードの構造例をそれぞれ示すそれらの一部拡大断
面図であり、これらのいずれのにも前に説明した図6や
図7に対応する部分に同じ符号が付けられている。
【0020】第1発明を示す図2のn形の半導体基板1
上に成長させるエピタキシャル層であるn形の半導体領
域2はダイオード耐圧が200V以上の場合は比抵抗が数十
Ωcm以上, 例えば60〜150 Ωcmのかなり高抵抗性としそ
の厚みは数十μmとするのがよい。その表面から拡散す
るp形の第1ダイオード層3と第2ダイオード層4の不
純物濃度はいずれも例えば1015原子/cm3 とし、前者を
例えば1μmの深さの3μmの幅に, 後者をそれよりも
深い数μmの深さの数μmの幅にそれぞれ拡散するのが
よい。両層の間隔である電界効果トランジスタのチャネ
ル長はそのオン抵抗を減少させるため極力短く, 例えば
1〜2μmとするのが望ましい。なお、実際のダイオー
ド用のチップ10では図のような構造が必要な電流容量に
応じ図の左右方向に数〜数十回繰り返される。
上に成長させるエピタキシャル層であるn形の半導体領
域2はダイオード耐圧が200V以上の場合は比抵抗が数十
Ωcm以上, 例えば60〜150 Ωcmのかなり高抵抗性としそ
の厚みは数十μmとするのがよい。その表面から拡散す
るp形の第1ダイオード層3と第2ダイオード層4の不
純物濃度はいずれも例えば1015原子/cm3 とし、前者を
例えば1μmの深さの3μmの幅に, 後者をそれよりも
深い数μmの深さの数μmの幅にそれぞれ拡散するのが
よい。両層の間隔である電界効果トランジスタのチャネ
ル長はそのオン抵抗を減少させるため極力短く, 例えば
1〜2μmとするのが望ましい。なお、実際のダイオー
ド用のチップ10では図のような構造が必要な電流容量に
応じ図の左右方向に数〜数十回繰り返される。
【0021】第1および第2ダイオード層3, 4の相互
間の半導体領域2の上側にごく薄いゲート酸化膜5を介
し多結晶シリコンのゲート6を配設した後、その全面を
覆うよう燐シリケートガラス等の層間絶縁膜7を成膜し
かつフォトエッチングにより窓を開口する。次にクロー
ムやチタン等のバリアメタルとアルミ等との複合膜であ
るバリア膜20を全面に成膜して、窓の中で半導体領域2
とショットキーバリア接合を形成させるとともに第1ダ
イオード層3と導電接続する。また、裏面側に電極膜8
を成膜して図示の完成状態とする。なお、ゲート6用の
図1(a) の制御端子Gは図示の断面以外の個所から導出
される。この図2の構造のダイオードの動作は前に図1
を参照して説明したとおりである。
間の半導体領域2の上側にごく薄いゲート酸化膜5を介
し多結晶シリコンのゲート6を配設した後、その全面を
覆うよう燐シリケートガラス等の層間絶縁膜7を成膜し
かつフォトエッチングにより窓を開口する。次にクロー
ムやチタン等のバリアメタルとアルミ等との複合膜であ
るバリア膜20を全面に成膜して、窓の中で半導体領域2
とショットキーバリア接合を形成させるとともに第1ダ
イオード層3と導電接続する。また、裏面側に電極膜8
を成膜して図示の完成状態とする。なお、ゲート6用の
図1(a) の制御端子Gは図示の断面以外の個所から導出
される。この図2の構造のダイオードの動作は前に図1
を参照して説明したとおりである。
【0022】しかし、このダイオード構造では図1から
わかるようにオンの状態で第2ダイオード層4の下の伝
導度変調領域MZから空乏層領域DZへの電子e等のキャリ
アが第1ダイオード層3に若干まとい付き気味に流れや
すく、この流路内の電位降下により第1ダイオード層3
から半導体領域2へのホール注入が完全にはなくならな
い。図3に示す実施例はこの点を改善するもので、第2
ダイオード層4と同じp形の埋込層4aをそれと接続して
設け、図示のように第1ダイオード層3を下側からほぼ
覆うようにする。このために、基板1上に下側のエピタ
キシャル層2aを成長させ、埋込層4aを拡散した上で上側
のエピタキシャル層2bを成長させ、第2ダイオード層4
を埋込層4aに接続するように深く拡散する。
わかるようにオンの状態で第2ダイオード層4の下の伝
導度変調領域MZから空乏層領域DZへの電子e等のキャリ
アが第1ダイオード層3に若干まとい付き気味に流れや
すく、この流路内の電位降下により第1ダイオード層3
から半導体領域2へのホール注入が完全にはなくならな
い。図3に示す実施例はこの点を改善するもので、第2
ダイオード層4と同じp形の埋込層4aをそれと接続して
設け、図示のように第1ダイオード層3を下側からほぼ
覆うようにする。このために、基板1上に下側のエピタ
キシャル層2aを成長させ、埋込層4aを拡散した上で上側
のエピタキシャル層2bを成長させ、第2ダイオード層4
を埋込層4aに接続するように深く拡散する。
【0023】この図3の構造では埋込層4aの下側の半導
体領域2a内で伝導度変調が起こり、キャリアはこの伝導
度変調領域MZから第1ダイオード層3の相互間にある空
乏層領域DZに直接に流れる。従って、この実施例ではオ
フ動作直前に第2ダイオード層4を切り離した状態でも
第1ダイオード層3からのホール注入が起きず、その下
側の半導体領域2b内に伝導度変調作用が起きないので逆
回復電流を減少させる本発明の効果を一層高めることが
できる。
体領域2a内で伝導度変調が起こり、キャリアはこの伝導
度変調領域MZから第1ダイオード層3の相互間にある空
乏層領域DZに直接に流れる。従って、この実施例ではオ
フ動作直前に第2ダイオード層4を切り離した状態でも
第1ダイオード層3からのホール注入が起きず、その下
側の半導体領域2b内に伝導度変調作用が起きないので逆
回復電流を減少させる本発明の効果を一層高めることが
できる。
【0024】図4に示す第2発明によるショットキーバ
リアダイオードは、第1ダイオード層3,第2ダイオー
ド層4,ゲート6,バリア膜20等の配置は前の図2の構
造とほぼ同じであるが、第2ダイオード層4が第1ダイ
オード層3と同じ深さに拡散され、かつ第1ダイオード
層3を下側からほぼ覆うn形のウエル3aが設けられる点
が異なる。この第2発明では第1と第2ダイオード層3
と4は同じ深さでよいので、それらをゲート6をマスク
ないしその一部に利用する不純物の同時イオン注入と同
時熱拡散により作り込むのがよい。ウエル3aは第1ダイ
オード層3より1〜2μm程度深くそれとは逆のn形で
1015原子/cm3 程度以上の不純物濃度で拡散し、かつ図
示のように第1ダイオード層3の第2ダイオード層4側
の周縁と重ならないパターンで作り込むようにする。
リアダイオードは、第1ダイオード層3,第2ダイオー
ド層4,ゲート6,バリア膜20等の配置は前の図2の構
造とほぼ同じであるが、第2ダイオード層4が第1ダイ
オード層3と同じ深さに拡散され、かつ第1ダイオード
層3を下側からほぼ覆うn形のウエル3aが設けられる点
が異なる。この第2発明では第1と第2ダイオード層3
と4は同じ深さでよいので、それらをゲート6をマスク
ないしその一部に利用する不純物の同時イオン注入と同
時熱拡散により作り込むのがよい。ウエル3aは第1ダイ
オード層3より1〜2μm程度深くそれとは逆のn形で
1015原子/cm3 程度以上の不純物濃度で拡散し、かつ図
示のように第1ダイオード層3の第2ダイオード層4側
の周縁と重ならないパターンで作り込むようにする。
【0025】この図4の構造のショットキーバリアダイ
オードでも、オン時にはゲート6の下側のチャネルを導
通状態にして第2ダイオード層4の下側の半導体領域2
内で伝導度変調を起こさせて順方向電圧を低減する。こ
の際、伝導度変調領域MZからバリア膜20に向けて流れる
電流が図のように第1ダイオード層3の下を横方向に通
るが、半導体領域2より高不純物濃度で比抵抗が小さい
n形のウエル3aが第1ダイオード層3を下側から覆って
いるので、それからのホールの注入はほとんど発生しな
い。次に、オフ動作の直前にゲート6の下側のチャネル
を非導通状態にすると、第2ダイオード層4が第1ダイ
オード層3から切り離されるので、その直後にホールが
半導体領域2に注入されても第2ダイオード層4の電位
がすぐに半導体領域2と同じになって注入が止まる。こ
れにより、半導体領域2の伝導度変調作用が停止してそ
の内部のキャリア数が減少した状態でショットキーバリ
アダイオードがオフ動作するのでその逆回復電流が減少
する。
オードでも、オン時にはゲート6の下側のチャネルを導
通状態にして第2ダイオード層4の下側の半導体領域2
内で伝導度変調を起こさせて順方向電圧を低減する。こ
の際、伝導度変調領域MZからバリア膜20に向けて流れる
電流が図のように第1ダイオード層3の下を横方向に通
るが、半導体領域2より高不純物濃度で比抵抗が小さい
n形のウエル3aが第1ダイオード層3を下側から覆って
いるので、それからのホールの注入はほとんど発生しな
い。次に、オフ動作の直前にゲート6の下側のチャネル
を非導通状態にすると、第2ダイオード層4が第1ダイ
オード層3から切り離されるので、その直後にホールが
半導体領域2に注入されても第2ダイオード層4の電位
がすぐに半導体領域2と同じになって注入が止まる。こ
れにより、半導体領域2の伝導度変調作用が停止してそ
の内部のキャリア数が減少した状態でショットキーバリ
アダイオードがオフ動作するのでその逆回復電流が減少
する。
【0026】図5に示す第3発明によるショットキーバ
リアダイオードでは第2ダイオード層4を埋込層とする
ので、チップ10用のn形の基板1上にn形のエピタキシ
ャル層2aを数十μmの所定厚みに成長させて、その表面
に埋込層としてのp形の第2ダイオード層4を拡散した
後にn形のエピタキシャル層2bを数μm程度の厚みに成
長させてチップ10用のウエハとする。次に、その表面の
第2ダイオード層4に対応する部分にp形の第1ダイオ
ード層3をそれとほぼ同じパターンで拡散した後に、そ
の表面から溝6aを第2ダイオード層4に達するまで数μ
m幅のトレンチ状に図のように掘り込み、かつその溝面
にゲート絶縁膜5を被覆する。
リアダイオードでは第2ダイオード層4を埋込層とする
ので、チップ10用のn形の基板1上にn形のエピタキシ
ャル層2aを数十μmの所定厚みに成長させて、その表面
に埋込層としてのp形の第2ダイオード層4を拡散した
後にn形のエピタキシャル層2bを数μm程度の厚みに成
長させてチップ10用のウエハとする。次に、その表面の
第2ダイオード層4に対応する部分にp形の第1ダイオ
ード層3をそれとほぼ同じパターンで拡散した後に、そ
の表面から溝6aを第2ダイオード層4に達するまで数μ
m幅のトレンチ状に図のように掘り込み、かつその溝面
にゲート絶縁膜5を被覆する。
【0027】この第3発明ではこの溝6a内にゲート6を
作り込むので、ついでチップ10用のウエハの溝6a内を含
む全面に多結晶シリコンを成長させた後に、いわゆるエ
ッチバック法によりゲート6用の溝6a内の部分を除いて
チップ10の表面上から多結晶シリコンを除去する。さら
に、ゲート6を覆うように酸化膜等の層間絶縁膜7を付
けた後に、表面側にバリア膜20を第1ダイオード層3と
導電接続しその周囲の半導体領域2bとショットキーバリ
ア接合を形成するように成膜し、かつ裏面側に電極膜8
を成膜して図示の完成状態とする。この状態では第1ダ
イオード層3と第2ダイオード層4の間の溝6a内のゲー
ト6とゲート絶縁膜5を介して対向する半導体領域2bの
表面に電界効果トランジスタのチャネルが形成される。
作り込むので、ついでチップ10用のウエハの溝6a内を含
む全面に多結晶シリコンを成長させた後に、いわゆるエ
ッチバック法によりゲート6用の溝6a内の部分を除いて
チップ10の表面上から多結晶シリコンを除去する。さら
に、ゲート6を覆うように酸化膜等の層間絶縁膜7を付
けた後に、表面側にバリア膜20を第1ダイオード層3と
導電接続しその周囲の半導体領域2bとショットキーバリ
ア接合を形成するように成膜し、かつ裏面側に電極膜8
を成膜して図示の完成状態とする。この状態では第1ダ
イオード層3と第2ダイオード層4の間の溝6a内のゲー
ト6とゲート絶縁膜5を介して対向する半導体領域2bの
表面に電界効果トランジスタのチャネルが形成される。
【0028】図5の構造のショットキーバリアダイオー
ドでも動作は第1発明や第2発明の場合と同様であり、
チャネルを導通させるオン時には第2ダイオード層4の
下の半導体領域2aが伝導度変調領域MZになり、そこから
バリア膜20に向う電流は図のように第1ダイオード層3
の側方を流れるので、図3の場合と同様にそれによる半
導体領域2bへのホールの注入はほぼ皆無である。オフ動
作の直前にチャネルを非導通状態にして伝導度変調領域
MZ内のキャリア数を減少させてオフ時の逆回復電流を減
少させるのも同じである。この第3発明では、溝6aを切
ってゲート6をその中に作り込むために工程数は増える
が、図からわかるようにゲート6の作り込みに要するチ
ップ面積を減少させることができる。
ドでも動作は第1発明や第2発明の場合と同様であり、
チャネルを導通させるオン時には第2ダイオード層4の
下の半導体領域2aが伝導度変調領域MZになり、そこから
バリア膜20に向う電流は図のように第1ダイオード層3
の側方を流れるので、図3の場合と同様にそれによる半
導体領域2bへのホールの注入はほぼ皆無である。オフ動
作の直前にチャネルを非導通状態にして伝導度変調領域
MZ内のキャリア数を減少させてオフ時の逆回復電流を減
少させるのも同じである。この第3発明では、溝6aを切
ってゲート6をその中に作り込むために工程数は増える
が、図からわかるようにゲート6の作り込みに要するチ
ップ面積を減少させることができる。
【0029】
【発明の効果】以上のとおり本発明のショットキーバリ
アダイオードでは、ゲート制御により互いに接続と分離
が可能な第1ダイオード層とそれより深い第2ダイオー
ド層を半導体領域に拡散して、前者には空乏層領域を形
成する作用を,後者には伝導度変調を起こさせる作用を
それぞれ分担させ、オン状態で両ダイオード層を相互に
接続して第2ダイオード層の下側の半導体領域内の伝導
度変調作用を維持させ、オフ動作の直前に第2ダイオー
ド層を分離して伝導度変調を停止させて、半導体領域内
のキャリア数を充分に減少させた上でダイオードをオフ
動作させることにより、次の効果を上げることができ
る。
アダイオードでは、ゲート制御により互いに接続と分離
が可能な第1ダイオード層とそれより深い第2ダイオー
ド層を半導体領域に拡散して、前者には空乏層領域を形
成する作用を,後者には伝導度変調を起こさせる作用を
それぞれ分担させ、オン状態で両ダイオード層を相互に
接続して第2ダイオード層の下側の半導体領域内の伝導
度変調作用を維持させ、オフ動作の直前に第2ダイオー
ド層を分離して伝導度変調を停止させて、半導体領域内
のキャリア数を充分に減少させた上でダイオードをオフ
動作させることにより、次の効果を上げることができ
る。
【0030】(a) 空乏層領域内のキャリア変位電流であ
るオフ動作中のダイオードに流れる逆方向電流を従来の
半分以下に減少させ、これに応じて逆回復時間も短縮さ
れるので逆方向電流と過渡電圧の積のこの逆回復時間内
の積分値であるスイッチング損失を従来の数分の1に減
少させ、ショットキーバリアダイオードを適用可能な範
囲をより高い周波数領域に広げることができる。
るオフ動作中のダイオードに流れる逆方向電流を従来の
半分以下に減少させ、これに応じて逆回復時間も短縮さ
れるので逆方向電流と過渡電圧の積のこの逆回復時間内
の積分値であるスイッチング損失を従来の数分の1に減
少させ、ショットキーバリアダイオードを適用可能な範
囲をより高い周波数領域に広げることができる。
【0031】(b) 逆方向電流の減少によってダイオード
が接続される回路内の浮遊インダクタンス等による過渡
電圧の跳ね上がりを軽減して、回路の誤動作やノイズ発
生のおそれを減少させることができる。 (c) 第1ダイオード層に空乏層領域を形成させてオフ時
の耐圧値を高め、第2ダイオード層によって伝導度変調
を起こさせてオン時の順方向電圧を減少させるので、20
0V以上の耐圧値をもち, 200A以上の電流容量でも順方向
電圧が2〜3V程度の電力用に適したショットキーバリ
アダイオードを提供できる。
が接続される回路内の浮遊インダクタンス等による過渡
電圧の跳ね上がりを軽減して、回路の誤動作やノイズ発
生のおそれを減少させることができる。 (c) 第1ダイオード層に空乏層領域を形成させてオフ時
の耐圧値を高め、第2ダイオード層によって伝導度変調
を起こさせてオン時の順方向電圧を減少させるので、20
0V以上の耐圧値をもち, 200A以上の電流容量でも順方向
電圧が2〜3V程度の電力用に適したショットキーバリ
アダイオードを提供できる。
【図1】本件の第1発明によるショットキーバリアダイ
オードの単位構造およびそれに関連する電圧電流の波形
を示し、同図(a) はその単位構造の断面図、同図(b) は
ゲート電圧の波形図、同図(c) はダイオードの電圧と電
流の波形図である。
オードの単位構造およびそれに関連する電圧電流の波形
を示し、同図(a) はその単位構造の断面図、同図(b) は
ゲート電圧の波形図、同図(c) はダイオードの電圧と電
流の波形図である。
【図2】第1発明の一実施例を示すダイオードの一部拡
大断面図である。
大断面図である。
【図3】第1発明の異なる実施例を示すダイオードの一
部拡大断面図である。
部拡大断面図である。
【図4】本件の第2発明によるショットキーバリアの実
施例を示すその一部拡大断面図である。
施例を示すその一部拡大断面図である。
【図5】本件の第2発明によるショットキーバリアの実
施例を示すその一部拡大断面図である。
施例を示すその一部拡大断面図である。
【図6】従来のショットキーバリアダイオードを示し、
同図(a) と同図(b) はそれぞれ異なる従来のダイオード
の一部拡大断面図である。
同図(a) と同図(b) はそれぞれ異なる従来のダイオード
の一部拡大断面図である。
【図7】従来のSPiN形ショットキーバリアダイオードを
示し、同図(a) はその一部拡大断面図、同図(b) はその
電圧と電流の波形図である。
示し、同図(a) はその一部拡大断面図、同図(b) はその
電圧と電流の波形図である。
1 ショットキーバリアダイオードのチップの半導
体基板 2 半導体領域ないしはエピタキシャル層 2a 半導体領域ないしはエピタキシャル層 2b 半導体領域ないしはエピタキシャル層 3 第1ダイオード層 3a 第1ダイオード層用のウエル 4 第2ダイオード層 5 ゲート絶縁膜 6 ゲート 6a ゲート用の溝 10 ショットキーバリアダイオードのチップ 20 バリア膜 DZ 空乏層領域 e 電子 G 制御端子 h ホール I ショットキーバリアダイオードの電流 Ir 逆方向電流 MZ 伝導度変調領域 N ショットキーバリアダイオードの負側の主端子 P ショットキーバリアダイオードの正側の主端子 Tr 逆回復時間 τ オフ動作前に第2ダイオード層を切り離す時間 V ショットキーバリアダイオードの電圧 Vg ゲート制御用のゲート電圧 Vn ショットキーバリアダイオードの順方向電圧 Vr 逆方向電圧 Vt ショットキーバリアダイオードに掛かる過渡電
圧
体基板 2 半導体領域ないしはエピタキシャル層 2a 半導体領域ないしはエピタキシャル層 2b 半導体領域ないしはエピタキシャル層 3 第1ダイオード層 3a 第1ダイオード層用のウエル 4 第2ダイオード層 5 ゲート絶縁膜 6 ゲート 6a ゲート用の溝 10 ショットキーバリアダイオードのチップ 20 バリア膜 DZ 空乏層領域 e 電子 G 制御端子 h ホール I ショットキーバリアダイオードの電流 Ir 逆方向電流 MZ 伝導度変調領域 N ショットキーバリアダイオードの負側の主端子 P ショットキーバリアダイオードの正側の主端子 Tr 逆回復時間 τ オフ動作前に第2ダイオード層を切り離す時間 V ショットキーバリアダイオードの電圧 Vg ゲート制御用のゲート電圧 Vn ショットキーバリアダイオードの順方向電圧 Vr 逆方向電圧 Vt ショットキーバリアダイオードに掛かる過渡電
圧
Claims (4)
- 【請求項1】一方の導電形の半導体領域と、その表面か
ら拡散された他方の導電形の第1ダイオード層と、第1
ダイオード層と導電接続しかつその一方側の半導体領域
の表面とショットキー接合を形成するように設けられた
バリア膜と、第1ダイオード層の他方側の半導体領域の
表面から第1ダイオード層よりも深く拡散された他方の
導電形の第2ダイオード層と、第1および第2ダイオー
ド層の相互間の半導体領域の上側に配設されたゲートと
を備え、バリア膜および半導体領域の側から1対の主端
子を導出するとともにゲートからその下の半導体領域の
表面のチャネルを制御する制御端子を導出し、オン状態
ではチャネルを導通させチャネルを非導通状態にした上
でオフ動作をさせるようにしたことを特徴とするショッ
トキーバリアダイオード。 - 【請求項2】請求項1に記載のダイオードにおいて、半
導体領域内部に第2ダイオード層と連続した同じ導電形
の埋込層が第1ダイオード層を半導体領域を介して下側
からほぼ覆うように設けられたことを特徴とするショッ
トキーバリアダイオード。 - 【請求項3】一方の導電形の半導体領域と、その表面か
ら拡散された他方の導電形の第1ダイオード層と、第1
ダイオード層と導電接続しかつその一方側の半導体領域
の表面とショットキー接合を形成するように設けられた
バリア膜と、第1ダイオード層の他方側の半導体領域の
表面から拡散された他方の導電形の第2ダイオード層
と、第1および第2ダイオード層の相互間の半導体領域
の上側に配設されたゲートと、第1ダイオード層の他方
側の周縁を除いてそれを下側から覆うように半導体領域
より高い不純物濃度で拡散された一方の導電形のウエル
とを備え、バリア膜と半導体領域の裏面側から1対の主
端子を導出するとともに、ゲートからその下の半導体領
域の表面のチャネルを制御する制御端子を導出し、オン
状態ではチャネルを導通させてチャネルを非導通状態に
した上でオフ動作をさせるようにしたことを特徴とする
ショットキーバリアダイオード。 - 【請求項4】一方の導電形の半導体領域と、その表面か
ら拡散された他方の導電形の第1ダイオード層と、半導
体領域の内部に第1ダイオード層に対応するパターンで
その下方に埋め込み拡散された他方の導電形の第2ダイ
オード層と、第1ダイオード層の表面から第2ダイオー
ド層に達するまで掘り込まれた溝と、溝を絶縁膜を介し
て充填するゲートと、第1ダイオード層と導電接続しか
つその周囲の半導体領域の表面とショットキー接合を形
成するように設けられたバリア膜とを備え、バリア膜お
よび半導体領域の裏面側から1対の主端子を導出すると
ともにゲートから半導体領域の溝内面のチャネルを制御
する制御端子を導出し、オン状態ではチャネルを導通さ
せてチャネルを非導通状態にした上でオフ動作をさせる
ようにしたことを特徴とするショットキーバリアダイオ
ード。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4307385A JP2809253B2 (ja) | 1992-10-02 | 1992-11-18 | 注入制御型ショットキーバリア整流素子 |
US08/129,399 US5430323A (en) | 1992-10-02 | 1993-09-30 | Injection control-type Schottky barrier rectifier |
GB9320158A GB2271882B (en) | 1992-10-02 | 1993-09-30 | Schottky barrier rectifier |
DE4333618A DE4333618C2 (de) | 1992-10-02 | 1993-10-01 | Injektions-gesteuerter Schottky-Gleichrichter |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26394692 | 1992-10-02 | ||
JP4-263946 | 1992-10-02 | ||
JP4307385A JP2809253B2 (ja) | 1992-10-02 | 1992-11-18 | 注入制御型ショットキーバリア整流素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06169087A true JPH06169087A (ja) | 1994-06-14 |
JP2809253B2 JP2809253B2 (ja) | 1998-10-08 |
Family
ID=26546273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4307385A Expired - Fee Related JP2809253B2 (ja) | 1992-10-02 | 1992-11-18 | 注入制御型ショットキーバリア整流素子 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5430323A (ja) |
JP (1) | JP2809253B2 (ja) |
DE (1) | DE4333618C2 (ja) |
GB (1) | GB2271882B (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19534784C1 (de) * | 1995-09-19 | 1997-04-24 | Siemens Ag | Halbleiter-Schaltungselement und Verfahren zu seiner Herstellung |
US5825079A (en) * | 1997-01-23 | 1998-10-20 | Luminous Intent, Inc. | Semiconductor diodes having low forward conduction voltage drop and low reverse current leakage |
US6420757B1 (en) | 1999-09-14 | 2002-07-16 | Vram Technologies, Llc | Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability |
JP2001168351A (ja) * | 1999-12-13 | 2001-06-22 | Fuji Electric Co Ltd | 半導体装置 |
FR2803094B1 (fr) * | 1999-12-22 | 2003-07-25 | St Microelectronics Sa | Fabrication de composants unipolaires |
DE10007416C1 (de) * | 2000-02-18 | 2001-06-21 | Infineon Technologies Ag | Steuerbare Halbleiteranordnung und ihre Verwendung |
JP3860705B2 (ja) | 2000-03-31 | 2006-12-20 | 新電元工業株式会社 | 半導体装置 |
US6580150B1 (en) | 2000-11-13 | 2003-06-17 | Vram Technologies, Llc | Vertical junction field effect semiconductor diodes |
US6537921B2 (en) | 2001-05-23 | 2003-03-25 | Vram Technologies, Llc | Vertical metal oxide silicon field effect semiconductor diodes |
DE10308313B4 (de) | 2003-02-26 | 2010-08-19 | Siemens Ag | Halbleiterdiode, elektronisches Bauteil, Spannungszwischenkreisumrichter und Steuerverfahren |
US6958275B2 (en) * | 2003-03-11 | 2005-10-25 | Integrated Discrete Devices, Llc | MOSFET power transistors and methods |
US7071811B2 (en) * | 2003-09-23 | 2006-07-04 | Lsi Logic Corporation | High performance voltage control diffusion resistor |
DE102004042758B4 (de) * | 2004-09-03 | 2006-08-24 | Infineon Technologies Ag | Halbleiterbauteil |
US7608907B2 (en) | 2005-01-06 | 2009-10-27 | Micrel, Inc. | LDMOS gate controlled schottky diode |
US7064407B1 (en) | 2005-02-04 | 2006-06-20 | Micrel, Inc. | JFET controlled schottky barrier diode |
US7126314B2 (en) * | 2005-02-04 | 2006-10-24 | Micrel, Incorporated | Non-synchronous boost converter including switched schottky diode for true disconnect |
DE102005019860B4 (de) * | 2005-04-28 | 2010-11-18 | Siemens Ag | Steuerbare Halbleiterdiode, elektronisches Bauteil und Spannungszwischenkreisumrichter |
US8901699B2 (en) | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
JP2008244312A (ja) * | 2007-03-28 | 2008-10-09 | Sanyo Electric Co Ltd | 半導体装置 |
JP5171776B2 (ja) * | 2009-09-30 | 2013-03-27 | 株式会社日立製作所 | 半導体装置、及びそれを用いた電力変換装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5935183B2 (ja) * | 1975-08-20 | 1984-08-27 | サンケイ電気 (株) | シヨツトキバリア半導体装置 |
US4641174A (en) * | 1983-08-08 | 1987-02-03 | General Electric Company | Pinch rectifier |
GB2150753B (en) * | 1983-11-30 | 1987-04-01 | Toshiba Kk | Semiconductor device |
GB2176339A (en) * | 1985-06-10 | 1986-12-17 | Philips Electronic Associated | Semiconductor device with schottky junctions |
DE3633161A1 (de) * | 1986-09-30 | 1988-04-07 | Licentia Gmbh | Halbleiterbauelement mit einer anodenseitigen p-zone und einer anliegenden schwach dotierten n-basiszone |
JPH0291975A (ja) * | 1988-09-29 | 1990-03-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
JP2667477B2 (ja) * | 1988-12-02 | 1997-10-27 | 株式会社東芝 | ショットキーバリアダイオード |
JPH0750791B2 (ja) * | 1989-09-20 | 1995-05-31 | 株式会社日立製作所 | 半導体整流ダイオード及びそれを使つた電源装置並びに電子計算機 |
JP2590284B2 (ja) * | 1990-02-28 | 1997-03-12 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
US5278443A (en) * | 1990-02-28 | 1994-01-11 | Hitachi, Ltd. | Composite semiconductor device with Schottky and pn junctions |
CA2064146C (en) * | 1991-03-28 | 1997-08-12 | Hisashi Ariyoshi | Schottky barrier diode and a method of manufacturing thereof |
JPH05218389A (ja) * | 1991-11-21 | 1993-08-27 | Fuji Electric Co Ltd | 半導体整流素子およびその使用方法 |
-
1992
- 1992-11-18 JP JP4307385A patent/JP2809253B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-30 US US08/129,399 patent/US5430323A/en not_active Expired - Lifetime
- 1993-09-30 GB GB9320158A patent/GB2271882B/en not_active Expired - Fee Related
- 1993-10-01 DE DE4333618A patent/DE4333618C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB2271882A (en) | 1994-04-27 |
DE4333618A1 (de) | 1994-04-07 |
GB2271882B (en) | 1996-03-20 |
DE4333618C2 (de) | 1999-05-20 |
US5430323A (en) | 1995-07-04 |
JP2809253B2 (ja) | 1998-10-08 |
GB9320158D0 (en) | 1993-11-17 |
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Legal Events
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R250 | Receipt of annual fees |
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