JP2008071818A - 半導体装置 - Google Patents

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Abstract

【課題】二つの素子領域間に介在するシールリングを通じたノイズ伝搬を抑制する。
【解決手段】半導体装置１００は、ロジック部およびアナログ部を有する。半導体装置１００は、シリコン基板１０１、層間絶縁膜１７３、層間絶縁膜１７３中に埋設された導電膜により構成されロジック部１５１の外周を取り囲むシールリング１０５、およびシリコン基板１０１に設けられたウェルにより構成されるとともにロジック部からシールリング１０５を経由してアナログ部に至る経路の導通を遮断するＮウェルガードリング１６１を有する。Ｎウェルガードリング１６１は、シールリング領域１０６とロジック部またはアナログ部との間に配置される。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、複数の素子領域およびシールリングを有する半導体装置に関する。
半導体チップの吸湿性を向上させて、回路形成領域を保護するために、半導体チップの周囲に、シールリングと呼ばれる保護構造が設けられる。シールリングは、回路形成領域と同様の配線層およびコンタクト（またはビア）によって形成される。
ところが、一般に、シールリングは、半導体基板と電気的に接続されるため、デジタル回路などのノイズを発生しやすい素子領域を含むチップにおいて、ノイズがシールリングを介して他の素子領域に伝搬し、他の領域に設けられた素子に誤作動を生じさせる場合があった。
こうしたノイズの伝搬を抑制する方法として、従来、特許文献１に記載のものがある。特許文献１には、シールリングの形成領域中に、ロジック部からシールリングを経由してアナログ部に至る経路の導通を遮断する非導通部を設けることが記載されている。
特開２００６−１４７６６８号公報
上記特許文献１に記載の方法は、シールリングから半導体基板への基板法線方向のノイズの伝搬を抑制するのに有効であると考えられる。
ところが、本発明者が検討したところ、特許文献１の方法を用いてもなお、ノイズの伝搬を抑制する点で改善の余地がある場合があった。
本発明によれば、
第一素子領域および第二素子領域を有する半導体装置であって、
半導体基板と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜中に埋設された導電膜により構成され、前記第一素子領域の外周を取り囲む環状のシールリングと、
前記半導体基板に設けられたウェルにより構成されるとともに、前記第一素子領域から前記シールリングを経由して前記第二素子領域に至る経路の導通を遮断する遮断領域と、
を有し、
前記第二素子領域が、前記シールリングの内側または外側に配置され、
前記遮断領域が、前記シールリングの形成領域と前記第一素子領域または前記第二素子領域との間に配置された、半導体装置が提供される。
前述したように、所定の素子領域において発生するノイズがシールリングを介して他の素子領域に伝搬し、これにより他の素子領域に設けられた素子が誤作動等を生じる場合がある。
こうしたノイズの伝搬を抑制するため、本発明においては、シールリングの形成領域と第一素子領域または第二素子領域との間の領域に遮断領域を設ける。この遮断領域は、半導体基板に設けられたウェルにより構成される。ウェルにより構成されたガードリングを半導体基板に設けることにより、半導体基板の面内方向におけるノイズの伝搬が支配的な場合であっても、基板面内方向のノイズの伝搬を効果的に抑制することができる。よって、第一または第二素子領域に設けられた素子の誤差動等を抑制することができる。なお、ウェルの不純物濃度プロファイルについては特に制限がなく、種々の態様のものを採用することができる。
ここで、「遮断領域」は、第一素子領域からシールリングを経由して第二素子領域に至る経路の導通を遮断することにより、第一素子領域と第二素子領域とを非導通状態とする領域である。遮断領域は、
第一素子領域とシールリングの形成領域との間の領域、または
第二素子領域とシールリングの形成領域との間の領域
に設けられ、上記領域における半導体基板の面内方向の導通を遮断する。
一般に、ある領域のインピーダンスＺは、下記式（１）で示される。
Ｚ＝Ｒ＋ｊ（ωＬ−１／ωＣ） （１）
（ただし、上記式（１）において、ωは周波数、Ｒは電気抵抗、Ｌは自己インダクタンス、Ｃは容量である。）
本発明における遮断領域とは、上式（１）で示されるインピーダンスが充分に高く、第一素子領域および第二素子領域のうちの一方で発生したノイズが他方に伝搬することを、実用上問題のない程度に抑制する機能を有する。
ウェルにより構成される遮断領域の具体的態様としては、
（ｉ）ウェルと隣接する領域との間に形成されるＰＮ接合面、および
（ｉｉ）半導体基板からウェルを介して基板外部に電流を逃がす経路
等が挙げられる。
上記（ｉ）は、上記（１）式においてＣを小さくすることでＺを大きくするものである。（ｉ）の構成の例として、たとえば遮断領域を構成するウェルが、側面において半導体基板中の隣接する領域とＰＮ接合を形成しているものが挙げられる。このとき、上記式（１）より、Ｃの大きさを減少させることにより、Ｚを好適に増加させることができる。ウェルの側面と隣接領域との界面をＰＮ接合面とすることにより、半導体基板の面内方向のノイズの伝搬を効果的に抑制することができる。
なお、上記（ｉ）の構成は、第一素子領域および第二素子領域のうちの一方にアナログ回路素子およびデジタル回路素子が形成される構成とした場合に、特に効果的である。このような構成においてデジタル回路素子で発生したノイズが上記経路を伝搬する場合、経路中の容量Ｃの合計を効果的に低減させることにより、インピーダンスＺを好適に増加させることができる。この効果は、上記式（１）においてωが小さいときに顕著に発揮され、低周波ノイズの伝搬を効果的に抑制することができる。
また、上記（ｉｉ）は、上記（１）式のＺの大きさが基板面内方向よりも相対的に小さい経路を設けて当該経路にノイズを優先的に伝搬させるものである。（ｉｉ）の構成の例として、半導体基板と同じ導電型のウェルにより構成される遮断領域を設け、ウェルが所定の電位に固定される態様が挙げられる。このとき、ウェルを所定の電位に固定し、ノイズを固定電位側に逃がすことにより、半導体基板の面内方向のノイズの伝搬を効果的に抑制することができる。
なお、遮断領域による導通の遮断は、ノイズの伝搬を所望のレベル以下に低減できる程度であれば充分であり、ノイズの伝搬を引き起こさない程度であれば微小な電流が流れるものであってもよい。
以上のように、本発明においては、半導体基板に設けられたウェルにより構成された遮断領域が設けられている。遮断領域は、第一素子領域からシールリングを経由して第二素子領域に至る経路における半導体基板の面内方向の導通を遮断するため、第一および第二素子領域間のノイズの伝搬を確実に抑制することができる。
なお、遮断領域は、たとえばシールリングの側方に、シールリングに沿って設けられた部材とすることができるが、必ずしもシールリングに沿って設けられていなくてもよい。たとえば、遮断領域は、半導体基板の中央に設けられた第一素子領域の少なくとも一部を取り囲む部材であってもよい。
また、遮断領域は、
（Ｉ）第一素子領域とシールリングの形成領域との間の領域における半導体基板の面内のノイズ伝搬、または、
（ＩＩ）第二素子領域とシールリングの形成領域との間の領域における半導体基板の面内のノイズ伝搬
の少なくともいずれかを抑制するように構成されていればよい。
遮断領域の平面形状は、たとえば環状とすることができるが、上記（Ｉ）または（ＩＩ）を抑制できる形状であれば、完全に閉じた環であるものには限られず、環の一部が欠けている形状のものや、環の一部が層間絶縁膜により離隔されている構成のものも含まれる。
また、シールリングは、少なくとも第一素子領域を取り囲んでいればよく、第二素子領域は、シールリングの内側にあっても外側にあってもよい。つまり、シールリングよりもダイシングライン側に、第二素子領域が設けられていてもよい。
また、本明細書において、「シールリングの形成領域」は、シールリングが完全な環状であるかどうかに関わらず、平面視においてシールリングを含む環状の領域を指す。この領域は、シールリングに加えて、たとえば半導体基板、半導体基板上に設けられた層間絶縁膜を含む領域である。
本発明によれば、二つの素子領域間に介在するシールリングを通じたノイズ伝搬を効果的に抑制することができる。
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
以下の実施形態では、シールリングが半導体基板の周縁に沿って設けられた構成を主に例示するが、本発明はこれに限定されるものではなく、シールリングは、半導体基板の素子形成面の任意の領域に設けることができる。この点については、図１０および図１１を参照して後述する。
（第一の実施形態）
図１は、本実施形態の半導体装置の平面構成の概略を示す図である。また、図２は、図１に示した半導体装置１００のＡ−Ａ'断面図である。図２では、シールリング領域１０６とその内側に設けられたロジック部１５１の内部回路の構成が例示されている。なお、アナログ部１５３の断面は、たとえばロジック部１５１の断面と同様である。
図１および図２に示した半導体装置１００は、第一素子領域（ロジック部１５１）および第二素子領域（アナログ部１５３）の二つの素子領域を有する。ロジック部１５１はノイズ１７５の発生源となりうる素子領域であり、アナログ部１５３は、被害回路となりうる素子領域である。
また、半導体装置１００は、半導体基板（シリコン基板１０１）と、シリコン基板１０１上に設けられた層間絶縁膜１７３と、層間絶縁膜１７３中に埋設された導電膜により構成され、ロジック部１５１の外周を取り囲む環状のシールリング１０５と、シリコン基板１０１に設けられたウェルにより構成されるとともに、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る経路の導通を遮断する遮断領域（Ｎウェルガードリング１６１）と、を有する。
アナログ部１５３は、シールリング１０５の内側または外側に配置される。本実施形態では、アナログ部１５３がシールリング１０５の内側に配置されている。そして、シールリング１０５が、ロジック部１５１およびアナログ部１５３の外周を取り囲んでいる。
なお、本実施形態では、シールリング領域１０６に、三つの環状のシールリング１０５が設けられている。以下、この三重のシールリング１０５の形成領域をシールリング領域１０６とも呼ぶ。シールリング領域１０６は、シリコン基板１０１のダイシング面１０３に沿って設けられており、ロジック部１５１およびアナログ部１５３の外周を取り囲む環状の領域である。
各シールリング１０５は、第一リング１２５、第一配線１２９、第二リング１３３、第二配線１３７、第三リング１４１および第三配線１４５が下からこの順に積層された環状体である。第一リング１２５、第一配線１２９、第二リング１３３、第二配線１３７、第三リング１４１および第三配線１４５は、いずれも、環状の導電膜からなる。これらの導電膜の材料は、具体的には、銅（Ｃｕ）等の金属であり、ダマシン法等により形成することができる。
シールリング領域１０６において、シリコン基板１０１の表面近傍に、シリコン基板１０１の導電型と同じ導電型の第一拡散層（Ｐ＋拡散層１１３）が設けられ、Ｐ＋拡散層１１３の下面に接して、シリコン基板１０１の導電型と反対導電型の第二拡散層（Ｎウェル１１１）が設けられている。
シールリング領域１０６を構成する三つのシールリング１０５は、いずれも共通のＰ＋拡散層１１３に接して設けられている。各シールリング１０５は、第一リング１２５の下面において、共通のＰ＋拡散層１１３の表面に接している。なお、Ｐ＋拡散層１１３の側面外周は、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域１２１によって被覆され、絶縁されている。
また、シールリング１０５は、層間絶縁膜１７３の下面から上面にわたって設けられている。層間絶縁膜１７３は、たとえば複数の絶縁膜の積層膜である。
次に、ロジック部１５１の断面構成を説明する。
ロジック部１５１においては、シリコン基板１０１の表面近傍に、互いに隣接するＮウェル１１１およびＰウェル１０９が設けられている。Ｎウェル１１１の上部の領域に、ゲート絶縁膜１１７、ゲート電極１１９およびソース・ドレイン領域として機能するＰ＋拡散層１１３が設けられている。また、Ｐウェル１０９の上部の領域にも、ゲート絶縁膜１１７およびゲート電極１１９が設けられている。また、Ｐウェル１０９の上部の領域に、ソース・ドレイン領域として機能するＮ＋拡散層１１５が設けられている。Ｎ＋拡散層１１５の側方において、Ｐウェル１０９の上部の領域に、Ｐ＋拡散層１１３が形成されている。Ｐ＋拡散層１１３およびＮ＋拡散層１１５は、素子分離領域１２１により離隔されている。
Ｐウェル１０９上のＰ＋拡散層１１３は第一プラグ１２４に接続されている。第一プラグ１２４上に、第一配線１２６、第二プラグ１６５、第二配線１６７、第三プラグ１６９および第三配線１７１が積層されており、これらが多層配線構造をなしている。
また、ゲート電極１１９は、第一プラグ１６３に接続されている。第一プラグ１６３上にも、第一配線１２６、第二プラグ１６５、第二配線１６７、第三プラグ１６９および第三配線１７１が積層されており、これらが多層配線構造をなしている。
なお、第一リング１２５と第一プラグ１２４とは同一水準に設けられている。同様に、第一配線１２９と第一配線１２６、第二リング１３３と第二プラグ１６５、第二配線１３７と第二配線１６７、第三リング１４１と第三プラグ１６９、および第三配線１４５と第三配線１７１の組み合わせについても、それぞれ、同一水準に設けられている。
遮断領域として機能するＮウェルガードリング１６１は、シールリングの形成領域（シールリング領域１０６）とロジック部１５１またはアナログ部１５３との間に配置されている。本実施形態では、シールリング領域１０６とロジック部１５１との間、およびシールリング領域１０６とアナログ部１５３との間の両方にＮウェルガードリング１６１が設けられている。また、Ｎウェルガードリング１６１が、平面視において、ロジック部１５１およびアナログ部１５３の外周全体を取り囲む環状の領域である。
Ｎウェルガードリング１６１は、シリコン基板１０１に所定の導電型の不純物、ここではＮ型の不純物がドープされたウェルである。本実施形態では、シリコン基板１０１の導電型はＰ型であり、Ｎウェルガードリング１６１はシリコン基板１０１と逆導電型である。Ｎウェルガードリング１６１は、たとえば基板深さ方向の不純物の濃度プロファイルがＮウェル１１１と共通するウェルである。また、Ｎウェルガードリング１６１は、たとえばＮウェル１１１と同一工程において同時に形成される。
Ｎウェルガードリング１６１は、ロジック部１５１またはアナログ部１５３に近接して設けられている。本実施形態では、Ｎウェルガードリング１６１がロジック部１５１およびアナログ部１５３の両方に近接している。
Ｎウェルガードリング１６１の導電型は、側面において隣接するシリコン基板１０１中の領域（Ｐウェル１０９）と反対導電型であり、Ｎウェルガードリング１６１とＰウェル１０９との接触領域にＰＮ接合が形成されている。
また、Ｎウェルガードリング１６１の上部に接して素子分離領域１２１が設けられている。素子分離領域１２１は、たとえばＮウェルガードリング１６１の上面全面を被覆していてもよい。
また、図１および図２では、シールリング１０５がシリコン基板１０１の周縁（ダイシング面１０３）に沿って設けられており、Ｎウェルガードリング１６１は、シールリング１０５の形成領域の側方、具体的には内側に設けられるとともにシールリング１０５に沿って設けられている。
半導体装置１００においては、シールリング領域１０６とロジック部１５１との間の領域において、シリコン基板１０１にＮウェルガードリング１６１が形成されており、Ｎウェルガードリング１６１の側面が、Ｐウェル１０９とのＰＮ接合部となっている。このＰＮ接合部の接合界面近傍においてはキャリア空乏層が形成され、容量が形成される。本実施形態においては、このような容量が、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る経路中に直列に配置された構成となる。このため、接合部が遮断領域として機能するとともに、前述した式（１）における容量Ｃの総和を小さくし、経路中のインピーダンスＺを効果的に増加させることができる。
次に、半導体装置１００の製造方法を説明する。半導体装置１００は、たとえば既存の方法を用いて製造される。
はじめに、シリコン基板１０１に素子分離領域１２１（ＳＴＩ）を形成する。次に、ゲート絶縁膜１１７としてたとえばＳｉＯ２膜をシリコン基板１０１上に形成し、ＳｉＯ２膜上にゲート電極１１９としてたとえば多結晶シリコン膜を形成し、シリコン基板１０１上の所定の位置にゲートを形成する。そして、シリコン基板１０１の表面近傍の所定の位置に、Ｐウェル１０９およびＮウェル１１１を形成する。また、Ｐウェル１０９およびＮウェル１１１の上部におけるシリコン基板１０１表面近傍の所定の位置に、Ｐ＋拡散層１１３およびＮ＋拡散層１１５を形成する。
つづいて、シリコン基板１０１の上面全面に絶縁膜を設け、フォトリソグラフィー技術を用いて、第一リング１２５、第一プラグ１２４および第一プラグ１６３の形成領域の上部を開口部とするマスクパターンを形成し、第一リング１２５、第一プラグ１２４および第一プラグ１６３の形成領域を選択的に除去して凹部を形成する。そして、シリコン基板１０１の上面全面に、第一リング１２５、第一プラグ１２４および第一プラグ１６３の材料の金属膜を設ける。金属膜は、たとえばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とが下からこの順に積層された積層膜からなるバリアメタル膜と、バリアメタル膜に接して凹部を埋め込むように形成されたタングステン（Ｗ）膜とする。そして、絶縁膜の上部に形成された金属膜をたとえばＣＭＰ（化学的機械的研磨）法により除去する。これにより、第一リング１２５、第一プラグ１２４および第一プラグ１６３が得られる。
次に、第一リング１２５、第一プラグ１２４および第一プラグ１６３の上部を覆う絶縁膜を設け、同様にして、第一配線１２９および第一配線１２６の形成領域を選択的に除去して凹部を形成する。そして、絶縁膜の上面全面に、タンタル（Ｔａ）膜と窒化タンタル（ＴａＮ）膜とが下からこの順に積層された積層膜からなるバリアメタル膜と、バリアメタル膜に接して凹部を埋め込むように設けられるＣｕ膜を順次形成する。さらに、絶縁膜の上部に形成された金属膜をたとえばＣＭＰ法により除去する。これにより、第一配線１２９および第一配線１２６を得る。
さらに、同様にして、ダマシン法により第二リング１３３と第二プラグ１６５、第二配線１３７と第二配線１６７、第三リング１４１と第三プラグ１６９、および第三配線１４５と第三配線１７１を順次形成する。以上により、半導体装置１００が得られる。なお、その後、層間絶縁膜１７３上に、第三配線１４５および第三配線１７１を被覆するパッシベーション膜を形成してもよい。
また、層間絶縁膜１７３を構成する各絶縁膜は、たとえばＳｉＯ２膜である。あるいは、これらの絶縁膜を、低誘電率膜としてもよい。本明細書において、低誘電率膜とは、たとえば比誘電率ｋが３．５以下の膜を指す。このような膜として、たとえばＳｉＯＣ膜、水素化ポリシロキサン膜、メチルポリシロキサン膜、水素化メチルポリシロキサン膜、またはこれらの膜をポーラス化したもの等が挙げられる。また、低誘電率膜として、有機ポリマーを用いてもよい。
次に、本実施形態の作用効果を説明する。
本実施形態の半導体装置１００においては、ロジック部１５１とシールリング領域１０６との間の領域、およびアナログ部１５３とシールリング領域１０６との間の領域に、Ｎウェルガードリング１６１が設けられている。これにより、上述した
（Ｉ）ロジック部１５１とシールリング領域１０６との間の領域におけるシリコン基板１０１の面内のノイズ伝搬、および、
（ＩＩ）アナログ部１５３とシールリング領域１０６との間の領域におけるシリコン基板１０１の面内のノイズ伝搬
が効果的に抑制される構成となっている。
Ｎウェルガードリング１６１は、側面においてＰウェル１０９とＰＮ接合を形成しており、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る導通経路中に、ＰＮ接合部が四つ設けられている。このため、一つのＰＮ接合における容量を好適に減少させて、上記式（１）におけるＣを好適に減少させることができる。このため、経路中の容量Ｃの合計を効果的に低減させることにより、インピーダンスＺを好適に増加させることができる。この効果は、上記式（１）においてωが小さいときに顕著に発揮され、半導体装置１００は、低周波ノイズの伝搬をさらに効果的に抑制することができる。
また、半導体装置１００では、Ｎウェルガードリング１６１を、ロジック部１５１およびアナログ部１５３に設けられたＮウェル１１１と同一工程で形成することができる。このため、遮断領域を形成するために新たな製造工程を設ける必要がなく、製造が容易な構成である。
また、半導体装置１００においては、シールリング１０５の形成領域全体にわたってＮウェルガードリング１６１が設けられているため、後述する第六の実施形態に比べて、シールリング１０５およびシリコン基板１０１を経由するノイズの伝搬がより一層確実に抑制される構成となっている。
なお、半導体装置１００においては、シールリング領域１０６に、基板法線方向のノイズの伝搬を抑制する遮断部も設けられている。具体的には、シールリング１０５の最下層の第一リング１２５が、Ｐ＋拡散層１１３を介してＮウェル１１１に接続されているため、第一リング１２５とＰ＋拡散層１１３との間のＰＮ接合およびＰ＋拡散層１１３とＮウェル１１１との間のＰＮ接合が、遮断部として機能する。よって、半導体装置１００は、基板面内方向に加えて、基板法線方向のノイズ伝搬も抑制された構成であり、シールリング１０５を経由するノイズの伝搬を充分に遮断することができる。
このように、半導体装置１００においては、ロジック部１５１で生じたノイズが、たとえばシリコン基板１０１、シールリング１０５、シリコン基板１０１をこの順に経由する経路によって、アナログ部１５３に伝搬するのを抑制できる。これにより、アナログ部１５３に設けられた素子が誤動作を起こすのを抑制できる。また、半導体装置１００は、シールリング１０５によるデジタルノイズのチップ内分配が低減された構成であるため、たとえばデジタル領域とアナログ領域とが混載された半導体装置集積回路に好適に用いることができる。
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
第一の実施形態に記載の半導体装置においては、ノイズの遮断領域が一つのＮウェルガードリング１６１から構成された例を示したが、Ｎウェルガードリングの数に特に制限はなく、たとえば複数のＮウェルガードリングを基板面内に同心状に並べて配置してもよい。本実施形態はこうした構成を説明する。
図３は、本実施形態の半導体装置の構成を示す断面図である。図３に示した装置の基本構成は図２と同様であるが、Ｎウェルガードリング１６１にかえて、第一Ｎウェルガードリング１７７、第二Ｎウェルガードリング１７９および第三Ｎウェルガードリング１８１が設けられた点が異なる。なお、本実施形態においても、アナログ部１５３の断面は、たとえばロジック部１５１の断面と同様である。
第一Ｎウェルガードリング１７７、第二Ｎウェルガードリング１７９および第三Ｎウェルガードリング１８１は、いずれも、遮断領域として機能するＮウェルであり、Ｐウェル１０９を介して隣接している。これらは、シールリング領域１０６の内側にシールリング領域１０６に沿って設けられたＮウェルであり、シールリング領域１０６の側から基板内部に向かって、第一Ｎウェルガードリング１７７、第二Ｎウェルガードリング１７９および第三Ｎウェルガードリング１８１の順に並んで配置されている。また、第一Ｎウェルガードリング１７７、第二Ｎウェルガードリング１７９および第三Ｎウェルガードリング１８１は、いずれも、シールリング領域１０６の全周にわたって設けられた環状の領域である。
本実施形態においては、ロジック部１５１とシールリング領域１０６との間の領域、およびアナログ部１５３とシールリング領域１０６との間の領域において、基板面内方向に沿ってＮウェルガードリングが複数（図３では三つ）設けられている。こうすることにより、ロジック部１５１とシールリング領域１０６との間の領域、およびアナログ部１５３とシールリング領域１０６との間の領域に、シリコン基板１０１の面内方向のノイズの伝搬を遮断するＰＮ接合面が、それぞれ、六つずつ直列に形成される。すなわち、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る経路中に直列に配置されるＰＮ接合容量の数が増加する。このため、第一の実施形態の構成に比べて、上記式（１）におけるインピーダンスを大きくすることができるため、基板面内方向のノイズ伝搬をより一層効果的に抑制することができる。
なお、第一Ｎウェルガードリング１７７、第二Ｎウェルガードリング１７９および第三Ｎウェルガードリング１８１が、それぞれ、環の周方向の一部において複数の欠損部を有し、複数の欠損部が斜格子状、具体的には千鳥格子状に配置されていてもよい。
図４は、このようなＮウェルガードリングの平面形状を示す図である。なお、図４では、基板面内の一部について、シールリング領域１０６およびＮウェルガードリングが図示されている。
図４において、第一Ｎウェルガードリング１７７、第二Ｎウェルガードリング１７９および第三Ｎウェルガードリング１８１に、それぞれ、第一欠損部１８３、第二欠損部１８５および第三欠損部１８７が設けられている。第一欠損部１８３、第二欠損部１８５および第三欠損部１８７は、平面視において千鳥格子状に配置されている。
図４のように、Ｎウェルガードリングの一部が欠損している場合にも、欠損部が一直線状に並んで配置されないようにすることにより、シリコン基板１０１内のノイズの伝搬を効果的に遮断することができる。
（第三の実施形態）
図５は、本実施形態の半導体装置の構成を示す断面図である。図５に示した半導体装置の基本構成は図２と同様であるが、遮断領域を構成するＮウェルガードリング１６１が所定の電位に固定される点が異なる。また、図５においては、Ｎウェルガードリング１６１の上部のシリコン基板１０１の表面近傍にＮ＋拡散層１９３が設けられている。なお、図５では、層間絶縁膜１７３の図示を省略した。また、本実施形態においても、アナログ部１５３の断面は、たとえばロジック部１５１の断面と同様である。
Ｎ＋拡散層１９３は、たとえばＮウェルガードリング１６１の形成領域の上部全体にわたって設けることができるが、Ｎウェルガードリング形成領域の一部に設けることもできる。また、Ｎ＋拡散層１９３の平面形状は、たとえば環状とすることができる。なお、Ｎ＋拡散層１９３の側面外周は、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域１２１によって被覆され、絶縁されている。
この構成によれば、Ｐウェル１０９とＮウェルガードリング１６１との接合部の容量を小さくするように、Ｐウェル１０９の電位を設定し、その状態を安定的に保つことができる。このため、シリコン基板１０１面内方向のノイズの伝搬をさらに安定的に遮断することができる。
（第四の実施形態）
以上の実施形態に記載の半導体装置において、Ｎウェルガードリングの下層に、不純物を深く注入した埋め込み（Ｄｅｅｐ）Ｎウェルを設けてもよい。
図６および図７は、こうした構成を示す断面図である。なお、図６および図７には、ロジック部１５１の断面を例示するが、アナログ部１５３の断面は、たとえばロジック部１５１の断面と同様である。
まず、図６は、第一の実施形態に記載の半導体装置（図２）において、Ｎウェルガードリング１６１の下層に埋め込みＮウェル１９１を設けた構成である。埋め込みＮウェル１９１は、シリコン基板１０１のＮウェルガードリング１６１よりも深い領域に設けられている。埋め込みＮウェル１９１を設けることにより、シリコン基板１０１を経由するノイズの伝搬をより一層確実に遮断することができる。
また、図７は、第三の実施形態に記載の半導体装置（図５）において、Ｎウェルガードリング１６１の下層に埋め込みＮウェル１９１をさらに設けた構成である。なお、図７では、層間絶縁膜１７３の図示を省略した。
図７では、Ｎ＋拡散層１９３、Ｎウェルガードリング１６１および埋め込みＮウェル１９１により構成される遮断領域の電位が固定されるため、基板面内方向のノイズの伝搬をさらに安定的に遮断することができる。
（第五の実施形態）
以上の実施形態では、ロジック部１５１およびアナログ部１５３とシールリング領域１０６との間の領域に、遮断領域として機能するＮウェルガードリングを設けた。そして、Ｎウェルガードリングの側面にＰＮ接合を形成することにより、インピーダンスを増加させ、ロジック部１５１とアナログ部１５３とをシリコン基板１０１の面内を非導通状態とした。シリコン基板１０１中のウェルにより構成される遮断領域は、このようなものには限られず、遮断領域が、隣接する領域と同じ導電型のウェルであってもよい。本実施形態は、Ｐウェルにより構成された遮断領域を有する半導体装置について説明する。
図８は、本実施形態の半導体装置の構成を示す断面図である。図８に示した半導体装置の基本構成は図２と同様であるが、図２の装置に設けられていたＮウェルガードリング１６１に変えて、図８では、Ｐ＋ガードリング１９５が設けられており、かつ、Ｐ＋ガードリング１９５が所定の電位に固定される点が異なる。図８では、Ｐ＋ガードリング１９５が接地されている場合を例示している。なお、図８では、層間絶縁膜１７３の図示を省略した。また、本実施形態においても、アナログ部１５３の断面構成は、たとえばロジック部１５１と同様である。
Ｐ＋ガードリング１９５は、シリコン基板１０１の表面近傍に設けられた環状のＰ＋ウェルであり、Ｐ型不純物がドープされた領域である。本実施形態では、シリコン基板１０１およびガードリングの導電型は、いずれもＰ型である。Ｐ＋ガードリングは、たとえば、図１に示したＮウェルガードリング１６１のように、シールリング領域１０６の内側にシールリング領域１０６に沿って設けられる。なお、Ｐ＋ガードリングは、ロジック部１５１およびアナログ部１５３の外周を取り囲んで設けられる。
また、Ｐ＋ガードリング１９５は、底面においてＰウェル１０９に接続される。一方、Ｐ＋ガードリング１９５の側面外周は、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域１２１によって被覆され、絶縁されている。
Ｐ＋ガードリング１９５の電位は、Ｐ＋ガードリング１９５からシリコン基板１０１外部への電流の導通経路中のインピーダンスＺが、シリコン基板１０１面内方向に対して相対的に小さくなるように設定される。このようにすれば、Ｐ＋ガードリング１９５からシリコン基板１０１の外部に電流が流れやすくなる。
図８においては、シールリング領域１０６に接続するＮウェル１１１と、ゲート電極１１９下部に形成されたＮウェル１１１との間の領域がＰウェル１０９となっている。Ｐウェル１０９は、Ｐ＋ガードリング１９５の下層をなし、Ｐ＋ガードリング１９５に接して設けられている。このため、伝搬したノイズ１７５がＰウェル１０９に達した場合にも、ノイズがＰ＋ガードリング１９５を介してシリコン基板１０１の外部に優先的に伝搬するようになっている。これにより、ノイズ１７５を固定電位側に積極的に逃がすことができるため、シリコン基板１０１の面内方向のノイズ１７５の伝播を効果的に抑制することができる。
なお、Ｐ＋ガードリング１９５からシリコン基板１０１外部への導通経路を設ける態様として、たとえば、層間絶縁膜１７３（不図示）を貫通し、底面でＰ＋ガードリング１９５に接する導電膜を形成し、この絶縁膜またはこれに電気的に接続される導電膜に所定の電圧（図８においては接地電位）を印加する構成が挙げられる。
（第六の実施形態）
以上の実施形態においては、遮断領域として機能するＮウェルガードリングまたはＰ＋ガードリングが、閉じた無端状の環をなしている例を主に取り上げた。ただし、遮断領域として機能するウェルは、必ずしも完全な環である必要はなく、周の一部の領域が欠けていてもよい。
本実施形態では、第一の実施形態の半導体装置の場合を例にこうした構成を説明する。図９は、本実施形態の半導体装置の概略構成を示す平面図である。図９に示した装置の基本構成は図１と同様であるが、Ｎウェルガードリング１６１が、被害回路となりうるアナログ部１５３とシールリング領域１０６との間の領域およびその近傍に限って設けられている点が異なる。
図９においては、平面形状が略矩形のアナログ部１５３の外周のうち、シールリング領域１０６と隣接するアナログ部１５３の二辺の外側にＮウェルガードリング１６１が設けられている。また、このＮウェルガードリング１６１は、アナログ部１５３の端部から少なくとも長さＬだけ延出した領域にわたって形成されている。ここでＬは、ロジック部１５１とアナログ部１５３の基板面内の最短距離である。
本実施形態のように、Ｎウェルガードリング１６１がロジック部１５１またはアナログ部１５３の全周ではなく一部を取り囲む構成においても、被害回路となりうるアナログ部１５３がシールリング領域１０６に接する領域付近にＮウェルガードリング１６１を設けることにより、シールリング領域１０６に設けられたシールリング１０５を介したロジック部１５１からアナログ部１５３へのノイズの伝搬を抑制することができる。
（第七の実施形態）
以上の実施形態においては、ロジック部１５１およびアナログ部１５３が、いずれも、シールリング領域１０６の内側に配置されている場合を例に説明した。ただし、シールリング領域１０６の内側には、ロジック部１５１およびアナログ部１５３のうち、少なくとも一方の素子領域が設けられていればよく、他方はシールリング領域１０６の外側に配置されていてもよい。
図１０および図１１は、このような半導体装置の概略構成を示す平面図である。
まず、図１０においては、シリコン基板１０１に設けられたシールリング領域１０６の内側にロジック部１５１が配置され、外側にアナログ部１５３が配置されている。Ｎウェルガードリング１６１は、シールリング領域１０６に沿ってシールリング領域１０６の内側に設けられるとともに、ロジック部１５１の外周をとり囲む環状のウェルである。
また、図１１では、シールリング領域１０６の内側にアナログ部１５３が配置され、外側にロジック部１５１が配置されている。そして、ロジック部１５１の外周を取り囲む環状のＮウェルガードリング１６１が設けられている。
図１０および図１１に示した構成においても、ロジック部１５１とシールリング領域１０６との間の領域、またはアナログ部１５３とシールリング領域１０６との間の領域にＮウェルガードリング１６１が設けられているため、以上の実施形態と同様の作用効果が得られる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上においては、半導体装置がロジック部１５１およびアナログ部１５３を有する構成を例示したが、半導体装置中の素子領域の組み合わせは、これには限られない。たとえば、複数の素子領域の組み合わせが、ノイズ源となりうる素子領域と被害回路となりうる素子領域との組み合わせとすることができる。こうした組み合わせとして、具体的には、デジタル回路とデジタル回路、アナログ回路とアナログ回路、デジタル回路とセンサ、アナログ回路とセンサ等が挙げられる。
また、以上においては、二つの素子領域を有する場合を例示したが、半導体装置が三つ以上の素子領域を有していてもよい。
本実施形態に係る半導体装置の概略構成を示す平面図である。 図１のＡ−Ａ'断面図である。 本実施形態に係る半導体装置の構成を示す断面図である 本実施形態に係る半導体装置の構成を示す平面図である。 本実施形態に係る半導体装置の構成を示す断面図である。 本実施形態に係る半導体装置の構成を示す断面図である。 本実施形態に係る半導体装置の構成を示す断面図である。 本実施形態に係る半導体装置の構成を示す断面図である。 本実施形態に係る半導体装置の概略構成を示す平面図である。 本実施形態に係る半導体装置の概略構成を示す平面図である。 本実施形態に係る半導体装置の概略構成を示す平面図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０３ ダイシング面
１０５ シールリング
１０６ シールリング領域
１０９ Ｐウェル
１１１ Ｎウェル
１１３ Ｐ＋拡散層
１１５ Ｎ＋拡散層
１１７ ゲート絶縁膜
１１９ ゲート電極
１２１ 素子分離領域
１２４ 第一プラグ
１２５ 第一リング
１２６ 第一配線
１２９ 第一配線
１３３ 第二リング
１３７ 第二配線
１４１ 第三リング
１４５ 第三配線
１５１ ロジック部
１５３ アナログ部
１６１ Ｎウェルガードリング
１６３ 第一プラグ
１６５ 第二プラグ
１６７ 第二配線
１６９ 第三プラグ
１７１ 第三配線
１７３ 層間絶縁膜
１７５ ノイズ
１７７ 第一Ｎウェルガードリング
１７９ 第二Ｎウェルガードリング
１８１ 第三Ｎウェルガードリング
１８３ 第一欠損部
１８５ 第二欠損部
１８７ 第三欠損部
１９１ 埋め込みＮウェル
１９３ Ｎ＋拡散層
１９５ Ｐ＋ガードリング

Claims (14)

  1. 第一素子領域および第二素子領域を有する半導体装置であって、
    半導体基板と、
    前記半導体基板上に設けられた層間絶縁膜と、
    前記層間絶縁膜中に埋設された導電膜により構成され、前記第一素子領域の外周を取り囲む環状のシールリングと、
    前記半導体基板に設けられたウェルにより構成されるとともに、前記第一素子領域から前記シールリングを経由して前記第二素子領域に至る経路の導通を遮断する遮断領域と、
    を有し、
    前記第二素子領域が、前記シールリングの内側または外側に配置され、
    前記遮断領域が、前記シールリングの形成領域と前記第一素子領域または前記第二素子領域との間に配置された、半導体装置。
  2. 請求項１に記載の半導体装置において、前記遮断領域が、平面視において、前記第一素子領域または前記第二素子領域の外周全体を取り囲む環状の領域である、半導体装置。
  3. 請求項１に記載の半導体装置において、前記遮断領域が、平面視において、前記第一素子領域または前記第二素子領域の外周の一部を取り囲む、半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、前記遮断領域を構成する前記ウェルが、側面において隣接する前記半導体基板中の領域とＰＮ接合を形成している、半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、前記遮断領域を構成する前記ウェルの導電型がＮ型である、半導体装置。
  6. 請求項５に記載の半導体装置において、前記遮断領域が、Ｐ型領域を介して隣接する複数の環状のＮウェルにより構成された、半導体装置。
  7. 請求項６に記載の半導体装置において、前記複数の環状のＮウェルが、それぞれ、環の周方向の一部において複数の欠損部を有し、前記複数の欠損部が斜格子状に配置された、半導体装置。
  8. 請求項５に記載の半導体装置において、前記ウェルが前記半導体基板の表面近傍に設けられるとともに、前記遮断領域が、前記ウェルの下部に設けられ前記ウェルに接続する埋め込みウェルを含む、半導体装置。
  9. 請求項４乃至８いずれかに記載の半導体装置において、前記遮断領域を構成する前記ウェルが所定の電位に固定される、半導体装置。
  10. 請求項１乃至３いずれかに記載の半導体装置において、前記遮断領域を構成する前記ウェルの導電型が、隣接する半導体領域と同じ導電型であって、前記ウェルが所定の電位に固定される、半導体装置
  11. 請求項１０に記載の半導体装置において、前記遮断領域を構成する前記ウェルの導電型がＰ型である、半導体装置。
  12. 請求項１乃至１１いずれかに記載の半導体装置において、前記シールリングが、前記第一素子領域および前記第二素子領域の外周を取り囲む、半導体装置。
  13. 請求項１乃至１２いずれかに記載の半導体装置において、前記遮断領域が、前記シールリングの側方に設けられるとともに前記シールリングに沿って設けられた、半導体装置。
  14. 請求項１乃至１３いずれかに記載の半導体装置において、
    前記シールリングが、半導体基板の周縁に沿って設けられており、
    前記遮断領域が、前記シールリングの形成領域の内側に設けられるとともに、前記シールリングに沿って設けられた、半導体装置。
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