JP2002353320A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2002353320A JP2002353320A JP2001152181A JP2001152181A JP2002353320A JP 2002353320 A JP2002353320 A JP 2002353320A JP 2001152181 A JP2001152181 A JP 2001152181A JP 2001152181 A JP2001152181 A JP 2001152181A JP 2002353320 A JP2002353320 A JP 2002353320A
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Abstract
(57)【要約】
【課題】デジタル回路領域からアナログ回路領域に基板
表層部を通過しようとするノイズを阻止し、かつ電源ラ
インからの静電サージや電源電圧のリップル等の影響を
回避して両領域間を通過する基板ノイズを有効に遮断す
ることができる分離領域を有する半導体集積回路装置を
提供する。 【解決手段】アナログ回路領域１０とデジタル回路領域
２０との間の分離領域３０は、高不純物濃度のＰ+ 型の
不純物領域４と、不純物領域４から離間して間にＰ- 型
基板領域１の部分を有して形成されたＮ型の拡散層２と
を具備して構成されている。
表層部を通過しようとするノイズを阻止し、かつ電源ラ
インからの静電サージや電源電圧のリップル等の影響を
回避して両領域間を通過する基板ノイズを有効に遮断す
ることができる分離領域を有する半導体集積回路装置を
提供する。 【解決手段】アナログ回路領域１０とデジタル回路領域
２０との間の分離領域３０は、高不純物濃度のＰ+ 型の
不純物領域４と、不純物領域４から離間して間にＰ- 型
基板領域１の部分を有して形成されたＮ型の拡散層２と
を具備して構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に係り、特にアナログ回路とデジタル回路とを混在させ
て同一の半導体基板に形成したＬＳＩにおいて、ノイズ
対策を行った半導体集積回路装置に関する。
に係り、特にアナログ回路とデジタル回路とを混在させ
て同一の半導体基板に形成したＬＳＩにおいて、ノイズ
対策を行った半導体集積回路装置に関する。
【０００２】
【従来の技術】この種のアナログ、デジタル混在ＬＳＩ
では、デジタル回路領域で発生する電気的ノイズがアナ
ログ回路領域に影響を与えないようにすることが重要な
要素の一つとなっている。
では、デジタル回路領域で発生する電気的ノイズがアナ
ログ回路領域に影響を与えないようにすることが重要な
要素の一つとなっている。
【０００３】このために例えば図６及び図７に示すよう
に、デジタル回路領域２０とアナログ回路領域１０との
間に分離領域５０としてＧＮＤ電極５１を通して接地電
位に維持したＰ+ 型不純物領域４を形成して、これによ
りデジタル回路領域２０で発生した電気的ノイズがアナ
ログ回路領域１０に入り込むのを遮断する技術が用いら
れていた。
に、デジタル回路領域２０とアナログ回路領域１０との
間に分離領域５０としてＧＮＤ電極５１を通して接地電
位に維持したＰ+ 型不純物領域４を形成して、これによ
りデジタル回路領域２０で発生した電気的ノイズがアナ
ログ回路領域１０に入り込むのを遮断する技術が用いら
れていた。
【０００４】尚、図６は平面図であり、図７は図６のＡ
−Ａ部の断面図であるが、図６では図面が煩雑となるの
を避けるために、両回路領域内の素子および主面上の絶
縁膜、電極等の図示を省略している。
−Ａ部の断面図であるが、図６では図面が煩雑となるの
を避けるために、両回路領域内の素子および主面上の絶
縁膜、電極等の図示を省略している。
【０００５】図６に示すように、Ｐ+ 型不純物領域４は
ガードリングとしてアナログ回路領域１０およびデジタ
ル回路領域２０をそれぞれ取り囲んでいる。また、図７
に示すように、Ｐ- 型基板領域（サブ領域）１にＰ+ 型
不純物領域４が形成され、その両側にウェル１１，１
２、例えばＰ型ウエル１１，２１が素子を形成するため
に設けられている。
ガードリングとしてアナログ回路領域１０およびデジタ
ル回路領域２０をそれぞれ取り囲んでいる。また、図７
に示すように、Ｐ- 型基板領域（サブ領域）１にＰ+ 型
不純物領域４が形成され、その両側にウェル１１，１
２、例えばＰ型ウエル１１，２１が素子を形成するため
に設けられている。
【０００６】また、アナログ回路領域１０におけるウェ
ル１１には、ソース、ドレイン１２，１２、それらの電
極１４，１４及びゲート絶縁膜上のゲート電極１３を具
備した絶縁ゲート電界効果トランジスタが形成され、こ
のトランジスタを有してアナログ回路を構成している。
ル１１には、ソース、ドレイン１２，１２、それらの電
極１４，１４及びゲート絶縁膜上のゲート電極１３を具
備した絶縁ゲート電界効果トランジスタが形成され、こ
のトランジスタを有してアナログ回路を構成している。
【０００７】同様に、デジタル回路領域２０におけるウ
ェル２１には、ソース、ドレイン２２，２２、それらの
電極２４，２４及びゲート絶縁膜上のゲート電極２３を
具備した絶縁ゲート電界効果トランジスタが形成され、
このトランジスタを有してデジタル回路を構成してい
る。
ェル２１には、ソース、ドレイン２２，２２、それらの
電極２４，２４及びゲート絶縁膜上のゲート電極２３を
具備した絶縁ゲート電界効果トランジスタが形成され、
このトランジスタを有してデジタル回路を構成してい
る。
【０００８】しかしながら図６及び図７の構成では基板
からのノイズを有効に遮断することができない。すなわ
ち、一方の領域にからの基板ノイズを他方の領域に通過
することを阻止することができないから不都合を生じ
る。
からのノイズを有効に遮断することができない。すなわ
ち、一方の領域にからの基板ノイズを他方の領域に通過
することを阻止することができないから不都合を生じ
る。
【０００９】このために、例えば図８及び図９に示すよ
うな構造が提案された。図８は平面図であり、図９は図
８のＡ−Ａ部の断面図であるが、図８では図面が煩雑と
なるのを避けるために、両回路領域内の素子および主面
上の絶縁膜、電極等の図示を省略している。
うな構造が提案された。図８は平面図であり、図９は図
８のＡ−Ａ部の断面図であるが、図８では図面が煩雑と
なるのを避けるために、両回路領域内の素子および主面
上の絶縁膜、電極等の図示を省略している。
【００１０】また、図８及び図９において図６及び図７
と同一もしくは類似の箇所は同じ符号を付してあるか
ら、重複する説明は省略する。
と同一もしくは類似の箇所は同じ符号を付してあるか
ら、重複する説明は省略する。
【００１１】図８及び図９において、デジタル回路領域
２０とアナログ回路部領域１０との間の分離領域６０と
して、Ｐ+ 型不純物領域４とＰＮ接合を形成するＮ+ 型
拡散層６３を形成している。このような構成により、Ｐ
+ 型不純物領域４とＮ+ 型拡散層６３とのＰＮ接合によ
るダイオードが形成されているから、基板からのノイズ
をこのダイオードで吸収することが可能になる。さら
に、Ｐ+ 型不純物領域４が形成されているので両回路部
領域間の基板表層部を通過しようとする電気的ノイズも
遮断することができる。
２０とアナログ回路部領域１０との間の分離領域６０と
して、Ｐ+ 型不純物領域４とＰＮ接合を形成するＮ+ 型
拡散層６３を形成している。このような構成により、Ｐ
+ 型不純物領域４とＮ+ 型拡散層６３とのＰＮ接合によ
るダイオードが形成されているから、基板からのノイズ
をこのダイオードで吸収することが可能になる。さら
に、Ｐ+ 型不純物領域４が形成されているので両回路部
領域間の基板表層部を通過しようとする電気的ノイズも
遮断することができる。
【００１２】しかしながらＰ- 型基板領域１よりも高不
純物濃度のＰ+ 型不純物領域４とここに形成されること
により高不純物濃度となるＮ+ 型拡散層６３とが接触し
ているからＰＮ接合容量が大きくなり、このためにデジ
タル回路領域２０とアナログ回路領域１０との間の結合
容量が大きくなり、両領域間の等価回路のインピーダン
スが小さくなる。
純物濃度のＰ+ 型不純物領域４とここに形成されること
により高不純物濃度となるＮ+ 型拡散層６３とが接触し
ているからＰＮ接合容量が大きくなり、このためにデジ
タル回路領域２０とアナログ回路領域１０との間の結合
容量が大きくなり、両領域間の等価回路のインピーダン
スが小さくなる。
【００１３】したがって、デジタル回路領域２０から発
生するノイズが十分に減衰せず、アナログ回路領域１０
に対するノイズの影響を低減することに関し、十分とは
言えない。
生するノイズが十分に減衰せず、アナログ回路領域１０
に対するノイズの影響を低減することに関し、十分とは
言えない。
【００１４】さらにノイズの周波数が高くなると、アナ
ログ・デジタル回路領域間のインピーダンスは更に小さ
くなり、高周波ノイズは更にカットしにくいという問題
を発生する。
ログ・デジタル回路領域間のインピーダンスは更に小さ
くなり、高周波ノイズは更にカットしにくいという問題
を発生する。
【００１５】一方、図９に示すように、Ｐ+ 型不純物領
域４をＧＮＤ電極６１を通して接地し、Ｎ+ 型拡散層６
３にＶｃｃ電極６２を通して高電源電圧Ｖｃｃを印加す
ることによりＰＮ接合を逆バイアス状態にすることによ
りＰＮ接合容量を小の状態で動作させようとすると、今
度は電源ラインから分離領域６０のＮ+ 型拡散層６３に
静電サージやＶｃｃのリップル等のノイズが入り込みデ
ジタル回路およびアナログ回路の安定動作に支障を生じ
る。
域４をＧＮＤ電極６１を通して接地し、Ｎ+ 型拡散層６
３にＶｃｃ電極６２を通して高電源電圧Ｖｃｃを印加す
ることによりＰＮ接合を逆バイアス状態にすることによ
りＰＮ接合容量を小の状態で動作させようとすると、今
度は電源ラインから分離領域６０のＮ+ 型拡散層６３に
静電サージやＶｃｃのリップル等のノイズが入り込みデ
ジタル回路およびアナログ回路の安定動作に支障を生じ
る。
【００１６】尚、図６乃至図９に示すような従来技術
は、例えば特開平７−２９９７２号公報に開示されてい
る。
は、例えば特開平７−２９９７２号公報に開示されてい
る。
【００１７】
【発明が解決しようとする課題】以上説明したように、
図６及び図７に示すよ従来技術では、基板ノイズを遮断
することができないという問題を有する。
図６及び図７に示すよ従来技術では、基板ノイズを遮断
することができないという問題を有する。
【００１８】一方、図８及び図９に示す従来技術では、
アナログ・デジタル回路領域間のインピーダンスが小さ
くなり、高周波ノイズをカットしにくくなるという問題
を発生する。また、図８及び図９に示す従来技術におい
て、分離領域のＰＮ接合を逆バイアス状態にしようとし
て外部から電源電圧を分離領域に印加すると、外部から
電源ラインを通して分離領域のＮ+ 型拡散層に入力する
静電サージや電源電圧のリップル等のノイズによりデジ
タル回路およびアナログ回路の安定動作に支障を生じ
る。
アナログ・デジタル回路領域間のインピーダンスが小さ
くなり、高周波ノイズをカットしにくくなるという問題
を発生する。また、図８及び図９に示す従来技術におい
て、分離領域のＰＮ接合を逆バイアス状態にしようとし
て外部から電源電圧を分離領域に印加すると、外部から
電源ラインを通して分離領域のＮ+ 型拡散層に入力する
静電サージや電源電圧のリップル等のノイズによりデジ
タル回路およびアナログ回路の安定動作に支障を生じ
る。
【００１９】したがって本発明の目的は、両回路部領域
間の基板表層部を通過しようとするノイズを阻止し、か
つ電源ラインからの静電サージや電源電圧のリップル等
の影響を回避して基板ノイズを有効に遮断することがで
きる分離領域を有する半導体集積回路装置を提供するこ
とである。
間の基板表層部を通過しようとするノイズを阻止し、か
つ電源ラインからの静電サージや電源電圧のリップル等
の影響を回避して基板ノイズを有効に遮断することがで
きる分離領域を有する半導体集積回路装置を提供するこ
とである。
【００２０】本発明の他の目的は、デジタル回路領域で
発生した基板ノイズを、電源ラインからのノイズの影響
を受けることなく、有効に遮断しアナログ回路領域に影
響を与えなくした半導体集積回路装置を提供することに
ある。
発生した基板ノイズを、電源ラインからのノイズの影響
を受けることなく、有効に遮断しアナログ回路領域に影
響を与えなくした半導体集積回路装置を提供することに
ある。
【００２１】
【課題を解決するための手段】本発明の特徴は、低不純
物濃度の一導電型、例えばＰ- 型の基板領域と、前記基
板領域の主面に設けられた第１及び第２の回路領域、例
えばアナログ回路を形成するアナログ回路領域及びデジ
タル回路を形成するデジタル回路領域と、前記第１の回
路領域と第２の回路領域との間に設けられた分離領域と
を具備した半導体集積回路装置において、前記分離領域
は、前記基板領域よりも高不純物濃度の一導電型、例え
ばＰ+ 型の不純物領域と、前記不純物領域から離間して
間に前記基板領域の部分を有して形成された逆導電型、
例えばＮ型の拡散層とを有して構成された半導体集積回
路装置にある。ここで、前記拡散層は電気的に直接バイ
アスされずに電気的にフローティングされていることが
好ましい。また、前記主面側の前記拡散層の全上面は絶
縁膜により被覆されていることが好ましい。
物濃度の一導電型、例えばＰ- 型の基板領域と、前記基
板領域の主面に設けられた第１及び第２の回路領域、例
えばアナログ回路を形成するアナログ回路領域及びデジ
タル回路を形成するデジタル回路領域と、前記第１の回
路領域と第２の回路領域との間に設けられた分離領域と
を具備した半導体集積回路装置において、前記分離領域
は、前記基板領域よりも高不純物濃度の一導電型、例え
ばＰ+ 型の不純物領域と、前記不純物領域から離間して
間に前記基板領域の部分を有して形成された逆導電型、
例えばＮ型の拡散層とを有して構成された半導体集積回
路装置にある。ここで、前記拡散層は電気的に直接バイ
アスされずに電気的にフローティングされていることが
好ましい。また、前記主面側の前記拡散層の全上面は絶
縁膜により被覆されていることが好ましい。
【００２２】また、前記第１の回路領域と第２の回路領
域との間に、単数の前記拡散層が形成されていることが
できる。あるいは、前記第１の回路領域と第２の回路領
域との間に、複数の前記拡散層が前記基板領域の部分を
挟んで配列していることができる。
域との間に、単数の前記拡散層が形成されていることが
できる。あるいは、前記第１の回路領域と第２の回路領
域との間に、複数の前記拡散層が前記基板領域の部分を
挟んで配列していることができる。
【００２３】さらに、前記不純物領域は、前記第１及び
第２の回路領域のそれぞれを取り囲んで形成されている
ことが好ましい。この場合、前記分離領域は、前記第１
及び第２の回路領域のそれぞれを取り囲んで形成されて
いることができる。
第２の回路領域のそれぞれを取り囲んで形成されている
ことが好ましい。この場合、前記分離領域は、前記第１
及び第２の回路領域のそれぞれを取り囲んで形成されて
いることができる。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明を説
明する。図１は本発明の第１の実施の形態を示す平面図
であり、図２は図１のＡ−Ａ部の断面図である。また、
図１では図面が煩雑となるのを避けるために、両回路領
域内の素子および主面上の絶縁膜、電極等の図示を省略
している。
明する。図１は本発明の第１の実施の形態を示す平面図
であり、図２は図１のＡ−Ａ部の断面図である。また、
図１では図面が煩雑となるのを避けるために、両回路領
域内の素子および主面上の絶縁膜、電極等の図示を省略
している。
【００２５】図１に示すように、Ｐ+ 型不純物領域４は
ガードリングとしてアナログ回路領域１０およびデジタ
ル回路領域２０をそれぞれ取り囲んでいる。また、図２
に示すように、Ｐ- 型基板領域（サブ領域）１にＰ+ 型
不純物領域４が形成され、その両側にウェル１１，１２
が素子を形成するために設けられている。
ガードリングとしてアナログ回路領域１０およびデジタ
ル回路領域２０をそれぞれ取り囲んでいる。また、図２
に示すように、Ｐ- 型基板領域（サブ領域）１にＰ+ 型
不純物領域４が形成され、その両側にウェル１１，１２
が素子を形成するために設けられている。
【００２６】アナログ回路領域１０におけるウェル１１
がＰ型ウエルの場合は、ソース、ドレイン１２，１２は
Ｎ型であり、それらの電極１４，１４及びゲート絶縁膜
上のゲート電極１３とともにＮチャネル型絶縁ゲート電
界効果トランジスタが構成され、ウェル１１がＮ型ウエ
ルの場合は、ソース、ドレイン１２，１２はＰ型であ
り、それらの電極１４，１４及びゲート絶縁膜上のゲー
ト電極１３とともにＰチャネル型絶縁ゲート電界効果ト
ランジスタが構成され、このようなトランジスタを有し
てアナログ回路を構成している。
がＰ型ウエルの場合は、ソース、ドレイン１２，１２は
Ｎ型であり、それらの電極１４，１４及びゲート絶縁膜
上のゲート電極１３とともにＮチャネル型絶縁ゲート電
界効果トランジスタが構成され、ウェル１１がＮ型ウエ
ルの場合は、ソース、ドレイン１２，１２はＰ型であ
り、それらの電極１４，１４及びゲート絶縁膜上のゲー
ト電極１３とともにＰチャネル型絶縁ゲート電界効果ト
ランジスタが構成され、このようなトランジスタを有し
てアナログ回路を構成している。
【００２７】同様に、デジタル回路領域２０におけるウ
ェル２１がＰ型ウエルの場合は、ソース、ドレイン２
２，２２はＮ型であり、それらの電極２４，２４及びゲ
ート絶縁膜上のゲート電極２３とともにＮチャネル型絶
縁ゲート電界効果トランジスタが構成され、ウェル２１
がＮ型ウエルの場合は、ソース、ドレイン２２，２２は
Ｐ型であり、それらの電極２４，２４及びゲート絶縁膜
上のゲート電極２３とともにＰチャネル型絶縁ゲート電
界効果トランジスタが構成され、このようなトランジス
タを有してデジタル回路を構成している。
ェル２１がＰ型ウエルの場合は、ソース、ドレイン２
２，２２はＮ型であり、それらの電極２４，２４及びゲ
ート絶縁膜上のゲート電極２３とともにＮチャネル型絶
縁ゲート電界効果トランジスタが構成され、ウェル２１
がＮ型ウエルの場合は、ソース、ドレイン２２，２２は
Ｐ型であり、それらの電極２４，２４及びゲート絶縁膜
上のゲート電極２３とともにＰチャネル型絶縁ゲート電
界効果トランジスタが構成され、このようなトランジス
タを有してデジタル回路を構成している。
【００２８】両領域間の分離領域３０のＰ+ 型不純物領
域４により、デジタル回路領域２０で発生した電気的ノ
イズが表層を沿ってアナログ回路領域１０に入り込むの
を遮断する。
域４により、デジタル回路領域２０で発生した電気的ノ
イズが表層を沿ってアナログ回路領域１０に入り込むの
を遮断する。
【００２９】さらに分離領域３０には、幅Ｗ1 が１０μ
ｍ〜２０μｍの実質的にノンドープのＰ- 型サブ領域
（Ｐ- 型基板領域）１が存在し、その内側にＰ+ 型不純
物領域４から離間して幅Ｗ２が幅２〜３μｍのＮ型拡散
層２が形成されている。
ｍ〜２０μｍの実質的にノンドープのＰ- 型サブ領域
（Ｐ- 型基板領域）１が存在し、その内側にＰ+ 型不純
物領域４から離間して幅Ｗ２が幅２〜３μｍのＮ型拡散
層２が形成されている。
【００３０】ここで実質的にノンドープのＰ- 型サブ領
域（Ｐ- 型基板領域）とは不純物濃度が１×１０15／ｃ
ｍ3 以下のＰ- 型サブ領域（Ｐ- 型基板領域）のことで
ある。また、Ｐ+ 型不純物領域の範囲は、使用するＰ-
型サブ領域（Ｐ- 型基板領域）の不純物濃度よりも２桁
以上高いＰ型の領域のことを示す。
域（Ｐ- 型基板領域）とは不純物濃度が１×１０15／ｃ
ｍ3 以下のＰ- 型サブ領域（Ｐ- 型基板領域）のことで
ある。また、Ｐ+ 型不純物領域の範囲は、使用するＰ-
型サブ領域（Ｐ- 型基板領域）の不純物濃度よりも２桁
以上高いＰ型の領域のことを示す。
【００３１】Ｎ型拡散層２は高不純物濃度のＰ+ 型不純
物領域４から離間して低不純物濃度のＰ- 型サブ領域
（Ｐ- 型基板領域）１とＰＮ接合を形成し、かつ、低不
純物濃度のＰ- 型サブ領域（Ｐ- 型基板領域）１に形成
するＮ型拡散層２自体も低不純物濃度にすることができ
るから、図３に示すこのＰＮ接合の容量Ｃは小にするこ
とができ、図３におけるデジタル回路領域２０とアナロ
グ回路領域１０との間の結合容量が小さくなり、両領域
間の等価回路のインピーダンスが大きくなる。
物領域４から離間して低不純物濃度のＰ- 型サブ領域
（Ｐ- 型基板領域）１とＰＮ接合を形成し、かつ、低不
純物濃度のＰ- 型サブ領域（Ｐ- 型基板領域）１に形成
するＮ型拡散層２自体も低不純物濃度にすることができ
るから、図３に示すこのＰＮ接合の容量Ｃは小にするこ
とができ、図３におけるデジタル回路領域２０とアナロ
グ回路領域１０との間の結合容量が小さくなり、両領域
間の等価回路のインピーダンスが大きくなる。
【００３２】したがって、デジタル回路領域２０から発
生するノイズが十分に減衰して、アナログ回路領域１０
に対するノイズの影響を低減することができる。
生するノイズが十分に減衰して、アナログ回路領域１０
に対するノイズの影響を低減することができる。
【００３３】またこのように本発明の分離領域３０にお
けるＰＮ接合容量は小にすることが出来るから、外部か
ら逆バイアスを印加する必要がない。
けるＰＮ接合容量は小にすることが出来るから、外部か
ら逆バイアスを印加する必要がない。
【００３４】したがって、Ｎ型拡散層２の全上面は例え
ばシリコン酸化膜による絶縁膜３により被覆されてお
り、Ｎ型拡散層２は電気的に直接バイアスされずに電気
的にフローティングされている。
ばシリコン酸化膜による絶縁膜３により被覆されてお
り、Ｎ型拡散層２は電気的に直接バイアスされずに電気
的にフローティングされている。
【００３５】このため、外部から電源ラインを通して静
電サージや電源電圧のリップル等のノイズがＮ型拡散層
２に印加されてデジタル回路およびアナログ回路の安定
動作に支障を生じるという問題は生じない。
電サージや電源電圧のリップル等のノイズがＮ型拡散層
２に印加されてデジタル回路およびアナログ回路の安定
動作に支障を生じるという問題は生じない。
【００３６】尚、本発明は、Ｎ型拡散層２をＰ+ 型不純
物領域４から離間することによりその効果が得られ、特
別の工程の追加を必要とせずに、Ｐ+ 型不純物領域４を
形成するレチクルの変更のみで製造が可能となる。
物領域４から離間することによりその効果が得られ、特
別の工程の追加を必要とせずに、Ｐ+ 型不純物領域４を
形成するレチクルの変更のみで製造が可能となる。
【００３７】すなわち、いわゆるロコス酸化法でフィー
ルド酸化膜を形成した後、Ｐ- 型サブ領域（Ｐ- 型基板
領域）１内にＮ型拡散層２を形成し、Ｎ型拡散層２から
離間した箇所にＰ+ 型不純物領域４を従来技術と比較し
てマスクパターン形成用のレチクルの変更のみで形成
し、必要に応じて素子形成領域に所定のウエル１１，１
２を形成する。
ルド酸化膜を形成した後、Ｐ- 型サブ領域（Ｐ- 型基板
領域）１内にＮ型拡散層２を形成し、Ｎ型拡散層２から
離間した箇所にＰ+ 型不純物領域４を従来技術と比較し
てマスクパターン形成用のレチクルの変更のみで形成
し、必要に応じて素子形成領域に所定のウエル１１，１
２を形成する。
【００３８】また、図１、図２ではアナログ回路領域１
０の一方の側（図で右側）のみに設けているが、同一の
半導体基板に複数のアナログ回路領域１０および複数の
デジタル回路領域２０が分布して設けられている場合
は、アナログ回路領域１０およびデジタル回路領域２０
のそれぞれをＮ型拡散層２を有する分離領域３０で取り
囲んだ構成にすることが好ましい。
０の一方の側（図で右側）のみに設けているが、同一の
半導体基板に複数のアナログ回路領域１０および複数の
デジタル回路領域２０が分布して設けられている場合
は、アナログ回路領域１０およびデジタル回路領域２０
のそれぞれをＮ型拡散層２を有する分離領域３０で取り
囲んだ構成にすることが好ましい。
【００３９】図４は本発明の第２の実施の形態を示す断
面図であり、第１の実施の形態の図２に相当する。図５
の本発明の第２の実施の形態の等価回路図である。
面図であり、第１の実施の形態の図２に相当する。図５
の本発明の第２の実施の形態の等価回路図である。
【００４０】また、図４及び図５において図１乃至図３
と同一もしくは類似の箇所は同じ符号を付してあるか
ら、重複する説明は省略する。
と同一もしくは類似の箇所は同じ符号を付してあるか
ら、重複する説明は省略する。
【００４１】この第２の実施の形態の分離領域４０で
は、図１のＷ1 に相当する箇所の寸法が５０μｍ〜１０
０μｍであり、そこに幅（図１のＷ2 に相当）が２μｍ
〜３μｍで電気的にフローティングされている複数のＮ
型拡散層２が互いの間にＰ- 型サブ領域（Ｐ- 型基板領
域）１の部分を挟んで配列している。
は、図１のＷ1 に相当する箇所の寸法が５０μｍ〜１０
０μｍであり、そこに幅（図１のＷ2 に相当）が２μｍ
〜３μｍで電気的にフローティングされている複数のＮ
型拡散層２が互いの間にＰ- 型サブ領域（Ｐ- 型基板領
域）１の部分を挟んで配列している。
【００４２】第２の実施の形態の分離領域４０は第１の
実施の形態の分離領域３０よりも広い面積を必要とする
が、図５に示すように、多くのＰＮ接合容量Ｃが直列接
続された態様となるから、アナログ回路領域１０とデジ
タル回路領域２０との結合容量がさらに小となり両者間
のインピーダンスがさらに高くなり、これによりデジタ
ル回路領域２０から発生するノイズがさらに十分に減衰
して、アナログ回路領域１０に対するノイズの影響をさ
らに低減することができる。
実施の形態の分離領域３０よりも広い面積を必要とする
が、図５に示すように、多くのＰＮ接合容量Ｃが直列接
続された態様となるから、アナログ回路領域１０とデジ
タル回路領域２０との結合容量がさらに小となり両者間
のインピーダンスがさらに高くなり、これによりデジタ
ル回路領域２０から発生するノイズがさらに十分に減衰
して、アナログ回路領域１０に対するノイズの影響をさ
らに低減することができる。
【００４３】また、複数のＮ型拡散層２を有する第２の
実施の形態の分離領域４０も、第１の実施の形態の分離
領域３０と同様に、アナログ回路領域１０およびデジタ
ル回路領域２０のそれぞれを取り囲んだ構成にすること
ができる。
実施の形態の分離領域４０も、第１の実施の形態の分離
領域３０と同様に、アナログ回路領域１０およびデジタ
ル回路領域２０のそれぞれを取り囲んだ構成にすること
ができる。
【００４４】
【発明の効果】以上説明したように本発明によれば、Ｐ
型基板上に形成されたアナログ回路領域とデジタル回路
領域の間には実質的にノンドープのＰ- 型サブ領域を存
在させ、その中にデジタルノイズ対策用に電気的にフロ
ーティングのＮ型拡散層を形成したから、デジタル回路
領域からアナログ回路領域に回り込むノイズを４〜１０
ｄｂ程度低減することを実現することが出来、さらに、
電源から静電サージ等のノイズがＮ型拡散層に入り込ま
ないから、両回路領域における安定動作が可能となる。
型基板上に形成されたアナログ回路領域とデジタル回路
領域の間には実質的にノンドープのＰ- 型サブ領域を存
在させ、その中にデジタルノイズ対策用に電気的にフロ
ーティングのＮ型拡散層を形成したから、デジタル回路
領域からアナログ回路領域に回り込むノイズを４〜１０
ｄｂ程度低減することを実現することが出来、さらに、
電源から静電サージ等のノイズがＮ型拡散層に入り込ま
ないから、両回路領域における安定動作が可能となる。
【図１】本発明の第１の実施の形態を示す平面図であ
る。
る。
【図２】図１のＡ−Ａ部の断面図である。
【図３】本発明の第１の実施の形態の等価回路図であ
る。
る。
【図４】本発明の第２の実施例の断面図である。
【図５】本発明の第２の実施の形態の等価回路図であ
る。
る。
【図６】従来技術を示す平面図である。
【図７】図６のＡ−Ａ部の断面図である。
【図８】他の従来技術を示す平面図である。
【図９】図８のＡ−Ａ部の断面図である。
１ Ｐ- 型サブ領域（Ｐ- 型基板領域） ２ Ｎ型拡散層 ３ 絶縁膜 ４ ガードリングとなるＰ+ 型不純物領域 １０ アナログ回路領域 １１ アナログ回路領域内のウェル １２ アナログ回路領域内のソース、ドレイン １３ アナログ回路領域内のゲート １４ アナログ回路領域内の電極 ２０ デジタル回路領域 ２１ デジタル回路領域内のウェル ２２ デジタル回路領域内のソース、ドレイン ２３ デジタル回路領域内のゲート ２４ デジタル回路領域内の電極 ３０、４０ アナログ回路領域とデジタル回路領域間
の本発明による分離領域 ５０、６０ アナログ回路領域とデジタル回路領域間
の従来技術による分離領域 ５１ ＧＮＤ電極 ６１ ＧＮＤ電極 ６２ Ｖｃｃ電極 ６３ Ｎ+ 型拡散層
の本発明による分離領域 ５０、６０ アナログ回路領域とデジタル回路領域間
の従来技術による分離領域 ５１ ＧＮＤ電極 ６１ ＧＮＤ電極 ６２ Ｖｃｃ電極 ６３ Ｎ+ 型拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 21/76 Ｓ Ｆターム(参考） 5F032 AB02 AC04 CA03 CA17 CA23 5F038 BH09 BH19 DF12 EZ15 EZ20 5F048 AC10 BA01 BE04 BG01 BG12 BH02 BH05
Claims (9)
- 【請求項１】 低不純物濃度の一導電型の基板領域と、
前記基板領域の主面に設けられた第１及び第２の回路領
域と、前記第１の回路領域と第２の回路領域との間に設
けられた分離領域とを具備した半導体集積回路装置にお
いて、前記分離領域は、前記基板領域よりも高不純物濃
度の一導電型の不純物領域と、前記不純物領域から離間
して間に前記基板領域の部分を有して形成された逆導電
型の拡散層とを有して構成されたことを特徴とする半導
体集積回路装置。 - 【請求項２】 前記拡散層は電気的に直接バイアスされ
ずに電気的にフローティングされていることを特徴とす
る請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記主面側の前記拡散層の全上面は絶縁
膜により被覆されていることを特徴とする請求項１に記
載の半導体集積回路装置。 - 【請求項４】 前記第１の回路領域と前記第２の回路領
域との間に単数の前記拡散層が形成されていることを特
徴とする請求項１に記載の半導体集積回路装置。 - 【請求項５】 前記第１の回路領域と前記第２の回路領
域との間に複数の前記拡散層が互いの間に前記基板領域
の部分を挟んで配列していることを特徴とする請求項１
に記載の半導体集積回路装置。 - 【請求項６】 前記不純物領域は前記第１及び第２の回
路領域のそれぞれを取り囲んで形成されていることを特
徴とする請求項１乃至請求項５いずれかに記載の半導体
集積回路装置。 - 【請求項７】 前記分離領域は前記第１及び第２の回路
領域のそれぞれを取り囲んで形成されていることを特徴
とする請求項６に記載の半導体集積回路装置。 - 【請求項８】 前記一導電型はＰ型であり、前記逆導電
型はＮ型であることを特徴とする請求項１乃至請求項７
いずれかに記載の半導体集積回路装置。 - 【請求項９】 前記第１の回路領域はアナログ回路を形
成するアナログ回路領域であり、前記第２の回路領域は
デジタル回路を形成するデジタル回路領域であることを
特徴とする請求項１乃至請求項８いずれかに記載の半導
体集積回路装置。
Priority Applications (1)
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|---|---|---|---|
| JP2001152181A JP3834212B2 (ja) | 2001-05-22 | 2001-05-22 | 半導体集積回路装置 |
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|---|---|---|---|
| JP2001152181A JP3834212B2 (ja) | 2001-05-22 | 2001-05-22 | 半導体集積回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002353320A true JP2002353320A (ja) | 2002-12-06 |
| JP3834212B2 JP3834212B2 (ja) | 2006-10-18 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001152181A Expired - Fee Related JP3834212B2 (ja) | 2001-05-22 | 2001-05-22 | 半導体集積回路装置 |
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|---|---|
| JP (1) | JP3834212B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006078264A (ja) * | 2004-09-08 | 2006-03-23 | Toppan Printing Co Ltd | Ｄｎａチップ装置 |
| JP2006237210A (ja) * | 2005-02-24 | 2006-09-07 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| JP2007115996A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
| JP2007123345A (ja) * | 2005-10-25 | 2007-05-17 | Nec Electronics Corp | 半導体装置 |
| JP2008071818A (ja) * | 2006-09-12 | 2008-03-27 | Nec Electronics Corp | 半導体装置 |
| EP1989738A2 (en) * | 2006-02-23 | 2008-11-12 | Freescale Semiconductor, Inc. | Noise isolation between circuit blocks in an integrated circuit chip |
| WO2011158486A1 (ja) * | 2010-06-15 | 2011-12-22 | パナソニック株式会社 | 半導体装置 |
| JP2014090187A (ja) * | 2013-12-09 | 2014-05-15 | Renesas Electronics Corp | 半導体集積回路およびそのパターンレイアウト方法 |
-
2001
- 2001-05-22 JP JP2001152181A patent/JP3834212B2/ja not_active Expired - Fee Related
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| EP1989738A4 (en) * | 2006-02-23 | 2012-07-25 | Freescale Semiconductor Inc | NOISE INSULATION BETWEEN SWITCH BLOCKS OF AN INTEGRATED SWITCH CHIP |
| US9048110B2 (en) | 2006-02-23 | 2015-06-02 | Freescale Semiconductor Inc. | Noise isolation between circuit blocks in an integrated circuit chip |
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| JP3834212B2 (ja) | 2006-10-18 |
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