JP3834212B2

JP3834212B2 - 半導体集積回路装置

Info

Publication number: JP3834212B2
Application number: JP2001152181A
Authority: JP
Inventors: 唯之幅崎
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2001-05-22
Filing date: 2001-05-22
Publication date: 2006-10-18
Anticipated expiration: 2021-05-22
Also published as: JP2002353320A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に係り、特にアナログ回路とデジタル回路とを混在させて同一の半導体基板に形成したＬＳＩにおいて、ノイズ対策を行った半導体集積回路装置に関する。
【０００２】
【従来の技術】
この種のアナログ、デジタル混在ＬＳＩでは、デジタル回路領域で発生する電気的ノイズがアナログ回路領域に影響を与えないようにすることが重要な要素の一つとなっている。
【０００３】
このために例えば図６及び図７に示すように、デジタル回路領域２０とアナログ回路領域１０との間に分離領域５０としてＧＮＤ電極５１を通して接地電位に維持したＰ⁺ 型不純物領域４を形成して、これによりデジタル回路領域２０で発生した電気的ノイズがアナログ回路領域１０に入り込むのを遮断する技術が用いられていた。
【０００４】
尚、図６は平面図であり、図７は図６のＡ−Ａ部の断面図であるが、図６では図面が煩雑となるのを避けるために、両回路領域内の素子および主面上の絶縁膜、電極等の図示を省略している。
【０００５】
図６に示すように、Ｐ⁺ 型不純物領域４はガードリングとしてアナログ回路領域１０およびデジタル回路領域２０をそれぞれ取り囲んでいる。また、図７に示すように、Ｐ^- 型基板領域（サブ領域）１にＰ⁺ 型不純物領域４が形成され、その両側にウェル１１，１２、例えばＰ型ウエル１１，２１が素子を形成するために設けられている。
【０００６】
また、アナログ回路領域１０におけるウェル１１には、ソース、ドレイン１２，１２、それらの電極１４，１４及びゲート絶縁膜上のゲート電極１３を具備した絶縁ゲート電界効果トランジスタが形成され、このトランジスタを有してアナログ回路を構成している。
【０００７】
同様に、デジタル回路領域２０におけるウェル２１には、ソース、ドレイン２２，２２、それらの電極２４，２４及びゲート絶縁膜上のゲート電極２３を具備した絶縁ゲート電界効果トランジスタが形成され、このトランジスタを有してデジタル回路を構成している。
【０００８】
しかしながら図６及び図７の構成では基板からのノイズを有効に遮断することができない。すなわち、一方の領域にからの基板ノイズを他方の領域に通過することを阻止することができないから不都合を生じる。
【０００９】
このために、例えば図８及び図９に示すような構造が提案された。図８は平面図であり、図９は図８のＡ−Ａ部の断面図であるが、図８では図面が煩雑となるのを避けるために、両回路領域内の素子および主面上の絶縁膜、電極等の図示を省略している。
【００１０】
また、図８及び図９において図６及び図７と同一もしくは類似の箇所は同じ符号を付してあるから、重複する説明は省略する。
【００１１】
図８及び図９において、デジタル回路領域２０とアナログ回路部領域１０との間の分離領域６０として、Ｐ⁺ 型不純物領域４とＰＮ接合を形成するＮ⁺ 型拡散層６３を形成している。このような構成により、Ｐ⁺ 型不純物領域４とＮ⁺ 型拡散層６３とのＰＮ接合によるダイオードが形成されているから、基板からのノイズをこのダイオードで吸収することが可能になる。さらに、Ｐ⁺ 型不純物領域４が形成されているので両回路部領域間の基板表層部を通過しようとする電気的ノイズも遮断することができる。
【００１２】
しかしながらＰ^- 型基板領域１よりも高不純物濃度のＰ⁺ 型不純物領域４とここに形成されることにより高不純物濃度となるＮ⁺ 型拡散層６３とが接触しているからＰＮ接合容量が大きくなり、このためにデジタル回路領域２０とアナログ回路領域１０との間の結合容量が大きくなり、両領域間の等価回路のインピーダンスが小さくなる。
【００１３】
したがって、デジタル回路領域２０から発生するノイズが十分に減衰せず、アナログ回路領域１０に対するノイズの影響を低減することに関し、十分とは言えない。
【００１４】
さらにノイズの周波数が高くなると、アナログ・デジタル回路領域間のインピーダンスは更に小さくなり、高周波ノイズは更にカットしにくいという問題を発生する。
【００１５】
一方、図９に示すように、Ｐ⁺ 型不純物領域４をＧＮＤ電極６１を通して接地し、Ｎ⁺ 型拡散層６３にＶｃｃ電極６２を通して高電源電圧Ｖｃｃを印加することによりＰＮ接合を逆バイアス状態にすることによりＰＮ接合容量を小の状態で動作させようとすると、今度は電源ラインから分離領域６０のＮ⁺ 型拡散層６３に静電サージやＶｃｃのリップル等のノイズが入り込みデジタル回路およびアナログ回路の安定動作に支障を生じる。
【００１６】
尚、図６乃至図９に示すような従来技術は、例えば特開平７−２９９７２号公報に開示されている。
【００１７】
【発明が解決しようとする課題】
以上説明したように、図６及び図７に示すよ従来技術では、基板ノイズを遮断することができないという問題を有する。
【００１８】
一方、図８及び図９に示す従来技術では、アナログ・デジタル回路領域間のインピーダンスが小さくなり、高周波ノイズをカットしにくくなるという問題を発生する。また、図８及び図９に示す従来技術において、分離領域のＰＮ接合を逆バイアス状態にしようとして外部から電源電圧を分離領域に印加すると、外部から電源ラインを通して分離領域のＮ⁺ 型拡散層に入力する静電サージや電源電圧のリップル等のノイズによりデジタル回路およびアナログ回路の安定動作に支障を生じる。
【００１９】
したがって本発明の目的は、両回路部領域間の基板表層部を通過しようとするノイズを阻止し、かつ電源ラインからの静電サージや電源電圧のリップル等の影響を回避して基板ノイズを有効に遮断することができる分離領域を有する半導体集積回路装置を提供することである。
【００２０】
本発明の他の目的は、デジタル回路領域で発生した基板ノイズを、電源ラインからのノイズの影響を受けることなく、有効に遮断しアナログ回路領域に影響を与えなくした半導体集積回路装置を提供することにある。
【００２１】
【課題を解決するための手段】
本発明の特徴は、低不純物濃度の一導電型、例えばＰ^- 型の基板領域と、前記基板領域の主面に設けられた第１及び第２の回路領域、例えばアナログ回路を形成するアナログ回路領域及びデジタル回路を形成するデジタル回路領域と、前記第１の回路領域と第２の回路領域との間に設けられた分離領域とを具備した半導体集積回路装置において、前記分離領域は、前記基板領域よりも高不純物濃度の一導電型、例えばＰ⁺ 型の不純物領域と、前記不純物領域から離間して間に前記基板領域の部分を有して形成された逆導電型、例えばＮ型の拡散層とを有して構成された半導体集積回路装置にある。ここで、前記拡散層は電気的に直接バイアスされずに電気的にフローティングされていることが好ましい。また、前記主面側の前記拡散層の全上面は絶縁膜により被覆されていることが好ましい。
【００２２】
また、前記第１の回路領域と第２の回路領域との間に、単数の前記拡散層が形成されていることができる。あるいは、前記第１の回路領域と第２の回路領域との間に、複数の前記拡散層が前記基板領域の部分を挟んで配列していることができる。
【００２３】
さらに、前記不純物領域は、前記第１及び第２の回路領域のそれぞれを取り囲んで形成されていることが好ましい。この場合、前記分離領域は、前記第１及び第２の回路領域のそれぞれを取り囲んで形成されていることができる。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明を説明する。図１は本発明の第１の実施の形態を示す平面図であり、図２は図１のＡ−Ａ部の断面図である。また、図１では図面が煩雑となるのを避けるために、両回路領域内の素子および主面上の絶縁膜、電極等の図示を省略している。
【００２５】
図１に示すように、Ｐ⁺ 型不純物領域４はガードリングとしてアナログ回路領域１０およびデジタル回路領域２０をそれぞれ取り囲んでいる。また、図２に示すように、Ｐ^- 型基板領域（サブ領域）１にＰ⁺ 型不純物領域４が形成され、その両側にウェル１１，１２が素子を形成するために設けられている。
【００２６】
アナログ回路領域１０におけるウェル１１がＰ型ウエルの場合は、ソース、ドレイン１２，１２はＮ型であり、それらの電極１４，１４及びゲート絶縁膜上のゲート電極１３とともにＮチャネル型絶縁ゲート電界効果トランジスタが構成され、ウェル１１がＮ型ウエルの場合は、ソース、ドレイン１２，１２はＰ型であり、それらの電極１４，１４及びゲート絶縁膜上のゲート電極１３とともにＰチャネル型絶縁ゲート電界効果トランジスタが構成され、このようなトランジスタを有してアナログ回路を構成している。
【００２７】
同様に、デジタル回路領域２０におけるウェル２１がＰ型ウエルの場合は、ソース、ドレイン２２，２２はＮ型であり、それらの電極２４，２４及びゲート絶縁膜上のゲート電極２３とともにＮチャネル型絶縁ゲート電界効果トランジスタが構成され、ウェル２１がＮ型ウエルの場合は、ソース、ドレイン２２，２２はＰ型であり、それらの電極２４，２４及びゲート絶縁膜上のゲート電極２３とともにＰチャネル型絶縁ゲート電界効果トランジスタが構成され、このようなトランジスタを有してデジタル回路を構成している。
【００２８】
両領域間の分離領域３０のＰ⁺ 型不純物領域４により、デジタル回路領域２０で発生した電気的ノイズが表層を沿ってアナログ回路領域１０に入り込むのを遮断する。
【００２９】
さらに分離領域３０には、幅Ｗ₁ が１０μｍ〜２０μｍの実質的にノンドープのＰ^- 型サブ領域（Ｐ^- 型基板領域）１が存在し、その内側にＰ⁺ 型不純物領域４から離間して幅Ｗ２が幅２〜３μｍのＮ型拡散層２が形成されている。
【００３０】
ここで実質的にノンドープのＰ^- 型サブ領域（Ｐ^- 型基板領域）とは不純物濃度が１×１０¹⁵／ｃｍ³ 以下のＰ^- 型サブ領域（Ｐ^- 型基板領域）のことである。また、Ｐ⁺ 型不純物領域の範囲は、使用するＰ^- 型サブ領域（Ｐ^- 型基板領域）の不純物濃度よりも２桁以上高いＰ型の領域のことを示す。
【００３１】
Ｎ型拡散層２は高不純物濃度のＰ⁺ 型不純物領域４から離間して低不純物濃度のＰ^- 型サブ領域（Ｐ^- 型基板領域）１とＰＮ接合を形成し、かつ、低不純物濃度のＰ^- 型サブ領域（Ｐ^- 型基板領域）１に形成するＮ型拡散層２自体も低不純物濃度にすることができるから、図３に示すこのＰＮ接合の容量Ｃは小にすることができ、図３におけるデジタル回路領域２０とアナログ回路領域１０との間の結合容量が小さくなり、両領域間の等価回路のインピーダンスが大きくなる。
【００３２】
したがって、デジタル回路領域２０から発生するノイズが十分に減衰して、アナログ回路領域１０に対するノイズの影響を低減することができる。
【００３３】
またこのように本発明の分離領域３０におけるＰＮ接合容量は小にすることが出来るから、外部から逆バイアスを印加する必要がない。
【００３４】
したがって、Ｎ型拡散層２の全上面は例えばシリコン酸化膜による絶縁膜３により被覆されており、Ｎ型拡散層２は電気的に直接バイアスされずに電気的にフローティングされている。
【００３５】
このため、外部から電源ラインを通して静電サージや電源電圧のリップル等のノイズがＮ型拡散層２に印加されてデジタル回路およびアナログ回路の安定動作に支障を生じるという問題は生じない。
【００３６】
尚、本発明は、Ｎ型拡散層２をＰ⁺ 型不純物領域４から離間することによりその効果が得られ、特別の工程の追加を必要とせずに、Ｐ⁺ 型不純物領域４を形成するレチクルの変更のみで製造が可能となる。
【００３７】
すなわち、いわゆるロコス酸化法でフィールド酸化膜を形成した後、Ｐ^- 型サブ領域（Ｐ^- 型基板領域）１内にＮ型拡散層２を形成し、Ｎ型拡散層２から離間した箇所にＰ⁺ 型不純物領域４を従来技術と比較してマスクパターン形成用のレチクルの変更のみで形成し、必要に応じて素子形成領域に所定のウエル１１，１２を形成する。
【００３８】
また、図１、図２ではアナログ回路領域１０の一方の側（図で右側）のみに設けているが、同一の半導体基板に複数のアナログ回路領域１０および複数のデジタル回路領域２０が分布して設けられている場合は、アナログ回路領域１０およびデジタル回路領域２０のそれぞれをＮ型拡散層２を有する分離領域３０で取り囲んだ構成にすることが好ましい。
【００３９】
図４は本発明の第２の実施の形態を示す断面図であり、第１の実施の形態の図２に相当する。図５の本発明の第２の実施の形態の等価回路図である。
【００４０】
また、図４及び図５において図１乃至図３と同一もしくは類似の箇所は同じ符号を付してあるから、重複する説明は省略する。
【００４１】
この第２の実施の形態の分離領域４０では、図１のＷ₁ に相当する箇所の寸法が５０μｍ〜１００μｍであり、そこに幅（図１のＷ₂ に相当）が２μｍ〜３μｍで電気的にフローティングされている複数のＮ型拡散層２が互いの間にＰ^- 型サブ領域（Ｐ^- 型基板領域）１の部分を挟んで配列している。
【００４２】
第２の実施の形態の分離領域４０は第１の実施の形態の分離領域３０よりも広い面積を必要とするが、図５に示すように、多くのＰＮ接合容量Ｃが直列接続された態様となるから、アナログ回路領域１０とデジタル回路領域２０との結合容量がさらに小となり両者間のインピーダンスがさらに高くなり、これによりデジタル回路領域２０から発生するノイズがさらに十分に減衰して、アナログ回路領域１０に対するノイズの影響をさらに低減することができる。
【００４３】
また、複数のＮ型拡散層２を有する第２の実施の形態の分離領域４０も、第１の実施の形態の分離領域３０と同様に、アナログ回路領域１０およびデジタル回路領域２０のそれぞれを取り囲んだ構成にすることができる。
【００４４】
【発明の効果】
以上説明したように本発明によれば、Ｐ型基板上に形成されたアナログ回路領域とデジタル回路領域の間には実質的にノンドープのＰ^- 型サブ領域を存在させ、その中にデジタルノイズ対策用に電気的にフローティングのＮ型拡散層を形成したから、デジタル回路領域からアナログ回路領域に回り込むノイズを４〜１０ｄｂ程度低減することを実現することが出来、さらに、電源から静電サージ等のノイズがＮ型拡散層に入り込まないから、両回路領域における安定動作が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す平面図である。
【図２】図１のＡ−Ａ部の断面図である。
【図３】本発明の第１の実施の形態の等価回路図である。
【図４】本発明の第２の実施例の断面図である。
【図５】本発明の第２の実施の形態の等価回路図である。
【図６】従来技術を示す平面図である。
【図７】図６のＡ−Ａ部の断面図である。
【図８】他の従来技術を示す平面図である。
【図９】図８のＡ−Ａ部の断面図である。
【符号の説明】
１Ｐ^- 型サブ領域（Ｐ^- 型基板領域）
２Ｎ型拡散層
３絶縁膜
４ガードリングとなるＰ⁺ 型不純物領域
１０アナログ回路領域
１１アナログ回路領域内のウェル
１２アナログ回路領域内のソース、ドレイン
１３アナログ回路領域内のゲート
１４アナログ回路領域内の電極
２０デジタル回路領域
２１デジタル回路領域内のウェル
２２デジタル回路領域内のソース、ドレイン
２３デジタル回路領域内のゲート
２４デジタル回路領域内の電極
３０、４０アナログ回路領域とデジタル回路領域間の本発明による分離領域
５０、６０アナログ回路領域とデジタル回路領域間の従来技術による分離領域
５１ＧＮＤ電極
６１ＧＮＤ電極
６２Ｖｃｃ電極
６３Ｎ⁺ 型拡散層

Claims

低不純物濃度の一導電型の基板領域と、前記基板領域の主面に設けられた第１及び第２の回路領域と、前記第１の回路領域と第２の回路領域との間に設けられた分離領域とを具備した半導体集積回路装置において、前記分離領域は、前記第１の回路領域に接した前記基板領域よりも高不純物濃度の一導電型の第１の不純物領域と、前記第２の回路領域に接した前記基板領域よりも高不純物濃度の一導電型の第２の不純物領域と、前記第１と第２の不純物領域から離間して間に前記基板領域の部分を有して形成され、直接バイアスされずに電気的にフローティング状態とされている逆導電型の拡散層とを有して構成されたことを特徴とする半導体集積回路装置。
前記主面側の前記拡散層の全上面は絶縁膜により被覆されていることを特徴とする請求項１に記載の半導体集積回路装置。
前記第１の回路領域と前記第２の回路領域との間に単数の前記拡散層が形成されていることを特徴とする請求項１乃至請求項２いずれかに記載の半導体集積回路装置。
前記第１の回路領域と前記第２の回路領域との間に複数の前記拡散層が互いの間に前記基板領域の部分を挟んで配列していることを特徴とする請求項１に記載の半導体集積回路装置。
前記第１の不純物領域は前記第１の回路領域を、前記第２の不純物領域は前記第２の回路領域をそれぞれ取り囲んで形成されていることを特徴とする請求項１乃至請求項４いずれかに記載の半導体集積回路装置。
前記一導電型はＰ型であり、前記逆導電型はＮ型であることを特徴とする請求項１乃至請求項５いずれかに記載の半導体集積回路装置。
前記第１の回路領域はアナログ回路を形成するアナログ回路領域であり、前記第２の回路領域はデジタル回路を形成するデジタル回路領域であることを特徴とする請求項１乃至請求項６いずれかに記載の半導体集積回路装置。