JP4742543B2

JP4742543B2 - Ｄｎａチップ装置

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Publication number: JP4742543B2
Application number: JP2004261168A
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Inventors: 俊人塩谷; 亮太鶴見
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Publication date: 2011-08-10
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Description

本発明は、ハイブリダイゼーション検出のための電気回路を備えたＤＮＡチップ装置に係り、特に、ハイブリッドＤＮＡの生成量を高精度に検出し得るＤＮＡチップ装置に関する。

近年、生物学、医学分野での遺伝子解析等において、特定の配列を有するＤＮＡを検出するためのＤＮＡチップが開発されている。この種のＤＮＡチップにおいては、従来から電気化学的にチップ上でＤＮＡを合成させるものがある。基板上でのＤＮＡの合成方法は、例えば特許文献１に詳しい。

従来のＤＮＡチップでは、検出用ＤＮＡと被検出用ＤＮＡをハイブリダイゼーションさせる反応場は、電極とＲＡＭ上の選択回路だけの単純な構成により実現されている。ここで、ＤＮＡ配列のハイブリダイゼーション検出にはスキャナと呼ばれる装置が用いられる。スキャナでは、ＤＮＡに蛍光物質を付けたプローブの写真を撮影し、ハイブリダイゼーション検出を判断する。

しかしながら、蛍光物質を写真撮影する方法では大規模な専用の測定装置が必要である。また、蛍光の内部消光のために一定量以上の蛍光物質をプローブとして導入することは困難である、などの欠点も有している。

そこで、装置をコンパクト化するために、反応場においてハイブリッドＤＮＡを検出可能とするリガンドと酵素との反応による２次電流を増幅し、その電流値を測定してハイブリダイゼーション検出を判断するための電気回路を備えたＤＮＡチップの開発が進められている。
特表２０００−５１４８０２号公報

しかしながら、従来のＤＮＡチップでは、電気回路で発生するノイズが多いため、検出した電流値を正確に測定することが困難であり、ハイブリダイゼーション検出の判断が困難である。これに伴い、ハイブリッドＤＮＡの生成量は検出精度が低い状況にある。

本発明は上記事情に鑑みてなされたもので、ハイブリッドＤＮＡの生成量を高精度に検出し得るＤＮＡチップ装置を提供することを目的とする。

請求項１に対応する発明は、基板と、前記基板上に形成され、検出用ＤＮＡ及び被検出用ＤＮＡを保持可能な電極と、前記基板表面に形成された複数のアナログ回路素子及び複数のデジタル回路素子からなり、前記電極上に前記検出用ＤＮＡを合成させるためのＤＮＡ合成用回路と、前記基板表面で前記ＤＮＡ合成用回路とは異なる領域に形成された複数のアナログ回路素子及び複数のデジタル回路素子からなり、前記検出用ＤＮＡと前記被検出用ＤＮＡとによるハイブリダイゼーションに対応する電流を前記電極から検出するためのＤＮＡ検出用回路と、前記ＤＮＡ合成用回路を構成するアナログ回路素子及び前記ＤＮＡ検出用回路を構成するアナログ回路素子からなるアナログ回路領域と、前記ＤＮＡ合成用回路を構成するデジタル回路素子及び前記ＤＮＡ検出用回路を構成するデジタル回路素子からなるデジタル回路領域と、前記基板上に形成され、いずれかの前記各アナログ回路素子に個別に接続されたアナログ配線層と、前記基板上に形成され、いずれかの前記各デジタル回路素子に個別に接続されたデジタル配線層と、前記アナログ配線層と前記デジタル配線層との間に形成された接地配線層とを備え、前記アナログ回路領域と前記デジタル回路領域を分離して配置しており、前記各アナログ配線層、前記各デジタル配線層及び前記各接地配線層から構成される配線層は、当該配線層を構成するアナログ配線層またはデジタル配線層を当該配線層と隣接して配置された配線層と共有するＤＮＡチップ装置である。

請求項２に対応する発明は、請求項１に記載のＤＮＡチップ装置において、前記基板表面で１つ以上の前記各デジタル回路素子又は１つ以上の前記各アナログ回路素子を部分的に囲うように各々形成され、少なくとも隣接した回路素子をノイズから保護するための複数のガードリング層を備えたＤＮＡチップ装置である。

請求項３に対応する発明は、請求項１に記載のＤＮＡチップ装置において、前記各回路素子のうち、互いに隣接し且つ略同一寸法の回路素子同士は、互いに同一の長手方向を有する向きに配列され、及び／又は、互いに中間に位置する仮想軸を中心に軸対象となる位置に配列されたＤＮＡチップ装置である。

請求項４に対応する発明は、請求項２に記載のＤＮＡチップ装置において、前記各回路素子のうち、互いに隣接し且つ略同一寸法の回路素子同士は、互いに同一の長手方向を有する向きに配列され、及び／又は、互いに中間に位置する仮想軸を中心に軸対象となる位置に配列されたＤＮＡチップ装置である。

＜作用＞
従って、請求項１に対応する発明は以上のような手段を講じたことにより、ＤＮＡ合成用回路及びＤＮＡ検出用回路において、デジタル回路領域とアナログ回路領域を分離して配置している。そのため、デジタル回路とアナログ回路との間のクロストークを減少させることができ、ハイブリッドＤＮＡの生成量を高精度に検出できるＤＮＡチップ装置を提供することができる。また、請求項１に対応する発明は、各アナログ配線層と各デジタル配線層との間に接地配線層を備えたので、アナログ処理の電気信号とデジタル処理の電気信号がクロストークを起こそうとしても、接地配線層（グランド信号線）によりノイズが吸収される。そのため、基板上の電気回路においてアナログ信号とデジタル信号のクロストークを防ぐことが可能であり、ハイブリッドＤＮＡの生成量を高精度に検出できるＤＮＡチップ装置を提供することができる。

請求項２に対応する発明は、ガードリング層により、回路素子の周囲をガードリングしている。そのため、請求項１に対応する作用に加え、ＤＮＡチップ内の各回路素子が互いに影響を及ぼす干渉効果を減少させることができるので、ハイブリッドＤＮＡの生成量を高精度に検出できるＤＮＡチップ装置を提供することができる。

請求項３に対応する発明は、各回路素子のうち、互いに隣接し且つ略同一寸法の回路素子同士が、互いに同一の長手方向を有する向きに配列され、及び／又は、互いに中間に位置する仮想軸を中心に軸対称となる位置に配列されている。そのため、請求項１に対応する作用に加え、外部環境から受けるノイズに対する影響を統一しているので、ノイズの影響を最小限に抑えるようにＤＮＡチップを使用することができる。これにより、ハイブリッドＤＮＡの生成量を高精度に検出できるＤＮＡチップ装置を提供することができる。

請求項４に対応する発明は、各回路素子のうち、互いに隣接し且つ略同一寸法の回路素子同士が、互いに同一の長手方向を有する向きに配列され、及び／又は、互いに中間に位置する仮想軸を中心に軸対称となる位置に配列されている。そのため、請求項２に対応する作用に加え、外部環境から受けるノイズに対する影響を統一しているので、ノイズの影響を最小限に抑えるようにＤＮＡチップを使用することができる。これにより、ハイブリッドＤＮＡの生成量を高精度に検出できるＤＮＡチップ装置を提供することができる。

以上説明したように本発明によれば、ハイブリッドＤＮＡの生成量を高精度に検出できるＤＮＡチップ装置を提供できる。

以下、本発明の各実施形態について図面を参照しながら説明する。

＜第１の実施形態＞
図１は本発明の第１の実施形態に係るＤＮＡチップ装置の構成を示す模式図であり、図２及び図３は同装置における各ユニットセルの構成を示す模式図であって、図４乃至図６は基板の配線層の構成を示す模式図である。以下の説明は、同種の部分には同一の符号を付して重複した記載を省略する。

このＤＮＡチップ装置１０は、複数のユニットセル２０、入力制御部３０及び出力制御部４０が基板５０上に形成されている。

ここで、ユニットセル２０は、図２に示すように、基板５０上に形成された電極２１、検出用ＤＮＡ合成部（ＤＮＡ合成用回路）２２及びハイブリッドＤＮＡ検出部（ＤＮＡ検出用回路）２３とそれらを接続する配線層６０を備えている。

電極２１は表面上にあらかじめ核酸を配置しており、検出用ＤＮＡ合成部２２から電流が入力されると、核酸から検出用ＤＮＡを合成する。また、電極２１は、合成された検出用ＤＮＡと被検出用ＤＮＡのハイブリダイゼーションによるハイブリッドＤＮＡを検出可能とするリガンドと酵素との反応による２次電流をハイブリッドＤＮＡ検出部２３へ出力する。

検出用ＤＮＡ合成部２２は、入力制御部３０から電流が入力されると、電極２１上にあらかじめ配置された核酸から検出用ＤＮＡを合成させる機能を有し、図３に示すように、電極２１上に検出用ＤＮＡを合成させるための複数のアナログ回路素子及び複数のデジタル回路素子からなる複数の合成用回路ブロック２２ａ〜２２ｃを備えている。ここで、各合成用回路ブロック２２ａ〜２２ｃは、各回路素子が個別に配線層６０に接続されている。なお、検出用ＤＮＡ合成部２２は、例えば特許文献１の第５０頁に記載の「ハイブリッドデジタル／アナログの超大規模集積回路（ＶＬＳＩ）」等のように、半導体の集積回路技術によって形成可能となっている。

ハイブリッドＤＮＡ検出部２３は、電極２１からリガンドと酵素との反応による２次電流を検出し、出力制御部４０へ出力する機能を有し、検出用ＤＮＡと被検出用ＤＮＡとによるハイブリダイゼーションに対応する電流を電極２１から検出するための複数のアナログ回路素子及び複数のデジタル回路素子からなる複数の検出用回路ブロック２３ａ〜２３ｃを備えている。ここで、各検出用回路ブロック２３ａ〜２３ｃは、各回路素子が個別に配線層６０に接続されている。なお、ハイブリッドＤＮＡ検出部２３は、例えば、ＤＮＡをインターカレータを介して電気化学的に検出する技術に基づき実現可能であり、具体的には例えばＴＵＭジーン（旧名：ＴＵＭ研究所）が完成させたＥＣＡ(Electronic Chemical Array)チップ」等によって実現可能となっている。なお、ハイブリッドＤＮＡ検出部２３は、インターカレータによる検出技術に限らず、ＤＮＡを電気化学的に検出する技術であれば、任意の技術を用いて実現可能なことは言うまでもない。

入力制御部３０は、複数のユニットセル２０のうち選択したユニットセルの検出用ＤＮＡ合成部２２に電流を入力する
出力制御部４０は、ユニットセル２０のハイブリッドＤＮＡ検出部２３において検出された２次電流を出力制御する。

基板５０は、ＤＮＡチップ装置１０を構成する電気回路の基板であって、例えばチップ形状の半導体材料が使用可能となっている。

配線層６０は、基板５０上の電気・電子回路素子間を相互に接続する。ここでは、図４に示すように、各部２２，２３のいずれかの各アナログ回路素子に個別に接続されたアナログ配線層６１と、各部２２，２３のいずれかの各デジタル回路素子に個別に接続されたデジタル配線層６２に分離して構成している。アナログ配線層６１とデジタル配線層６２の間にはグランド（接地）配線層６３を挿入している。また、このグランド配線層６３は接地してあり、必要により各部２２，２３に個別に接続されている。

なお、配線層６０は、図４に示すように、アナログ配線層６１とデジタル配線層６２との間にグランド配線層６３が配置されていれば、任意の形態で実装可能となっている。例えば、配線層６０は、図５に示すように、１種類の配線層（この例ではデジタル配線層６２）を共有する形態としてもよい。また、配線層６０は、図６に示すように、同一種類の配線層（この例ではデジタル配線層６２）が隣接して配置された形態としてもよい。いずれにしても、アナログ配線層６１とデジタル配線層６２との間にグランド配線層６３が配置されていることに変わりはないからである。

次に、以上のように構成されたＤＮＡチップ装置の動作を説明する。

始めに、図示しない制御部は、図7に示すように、基板５０の上の複数のユニットセルのうち検出用ＤＮＡを合成させるユニットセル２０を選択し、その結果を入力制御部３０に入力する（ｓ１）。入力制御部３０は、選択したユニットセル２０の検出用ＤＮＡ合成部２２に電流を入力する（ｓ２）。検出用ＤＮＡ合成部２２は、入力された電流により、電極２１の上にあらかじめ配置された核酸から検出用ＤＮＡを合成する（ｓ３）。このＤＮＡ合成の方法については、例えば特許文献１の第４５〜４７頁に記載の「合成工程」に詳しい。

次に、この電極２１の上の検出用ＤＮＡと、あらかじめ特定の酵素と反応するリガンドに浸しておいた被検出用ＤＮＡをハイブリダイゼーションさせる。これを洗浄すると、リガンドによりハイブリットＤＮＡだけが電極２１の上に残る。これに酵素を反応させると数１０ｐＡ程度の微小な２次電流が生じる。この２次電流をハイブリッドＤＮＡ検出部２３で検出し（ｓ４）、出力制御部４０に出力する（ｓ５）。これにより２次電流の電流値から、ハイブリッドＤＮＡの生成量を図示しない測定部で測定する（ｓ６）。

これにより、ＤＮＡチップ装置１０は、特定の配列を有するＤＮＡを検出する。ここで、DNAチップ装置１０では、アナログ配送線６１とデジタル配線層６２の間にグランド配線層６３を挿入している。そのため、アナログ処理の電気信号とデジタル処理の電気信号がクロストークを起こそうとしても、グランド配線層６３によりノイズが吸収される。従って、アナログ処理の電気信号とデジタル処理の電気信号のクロストークを防ぐことができる。

上述したように本実施形態によれば、アナログ配線層６１とデジタル配線層６２との間にグランド配線層６３を備えた構成により、基板５０の上の電気回路においてアナログ信号とデジタル信号のクロストークを防ぐことができるので、ハイブリッドＤＮＡの生成量を高精度に検出できるＤＮＡチップ装置１０を提供することができる。

詳しくは、ＤＮＡ検出時の数１０ｐＡ程度の微小な電流信号を検出する際に、スイッチ切替などのデジタル信号により生じたスパイクノイズがアナログ信号に伝搬せず、途中のグランド配線層６３に吸収される。このように、微小なアナログ信号に、デジタル信号のノイズが重畳しないので、ＤＮＡの検出精度を向上することができる。

併せて、検出される電流値のばらつきが少なくなることにより、電極２１の歩留りが改善されてくるので、ＤＮＡチップ装置１０におけるユニットセル２０の歩留りを改善することが可能となる。

＜第２の実施形態＞
図８は本発明の第２の実施形態に係るＤＮＡチップ装置内の回路素子の一例を示す模式図である。

本実施形態は、例えばデジタル回路素子が生じるノイズからアナログ回路素子を保護するものであり、具体的には、ＤＮＡチップ装置内の電気回路で使用される回路素子の周囲にガードリング層を備えている。ここでは簡単のために2つのトランジスタを例にとって説明するが、本実施形態は、回路素子がトランジスタに限定されるものではなく、回路素子も2つに限定されるものでもない。同様に、ｎ型、ｐ型といった導電型は一例であり、両者を反転させても良いことは言うまでもない。

回路素子７０は、前述した各回路ブロック２２ａ〜２２ｃ，２３ａ〜２３ｃを構成する各回路素子のうち、任意の２つのトランジスタ素子に対応する。回路素子７０は、ｎ型のシリコン基板７１の上にｐ型ウェル層７２が形成され、ｐ型ウェル層７２上に、トランジスタ７３ａ，７３ｂを形成するためのｎ型ウェル層７４ａ，７４ｂが選択的に形成されている。２つのトランジスタ７３ａ，７３ｂの間には、ｐ型ウェル層７２が露出している。ｐ型ウェル層７２表面の一部には、各トランジスタ７３ａ，７３ｂのｎ型ウェル層７４ａ，７４ｂを部分的に囲うように、ｎ型のガードリング層７５が形成されている。

ガードリング層７５は１つの回路素子毎に周囲を囲むように形成してもよく、複数の回路素子からなる回路ブロック毎に周囲を囲むように形成してもよい。但し、ガードリング層７５は、少なくとも隣接したアナログ回路素子をノイズから保護する観点から、アナログ回路素子とデジタル回路素子とを一緒には囲わずに別々に囲うように配置される。また、ガードリング層７５は、他のガードリング層を囲むように２重、３重…に形成してもよい。同様に、ガードリング層７５は、ユニットセル２０の周囲を囲むように形成してもよい。

なお、ガードリング層７５は、図示しない直流電源ライン（Ｖ_DD：最も高い電位の電源ライン）の配線層に接続され、各トランジスタ７３ａ，７３ｂ間のノイズ（交流電流）を直流電源を介して外部に流出させるためのものである。なお、ガードリング層は、ｐ型層の場合、Ｖ_SS（最も低い電位の電源ライン）に接続される。

トランジスタ７３ａでは、ｎ型ウェル層７４ａ上にゲート電極７６ａが形成され、ゲート電極７６ａを挟むように、ｎ型ウェル層７４ａ表面にｐ型ソース層７７ａ及びｐ型ドレイン層７８ａが選択的に形成されている。ｐ型ソース層７７ａ上にはソース電極が形成されている。ｐ型ドレイン層７８ａにはドレイン電極が形成されている。

同様にトランジスタ７３ｂでは、ｎ型ウェル層７４ｂ上にゲート電極７６ｂが形成され、ゲート電極７６ｂを挟むように、ｎ型ウェル層７４ｂ表面にｐ型ソース層７７ｂ及びｐ型ドレイン層７８ｂが選択的に形成されている。ｐ型ソース層７７ｂ上にはソース電極が形成されている。ｐ型ドレイン層７８ｂにはドレイン電極が形成されている。

次に、以上のように構成された回路素子７０の作用を説明する。ＤＮＡチップ装置１０の動作については、第１の実施形態と同様であるので、ここではＤＮＡチップ装置内の電気回路で使用される回路素子の構成について説明する。

仮に、図９に示すように、トランジスタ７３ａと７３ｂの間にガードリング層７５が存在しないとする。このとき、トランジスタ７３ａで生じたノイズが大きいと、ノイズは、ｎ型ウェル層７４ａを通過してｐ型ウェル層７２まで到達してしまう。この場合、ノイズはＰ型ウェル７２内を伝達可能となる。そして、ノイズの一部は、隣接するｎ型ウェル層７４ｂを通過してトランジスタ７３ｂまで到達することがある。

特に、隣接するトランジスタに向かうｘ方向に伝搬する経路ｐ１の方が、隣接するトランジスタに向かう方向に垂直なｙ方向に伝搬してｐ型ウェル層７２をｘ方向に伝搬し再度ｙ方向に伝搬する経路ｐ２より、距離が短くなるためノイズが到達する確率が高くなる。

そこで、本実施形態にかかる回路素子７０は、経路ｐ１の部分にガードリング層７５を形成して、経路ｐ１を伝搬するノイズを流出させている。

上述したように本実施形態によれば、ガードリング層７５により各回路素子を囲む構成にしたので、ＤＮＡチップ装置１０内の各回路素子が互いに影響を及ぼす干渉効果を減少させ、ハイブリッドＤＮＡの生成量を高精度に検出できるＤＮＡチップ装置を提供することができる。併せて、ＤＮＡチップ１０におけるユニットセル２０の歩留りを改善することが可能となる。

＜第３の実施形態＞
図１０は本発明の第３の実施形態に係るＤＮＡチップ装置を構成する電気回路素子の配列の一例を示す模式図である。

本実施形態は、各回路素子における外乱から受ける影響の均一化を図るものであり、具体的には、ＤＮＡチップ装置１０内の各回路素子の配列方向を揃えるとともに、対称配列にした構成となっている。ここでは簡単のために２つの回路素子を例にとって説明するが、本実施形態にかかる発明は、２つの回路素子に限定されるものではない。なお、ここでいう２つの回路素子ｃ１，ｃ２とは、互いに同じ機能を有する各回路素子であり、これを形式的に定義する観点から、互いに隣接し且つ略同一寸法の回路素子同士としている。

ここで、２つの回路素子ｃ１，ｃ２は、互いに同一の長手方向Ｄｉを有する向きに配列されている。例えば回路素子ｃ１，ｃ２がトランジスタ素子の場合、図１１に示すように、ソースＳ・ドレインＤ間を結ぶ長手方向が互いに同一方向となるように配列される。この場合、ソース配線層６４ｓ、ドレイン配線層６４ｄ及びゲート配線層６４ｇもそれぞれ長手方向が互いに同一方向に配列されている。すなわち、回路素子の配線層６４ｓ〜６４ｇの配線パターンが同一の長手方向又は軸対称に形成されるようにしてもよい。

以上のような構成によれば、配列の違いにより、例えば図１２（ａ）に示すように、２つの回路素子ｃ１，ｃ２の配列を揃えた場合と、図１２（ｂ）に示す如き、配列を揃えていない場合とでは、回路素子ｃ１，ｃ２が外部電場Ｅから受ける影響が異なる。仮に、２つの回路素子ｃ１，ｃ２の配列が揃っていれば、回路素子ｃ１とｃ２には外部電場Ｅ等のノイズに対して同じような作用が働く。また、２つの回路素子ｃ１，ｃ２の配列が揃っていなければ、回路素子ｃ１，ｃ２にはノイズに対して異なった作用が働くことになる。すなわち、回路素子の配列を揃えた場合（図１２（ａ））は配列を揃えていない場合（図１２（ｂ））に比べ、外部電場Ｅから受ける影響を統一することができる。

具体的には、２つの回路素子ｃ１，ｃ２からなる回路が外部電場Ｅにより影響を受け、ノイズを生じさせる場合、２つの回路素子ｃ１，ｃ２からなる回路が、外部電場Ｅから受ける影響は、各回路素子ｃ１，ｃ２が受ける影響の和である。そのため、回路素子の配列を揃えた場合（図１２（ａ）））は配列を揃えていない場合（図１２（ｂ））に比べ、外部電場Ｅから強く影響を受ける場合はより強くなる。逆に、外部電場Ｅから弱く影響を受ける場合はより弱くなる。すなわち、回路素子の配列を揃えることにより、外部電場Ｅの影響を小さくしてＤＮＡチップ装置１０を使用することが可能となる。

そこで、本実施形態では、２つの回路素子ｃ１，ｃ２の配列を揃えることで、外部電場Ｅから受ける影響を統一させている。これにより、外部電場Ｅの影響を最小限に抑えるようにＤＮＡチップ装置１０を使用できる。

また、同様の理由で、図１３及び図１４に示すように、同一機能を有する回路を構成する回路素子を、互いに中間に位置する仮想軸Ａｘを中心に軸対称となる位置に配列している。図１３〜図１５において、２つの回路素子ｃ１，ｃ２からなる回路ｅ１，ｅ２の配列が軸対称になっている場合（図１３，図１４）と、軸対称になっていない場合（図１５）では、外部電場Ｅから受ける影響が異なってくる。そのため、回路e１，e２に、外部電場Ｅに対して同じような作用が働くように対称配列にしている。これにより、外部電場Ｅから受ける影響を統一させており、外部電場Ｅの影響を最小限に抑えるようにＤＮＡチップ装置１０を使用できる。

なお、ここでは、外部から受けるノイズとして電場を例にとって説明したが、電場に限られるものではないことは言うまでもない。

上述した本実施形態によれば、ＤＮＡチップ装置１０内の電気回路で使用される複数の電気回路素子の配列方向を揃えるとともに、対称配列にした構成により、外部環境から受けるノイズに対する影響を統一しているので、ノイズの影響を最小限に抑えるようにＤＮＡチップを使用することができる。そのため、ハイブリッドＤＮＡの生成量を高精度に検出できるＤＮＡチップを提供することができる。併せて、ＤＮＡチップ装置１０におけるユニットセル２０の歩留りを改善することが可能となる。

＜第４の実施形態＞
図１６及び図１７は本発明の第４の実施形態に係るＤＮＡチップ装置の各ユニットセルを構成する電気回路の構成を示す模式図である。

本実施形態は、ＤＮＡチップ装置を構成するユニットセルで使用される電気回路をアナログとデジタルの処理機能に分けて配列している。

ユニットセル２０を構成する電気回路は、各アナログ回路素子からなるアナログ回路領域８１と、各デジタル回路領域からなるデジタル回路領域８２から構成される。また、ユニットセル２０では、アナログ回路領域８１とデジタル回路領域８２を分離して配置している。

ここで、アナログ回路領域８１は、検出用ＤＮＡ合成部２２の各アナログ回路素子からなるアナログ回路領域２２Ａと、ハイブリッドＤＮＡ検出部２３の各アナログ回路素子からなるアナログ回路領域２３Ａとからなる全体のアナログ回路領域である。

デジタル回路領域８２は、検出用ＤＮＡ合成部２２の各デジタル回路素子からなるデジタル回路領域２２Ｄと、ハイブリッドＤＮＡ検出部２３の各デジタル回路素子からなるデジタル回路領域２３Ｄとからなる全体のデジタル回路領域である。なお、検出用ＤＮＡ合成部２２は、例えば、前述した如きハイブリッドデジタル／アナログの超大規模集積回路（ＶＬＳＩ）を形成する各アナログ回路素子と各デジタル素子とが分離されて構成されるので、図１７に示すように、デジタル回路領域２２Ｄとアナログ回路領域２２Ａとの間を各種信号が往復しながら合成処理を実行する。

同様に、ハイブリッドＤＮＡ検出部２３は、例えば、前述した如きエレクトロニック・ケミカル・アレイ（ＥＣＡ）を形成する各アナログ回路素子と各デジタル素子とが分離されて構成されるので、図１７に示すように、アナログ回路領域２３Ａとデジタル回路領域２３Ｄとの間を各種信号が往復しながら検出処理を実行する。

ガードリング層８３は、信号処理をするための一部の空間（配線領域）ｒ１を除き、アナログ回路領域８１とデジタル回路領域８２をそれぞれガードリングしている。

次に、以上のように構成されたＤＮＡチップ装置の作用を説明する。ＤＮＡチップ装置の動作については、第１の実施形態と同様であるので、ここではＤＮＡチップ装置内の電気回路で使用される回路の配置について説明する。

アナログ回路領域８１とデジタル回路領域８２とは分離して構成されている。これにより、例えば、デジタル回路領域８２で発生したクロックノイズが、アナログ回路領域８１に伝搬して悪影響を与えるクロストークを抑えることができる。同様に、アナログ回路領域８１で発生したノイズにより、デジタル回路領域８２に影響を及ぼすことを防いでいる。

上述したように本実施形態によれば、アナログ回路領域８１とデジタル回路領域８２とを分離した構成により、電気回路間のクロストークを防いでいるので、ハイブリッドＤＮＡの生成量を高精度に検出できるＤＮＡチップ装置を提供できる。併せて、ＤＮＡチップ装置１０におけるユニットセル２０の歩留りを改善することが可能となる。

＜第５の実施形態＞
図１８は本発明の第５の実施形態に係るＤＮＡチップ装置のユニットセルの構成を示す模式図である。

本実施形態は、第１〜第４の実施形態を組み合わせた例であり、具体的には例えば第１の実施形態の配線層６０が、第４の実施形態のアナログ回路領域２２Ａ，２３Ａ及びデジタル回路領域２２Ｄ，２３Ｄに接続されている。

各アナログ回路領域２２Ａ，２３Ａは、合成用回路ブロック２２ｃ’及び検出用回路ブロック２３ａ’がそれぞれ各アナログ回路素子が集積されてなり、各アナログ回路素子が軸対称又は一定方向に配列されており、且つガードリング層７５で囲まれた構成となっている。

同様に、各デジタル回路領域２２Ｄ，２３Ｄは、合成用回路ブロック２２ａ’，２２ｂ’及び検出用回路ブロック２３ｂ’，２３ｃ’がそれぞれ各デジタル回路素子が集積されてなり、各デジタル回路素子が軸対称又は一定方向に配列されており、且つガードリング層７５で囲まれた構成となっている。

以上のような構成によれば、第１〜第４の実施形態の効果を同時に得ることができる。また、本実施形態は、第１〜第４の実施形態を全て組み合わせた場合を述べたが、これに限らず、第１〜第４の実施形態のうち、任意の２つ又は３つの各実施形態を組み合わせた構成としても、同様に、組合せに係る各実施形態の効果を同時に得ることができる。

なお、本願発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るＤＮＡチップ装置の構成を示す模式図である。同実施形態における各ユニットセルの構成を示す模式図である。同実施形態における各ユニットセルの構成を示す模式図である。同実施形態における基板の配線層の構成を示す模式図である。同実施形態における基板の配線層の構成を示す模式図である。同実施形態における基板の配線層の構成を示す模式図である。同実施形態におけるＤＮＡチップ装置の動作を説明するための図である。本発明の第２の実施形態に係るＤＮＡチップ装置内の回路素子の一例を示す模式図である。同実施形態における回路素子の作用を説明するための図である。本発明の第３の実施形態に係るＤＮＡチップ装置を構成する電気回路素子の配列の一例を示す模式図である。同実施形態における配列の一例を具体的に示す模式図である。同実施形態における配列による作用を説明するための図である。同実施形態における配列による作用を説明するための図である。同実施形態における配列による作用を説明するための図である。同実施形態における配列による作用を説明するための図である。本発明の第４の実施形態に係るＤＮＡチップ装置の各ユニットセルを構成する電気回路の構成を示す模式図である。同実施形態における各ユニットセルを構成する電気回路の構成を示す模式図である。本発明の第５の実施形態に係るＤＮＡチップ装置の各ユニットセルを構成する電気回路の構成を示す模式図である。

符号の説明

１０・・・ＤＮＡチップ、２０・・・ユニットセル、２１…電極、２２…検出用ＤＮＡ合成部、２２ａ〜２２ｃ，２２ａ’〜２２ｃ’…合成用回路ブロック、２２Ａ，２３Ａ，８１…アナログ回路領域、２２Ｄ，２３Ｄ，８２…デジタル回路領域、２３…ハイブリッドＤＮＡ検出部、２３ａ〜２３ｃ，２３ａ’〜２３ｃ’…合成用回路ブロック、３０…入力制御部、４０…出力制御部、５０・・・基板、６０・・・配線層、６１…アナログ配線層、６２…デジタル配線層、６３…グランド配線層、６４ｓ…ソース配線層、６４ｄ…ドレイン配線層、６４ｇ…ゲート配線層、７０・・・回路素子、７１・・・シリコン基板、７２・・・ｐ型ウェル、７３ａ，７３ｂ・・・トランジスタ、７４ａ，７４ｂ・・・ｎ型ウェル層、７５・・・ガードリング層、７６ａ，７６ｂ・・・ゲート電極、７７ａ，７７ｂ・・・ｐ型ソース層、７８ａ，７８ｂ・・・ｐ型ドレイン層、ｃ１，ｃ２…回路素子、Ｄｉ…長手方向、Ｅ…外部電場、Ａｘ…仮想軸、ｅ１，ｅ２…回路、ｒ１…空間。

Claims

基板と、
前記基板上に形成され、検出用ＤＮＡ及び被検出用ＤＮＡを保持可能な電極と、
前記基板表面に形成された複数のアナログ回路素子及び複数のデジタル回路素子からなり、前記電極上に前記検出用ＤＮＡを合成させるためのＤＮＡ合成用回路と、
前記基板表面で前記ＤＮＡ合成用回路とは異なる領域に形成された複数のアナログ回路素子及び複数のデジタル回路素子からなり、前記検出用ＤＮＡと前記被検出用ＤＮＡとによるハイブリダイゼーションに対応する電流を前記電極から検出するためのＤＮＡ検出用回路と、
前記ＤＮＡ合成用回路を構成するアナログ回路素子及び前記ＤＮＡ検出用回路を構成するアナログ回路素子からなるアナログ回路領域と、
前記ＤＮＡ合成用回路を構成するデジタル回路素子及び前記ＤＮＡ検出用回路を構成するデジタル回路素子からなるデジタル回路領域と、
前記基板上に形成され、いずれかの前記各アナログ回路素子に個別に接続された複数のアナログ配線層と、
前記基板上に形成され、いずれかの前記各デジタル回路素子に個別に接続された複数のデジタル配線層と、
前記各アナログ配線層と前記各デジタル配線層との間に形成された複数の接地配線層と
を備え、
前記アナログ回路領域と前記デジタル回路領域を分離して配置しており、
前記各アナログ配線層、前記各デジタル配線層及び前記各接地配線層から構成される配線層は、当該配線層を構成するアナログ配線層またはデジタル配線層を当該配線層と隣接して配置された配線層と共有する
ことを特徴とするＤＮＡチップ装置。
請求項１に記載のＤＮＡチップ装置において、
前記基板表面で１つ以上の前記各デジタル回路素子又は１つ以上の前記各アナログ回路素子を部分的に囲うように各々形成され、少なくとも隣接した回路素子をノイズから保護するための複数のガードリング層を備えたことを特徴とするＤＮＡチップ装置。
請求項１に記載のＤＮＡチップ装置において、
前記各回路素子のうち、互いに隣接し且つ略同一寸法の回路素子同士は、互いに同一の長手方向を有する向きに配列され、及び／又は、互いに中間に位置する仮想軸を中心に軸対象となる位置に配列されたことを特徴とするＤＮＡチップ装置。
請求項２に記載のＤＮＡチップ装置において、
前記各回路素子のうち、互いに隣接し且つ略同一寸法の回路素子同士は、互いに同一の長手方向を有する向きに配列され、及び／又は、互いに中間に位置する仮想軸を中心に軸対象となる位置に配列されたことを特徴とするＤＮＡチップ装置。