JP2970194B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G01R31/302—Contactless testing
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/911—Light sensitive array adapted to be scanned by electron beam, e.g. vidicon device
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にレーザを用いた非接触によるＬＳＩの内部動作測定
手段を有する半導体集積回路に関する。
特にレーザを用いた非接触によるＬＳＩの内部動作測定
手段を有する半導体集積回路に関する。
【０００２】
【従来の技術】レーザを用いた、ＣＭＯＳ論理回路に代
表されるＬＳＩの内部論理動作測定はレーザ（主にＨｅ
−Ｎｅレーザを使用）をＣＭＯＳ回路のドレイン部に照
射する事によりＬＳＩの外部電源端子に表れるＯＢＩＣ
（オプティカル・ビーム・インデュースト・カレント
（Ｏｐｔｉｃａｌ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｃｕｒ
ｒｅｎｔ））を観察する事により可能である。この手法
については、たとえば「アイ・イー・イー・イー，プロ
シーディングス・オブ・ジ・インタナショナル・リライ
アビリティー・フィジックス・シンポジウム」（ＩＥＥ
Ｅ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ Ｒｅｌｉａｂｉｌｉｔｙ Ｐｈｙ
ｓｉｃｓ Ｓｙｎｐｏｓｉｕｍ）１９８４年，第６９頁
〜第７５頁に記載されたエフ・ジェイ・ヘンリーの論文
「ロジック・フェイラー・アナリシス・オブ・ＣＭＯＳ
・ＬＳＩ・ユージング・ア・ロジック・プローブ」（Ｌ
ｏｇｉｃ ｆａｉｌｕｒｅ ａｎａｌｙｓｉｓ ｏｆ
ＣＭＯＳ ＶＬＳＩ ｕｓｉｎｇ ａ ｌｏｇｉｃ ｐ
ｒｏｂｅ）で説明されている。図４にレーザを用いたＯ
ＢＩＣ測定装置の概要を示す。Ｈｅ−Ｎｅレーザ発振器
１００より顕微鏡１０１を介してＬＳＩ１０２上のＣＭ
ＯＳ回路のドレイン部にレーザ光が照射される。ＬＳＩ
１０２はステージ１０３上にセットされており電源・信
号発生源１０４よりステージ１０３を介して電源電圧お
よび測定用の信号を供給される。
表されるＬＳＩの内部論理動作測定はレーザ（主にＨｅ
−Ｎｅレーザを使用）をＣＭＯＳ回路のドレイン部に照
射する事によりＬＳＩの外部電源端子に表れるＯＢＩＣ
（オプティカル・ビーム・インデュースト・カレント
（Ｏｐｔｉｃａｌ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｃｕｒ
ｒｅｎｔ））を観察する事により可能である。この手法
については、たとえば「アイ・イー・イー・イー，プロ
シーディングス・オブ・ジ・インタナショナル・リライ
アビリティー・フィジックス・シンポジウム」（ＩＥＥ
Ｅ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ Ｒｅｌｉａｂｉｌｉｔｙ Ｐｈｙ
ｓｉｃｓ Ｓｙｎｐｏｓｉｕｍ）１９８４年，第６９頁
〜第７５頁に記載されたエフ・ジェイ・ヘンリーの論文
「ロジック・フェイラー・アナリシス・オブ・ＣＭＯＳ
・ＬＳＩ・ユージング・ア・ロジック・プローブ」（Ｌ
ｏｇｉｃ ｆａｉｌｕｒｅ ａｎａｌｙｓｉｓ ｏｆ
ＣＭＯＳ ＶＬＳＩ ｕｓｉｎｇ ａ ｌｏｇｉｃ ｐ
ｒｏｂｅ）で説明されている。図４にレーザを用いたＯ
ＢＩＣ測定装置の概要を示す。Ｈｅ−Ｎｅレーザ発振器
１００より顕微鏡１０１を介してＬＳＩ１０２上のＣＭ
ＯＳ回路のドレイン部にレーザ光が照射される。ＬＳＩ
１０２はステージ１０３上にセットされており電源・信
号発生源１０４よりステージ１０３を介して電源電圧お
よび測定用の信号を供給される。
【０００３】図５は図４のＯＢＩＣ測定装置の動作説明
に使用する部分詳細図である。
に使用する部分詳細図である。
【０００４】レーザ光を照射したＬＳＩ１０２において
ＯＢＩＣが発生した時、その光励起電流（Ｉphと称す
る）は電源電圧ＶDDが印加されるＶDD端子よりＯＢＩＣ
検出抵抗１０７を介してＬＳＩ１０２へ流れこむ。その
時、ＯＢＩＣ検出抵抗１０７はＩphにより電圧の微小変
化（△Ｖphと称する）を発生させる。△Ｖphは増幅器１
０８にて増幅され、Ａ／Ｄ変換器１０９によりデジタル
変換されコンピュータ１０６へ入力し、そこで論理解析
がなされる。
ＯＢＩＣが発生した時、その光励起電流（Ｉphと称す
る）は電源電圧ＶDDが印加されるＶDD端子よりＯＢＩＣ
検出抵抗１０７を介してＬＳＩ１０２へ流れこむ。その
時、ＯＢＩＣ検出抵抗１０７はＩphにより電圧の微小変
化（△Ｖphと称する）を発生させる。△Ｖphは増幅器１
０８にて増幅され、Ａ／Ｄ変換器１０９によりデジタル
変換されコンピュータ１０６へ入力し、そこで論理解析
がなされる。
【０００５】従来、レーザ光を照射した時発生するＯＢ
ＩＣモードはＣＭＯＳ論理回路のドレイン部を利用して
いた。説明を簡単にする為にＣＭＯＳインバータ回路を
用いる。
ＩＣモードはＣＭＯＳ論理回路のドレイン部を利用して
いた。説明を簡単にする為にＣＭＯＳインバータ回路を
用いる。
【０００６】図６はＣＭＯＳインバータ回路を回路図で
あり、図７は入力に“１”レベルが入力した時の動作説
明に使用する半導体チップの断面図である。Ｐ型シリコ
ン基板２００にＰ型チャネルトランジスタ（以降Ｐ−ｃ
ｈＴｒと書く），Ｎ型チャネルトランジスタ（以降Ｎ−
ｃｈＴｒと書く）が形成されている。Ｐ−ｃｈＴｒはＰ
型シリコン基板２００上に設けたＮ−ウェル領域２０１
にＰ型ソース領域２０２、Ｐ型ドレイン領域２０３及び
Ｎ−ウェル領域２０１の電位クランプ用Ｎ+ 領域２０４
が形成されている。Ｎ−ｃｈＴｒはＰ型シリコン基板２
００にＮ型ソース領域２０５、Ｎ型ドレイン領域２０６
及びＰ型シリコン基板２００の電位クランプ用Ｐ+ 領域
２０７が形成されている。又Ｐ−ｃｈＴｒ，Ｎ−ｃｈＴ
ｒは各々ソース、ドレイン間にゲート電極２０８，２０
９（図示しないゲート酸化膜を介して設けられている）
が形成された図６に示すＣＭＯＳインバータ回路に沿っ
て各々の端子が結線されている。入力に“１”レベルが
入力した時、Ｐ−ｃｈＴｒはＯＦＦ，Ｎ−ｃｈＴｒはＯ
Ｎ状態となる。Ｎ−ｃｈＴｒのドレイン部２０６にレー
ザ光を照射するとドレイン部２０６近傍に電子−正孔対
が発生する。正孔はＰ型シリコン基板２００を通り電位
クランプ用Ｐ+ 領域２０７を介してＧＮＤ端子方向へ流
れる。又電子はＮ−ｃｈＴｒのドレイン領域２０６から
ＯＮ状態のＮ−ｃｈＴｒを介してＮ型ソース領域２０５
へ流れる。ここでＰ+ 領域２０７とＮ型ソース領域２０
５は配線で短絡されている為、電子、正孔は打ち消し合
い、ＯＢＩＣは発生しない。
あり、図７は入力に“１”レベルが入力した時の動作説
明に使用する半導体チップの断面図である。Ｐ型シリコ
ン基板２００にＰ型チャネルトランジスタ（以降Ｐ−ｃ
ｈＴｒと書く），Ｎ型チャネルトランジスタ（以降Ｎ−
ｃｈＴｒと書く）が形成されている。Ｐ−ｃｈＴｒはＰ
型シリコン基板２００上に設けたＮ−ウェル領域２０１
にＰ型ソース領域２０２、Ｐ型ドレイン領域２０３及び
Ｎ−ウェル領域２０１の電位クランプ用Ｎ+ 領域２０４
が形成されている。Ｎ−ｃｈＴｒはＰ型シリコン基板２
００にＮ型ソース領域２０５、Ｎ型ドレイン領域２０６
及びＰ型シリコン基板２００の電位クランプ用Ｐ+ 領域
２０７が形成されている。又Ｐ−ｃｈＴｒ，Ｎ−ｃｈＴ
ｒは各々ソース、ドレイン間にゲート電極２０８，２０
９（図示しないゲート酸化膜を介して設けられている）
が形成された図６に示すＣＭＯＳインバータ回路に沿っ
て各々の端子が結線されている。入力に“１”レベルが
入力した時、Ｐ−ｃｈＴｒはＯＦＦ，Ｎ−ｃｈＴｒはＯ
Ｎ状態となる。Ｎ−ｃｈＴｒのドレイン部２０６にレー
ザ光を照射するとドレイン部２０６近傍に電子−正孔対
が発生する。正孔はＰ型シリコン基板２００を通り電位
クランプ用Ｐ+ 領域２０７を介してＧＮＤ端子方向へ流
れる。又電子はＮ−ｃｈＴｒのドレイン領域２０６から
ＯＮ状態のＮ−ｃｈＴｒを介してＮ型ソース領域２０５
へ流れる。ここでＰ+ 領域２０７とＮ型ソース領域２０
５は配線で短絡されている為、電子、正孔は打ち消し合
い、ＯＢＩＣは発生しない。
【０００７】図８は図６に示すＣＭＯＳインバータ回路
の入力に“０”レベルが入力した時の動作説明に使用す
る半導体チップの構造断面図である。入力に“０”レベ
ルが入力した時、Ｐ−ｃｈＴｒはＯＮ，Ｎ−ｃｈＴｒは
ＯＦＦ状態となる。Ｎ−ｃｈＴｒのドレイン部２０６に
レーザ光を照射するとドレイン部２０６近傍に電子−正
孔対が発生する。正孔はＰ型シリコン基板２００を通り
電位クランプ用Ｐ+ 領域２０７を介してＧＮＤ端子方向
へ流れる。又電子はＮ−ｃｈＴｒのドレイン領域２０６
からＯＮ状態のＰ−ｃｈＴｒを介してＶDD端子方向へ流
れる。従って、ＶDD端子からＯＢＩＣ検出器１０５を介
して光励起電流Ｉphが流れ、ＯＢＩＣが検出される。以
上説明したように、ＣＭＯＳインバータ回路のドレイン
領域にレーザ光を照射する事により、ＣＭＯＳインバー
タ回路に“１”レベルが入力している時はＯＢＩＣは検
出されず、“０”レベルが入力している時はＯＢＩＣが
検出される為、非接触で内部論理の判定を行なう事がで
きる。
の入力に“０”レベルが入力した時の動作説明に使用す
る半導体チップの構造断面図である。入力に“０”レベ
ルが入力した時、Ｐ−ｃｈＴｒはＯＮ，Ｎ−ｃｈＴｒは
ＯＦＦ状態となる。Ｎ−ｃｈＴｒのドレイン部２０６に
レーザ光を照射するとドレイン部２０６近傍に電子−正
孔対が発生する。正孔はＰ型シリコン基板２００を通り
電位クランプ用Ｐ+ 領域２０７を介してＧＮＤ端子方向
へ流れる。又電子はＮ−ｃｈＴｒのドレイン領域２０６
からＯＮ状態のＰ−ｃｈＴｒを介してＶDD端子方向へ流
れる。従って、ＶDD端子からＯＢＩＣ検出器１０５を介
して光励起電流Ｉphが流れ、ＯＢＩＣが検出される。以
上説明したように、ＣＭＯＳインバータ回路のドレイン
領域にレーザ光を照射する事により、ＣＭＯＳインバー
タ回路に“１”レベルが入力している時はＯＢＩＣは検
出されず、“０”レベルが入力している時はＯＢＩＣが
検出される為、非接触で内部論理の判定を行なう事がで
きる。
【０００８】
【発明が解決しようとする課題】従来の半導体集積回路
のＣＭＯＳ論理回路は、パターンの微細化、多層配線構
造化及び集積度の大規模化とともにレーザ光を用いた非
接触による論理解析を組織的に行なう事を不可能にする
という欠点があった。
のＣＭＯＳ論理回路は、パターンの微細化、多層配線構
造化及び集積度の大規模化とともにレーザ光を用いた非
接触による論理解析を組織的に行なう事を不可能にする
という欠点があった。
【０００９】すなわちパターンの微細化はトランジスタ
サイズを小さくする為にレーザ光によりドレイン部を照
射してもレーザの照射口径が大きい為ドレイン部をはみ
出してしまい隣接したトランジスタ部を照射してしま
い、別の光励起電流の発生による誤診断がなされるとい
う欠点があった。
サイズを小さくする為にレーザ光によりドレイン部を照
射してもレーザの照射口径が大きい為ドレイン部をはみ
出してしまい隣接したトランジスタ部を照射してしま
い、別の光励起電流の発生による誤診断がなされるとい
う欠点があった。
【００１０】さらに多層配線構造化はトランジスタを構
成しているアクティブ領域が配線で埋め尽くされてしま
う為、レーザ光によるドレイン部の照射ができなくなる
という欠点があった。
成しているアクティブ領域が配線で埋め尽くされてしま
う為、レーザ光によるドレイン部の照射ができなくなる
という欠点があった。
【００１１】又集積度の大規模化は従来はトランジスタ
のドレイン部のみに注目したレーザ光照射点の検出が必
要となる為本来効率的に内部論理動作の解析を行なう為
に必要となる組織的なチェックパターンの構成ができな
くなるという欠点があった。
のドレイン部のみに注目したレーザ光照射点の検出が必
要となる為本来効率的に内部論理動作の解析を行なう為
に必要となる組織的なチェックパターンの構成ができな
くなるという欠点があった。
【００１２】
【課題を解決するための手段】本発明の第１導電型の半
導体基板に基本論理回路を構成する複数の半導体素子を
配列したセル領域および前記基本論理回路同士を結ぶ複
数の配線が設けられた配線チャネル領域を備えた半導体
集積回路であって、前記配線チャネル領域に前記複数の
半導体素子と独立して設けられ前記複数の配線と各々電
気的に接続された複数の第２導電型の不純物拡散層を有
し、前記複数の配線は前記複数の第２導電型の不純物拡
散層各々の一部を露出させるように前記複数の第２導電
型の不純物拡散層上に形成されていることを特徴として
いる。
導体基板に基本論理回路を構成する複数の半導体素子を
配列したセル領域および前記基本論理回路同士を結ぶ複
数の配線が設けられた配線チャネル領域を備えた半導体
集積回路であって、前記配線チャネル領域に前記複数の
半導体素子と独立して設けられ前記複数の配線と各々電
気的に接続された複数の第２導電型の不純物拡散層を有
し、前記複数の配線は前記複数の第２導電型の不純物拡
散層各々の一部を露出させるように前記複数の第２導電
型の不純物拡散層上に形成されていることを特徴として
いる。
【００１３】第２導電型不純物拡散層は、内部回路部と
その周辺に設けられた入出力回路との間の配線チャネル
領域に設けてもよい。
その周辺に設けられた入出力回路との間の配線チャネル
領域に設けてもよい。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１５】図１（ａ）は本発明の第１実施例のＡＳＩ
Ｃ（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）に代表されるＣ
ＭＯＳゲートアレイを概略的に示す半導体チップの平面
図である。
Ｃ（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）に代表されるＣ
ＭＯＳゲートアレイを概略的に示す半導体チップの平面
図である。
【００１６】半導体チップ１の外周に配置したボンデイ
ングパッド部２の内周に入出力回路部３を配置し、その
中に内部論理回路部を配置してある。内部論理回路部は
あらかじめ形成された、基本論理回路を構成する基本単
位の素子群がアレイ状に配置されたセル領域４と基本論
理回路間を結線したり、基本論理回路と入出力回路間を
結線する為に設けられた規格化された配置チャネル領域
５で構成されている。半導体チップを４分割する縦横２
本の仮想線に沿って配置チャネル領域の各配線下に配線
パターンをはみ出す様に、互いに電気的に独立したＮ型
不純物拡散層６が設けてある。
ングパッド部２の内周に入出力回路部３を配置し、その
中に内部論理回路部を配置してある。内部論理回路部は
あらかじめ形成された、基本論理回路を構成する基本単
位の素子群がアレイ状に配置されたセル領域４と基本論
理回路間を結線したり、基本論理回路と入出力回路間を
結線する為に設けられた規格化された配置チャネル領域
５で構成されている。半導体チップを４分割する縦横２
本の仮想線に沿って配置チャネル領域の各配線下に配線
パターンをはみ出す様に、互いに電気的に独立したＮ型
不純物拡散層６が設けてある。
【００１７】図１（ｂ）は配線チャネル領域５上のＮ型
不純物拡散層６とその近辺を示す図１（ａ）のＡ部拡大
図である。本実施例において配線チャネル領域５は規格
化された幅および間隔の４本の第１層金属配線５１が通
っている。そして各々の第１層金属配線に対して規格化
された４個の電気的に独立したＮ型不純物拡散層６が設
けてある。さらに各々のＮ型不純物拡散層６と第１層金
属配線５１はコンタクト孔Ｃ１を介して導通している。
第１層金属配線５１のいくつかは、第２層金属配線５２
とコンタクト孔Ｃ２を介して接続され、セル領域４に設
けられた基本論理回路の入力端または出力端に接続され
る。以上は、縦の仮想線に沿った部分についての説明で
ある。横の仮想線に沿って、図１（ｂ）に示したのと同
様の４個のＮ型不純物拡散層の組を一定の間隔で配置し
ておけばよい。この場合は４本のトラックの各々につい
て配線チャネル領域の幅方向に１個宛Ｎ型不純物拡散層
を配置することになる。しかし、ある特定のトラックに
だけ１個のＮ型不純物拡散層を配置してもよいし、トラ
ック毎に位置をずらしてそれぞれ設けてもよい。
不純物拡散層６とその近辺を示す図１（ａ）のＡ部拡大
図である。本実施例において配線チャネル領域５は規格
化された幅および間隔の４本の第１層金属配線５１が通
っている。そして各々の第１層金属配線に対して規格化
された４個の電気的に独立したＮ型不純物拡散層６が設
けてある。さらに各々のＮ型不純物拡散層６と第１層金
属配線５１はコンタクト孔Ｃ１を介して導通している。
第１層金属配線５１のいくつかは、第２層金属配線５２
とコンタクト孔Ｃ２を介して接続され、セル領域４に設
けられた基本論理回路の入力端または出力端に接続され
る。以上は、縦の仮想線に沿った部分についての説明で
ある。横の仮想線に沿って、図１（ｂ）に示したのと同
様の４個のＮ型不純物拡散層の組を一定の間隔で配置し
ておけばよい。この場合は４本のトラックの各々につい
て配線チャネル領域の幅方向に１個宛Ｎ型不純物拡散層
を配置することになる。しかし、ある特定のトラックに
だけ１個のＮ型不純物拡散層を配置してもよいし、トラ
ック毎に位置をずらしてそれぞれ設けてもよい。
【００１８】説明を簡単にするため基本論理回路がＣＭ
ＯＳインバータの場合に、ＯＢＩＣモードについて説明
する。
ＯＳインバータの場合に、ＯＢＩＣモードについて説明
する。
【００１９】図２（ａ）はＣＭＯＳインバータにＮ型不
純物拡散層を接続した場合の平面図、図２（ｂ）は回路
図である。
純物拡散層を接続した場合の平面図、図２（ｂ）は回路
図である。
【００２０】Ｐ型シリコン基板上に公知の手法でＰ−ｃ
ｈＴｒ領域７とＮ−ｃｈＴｒ領域８が区画されており、
各々のトランジスタ領域のゲート電極１０，１２が設け
られている。ゲート電極１０，１２はそれぞれＰ−ｃｈ
Ｔｒ側のコンタクト孔Ｃ１３，Ｎ−ｃｈＴｒ側のコンタ
クト孔Ｃ１４を介して入力配線１３に接続している。Ｖ
DD電源配線はコンタクト孔Ｃ１１を介してＰ−ｃｈＴｒ
のソース領域９Ｓと接続され、出力配線１４はコンタク
ト孔Ｃ２１を介してドレイン領域と接続されている。Ｇ
ＮＤ電源配線はコンタクト孔Ｃ１２を介してＮ−ｃｈＴ
ｒのソース領域１１Ｓと接続され、出力配線１４はコン
タクトＣ２２を介してドレイン領域１１ｄと接続されて
いる。さらに出力配線１４は配線チャネル領域に導出さ
れコンタクト孔Ｃ２を介して第１層金属配線５１に接続
され、第１層金属配線５１はＰ型シリコン基板の表面部
に独立して設けられたＮ型不純物拡散層６にコンタクト
Ｃ１を介して接続されており、又Ｎ型不純物拡散層６は
第１層金属配線５１よりはみだした領域を有するパター
ンレイアウト構造となっている。従ってＣＭＯＳインバ
ータ回路の出力配線上にＧＮＤと逆方向のダイオードＤ
（Ｐ型半導体基板とＮ型不純物拡散層６とからなるＰ−
Ｎ接合ダイオード）が挿入された回路となる。レーザ光
を逆方向ダイオードのカソード部に照射してＯＢＩＣを
検出する事ができる。
ｈＴｒ領域７とＮ−ｃｈＴｒ領域８が区画されており、
各々のトランジスタ領域のゲート電極１０，１２が設け
られている。ゲート電極１０，１２はそれぞれＰ−ｃｈ
Ｔｒ側のコンタクト孔Ｃ１３，Ｎ−ｃｈＴｒ側のコンタ
クト孔Ｃ１４を介して入力配線１３に接続している。Ｖ
DD電源配線はコンタクト孔Ｃ１１を介してＰ−ｃｈＴｒ
のソース領域９Ｓと接続され、出力配線１４はコンタク
ト孔Ｃ２１を介してドレイン領域と接続されている。Ｇ
ＮＤ電源配線はコンタクト孔Ｃ１２を介してＮ−ｃｈＴ
ｒのソース領域１１Ｓと接続され、出力配線１４はコン
タクトＣ２２を介してドレイン領域１１ｄと接続されて
いる。さらに出力配線１４は配線チャネル領域に導出さ
れコンタクト孔Ｃ２を介して第１層金属配線５１に接続
され、第１層金属配線５１はＰ型シリコン基板の表面部
に独立して設けられたＮ型不純物拡散層６にコンタクト
Ｃ１を介して接続されており、又Ｎ型不純物拡散層６は
第１層金属配線５１よりはみだした領域を有するパター
ンレイアウト構造となっている。従ってＣＭＯＳインバ
ータ回路の出力配線上にＧＮＤと逆方向のダイオードＤ
（Ｐ型半導体基板とＮ型不純物拡散層６とからなるＰ−
Ｎ接合ダイオード）が挿入された回路となる。レーザ光
を逆方向ダイオードのカソード部に照射してＯＢＩＣを
検出する事ができる。
【００２１】レーザ光を逆方向ダイオードＤのカソード
部に照射した時ダイオードを構成するＰ−Ｎ接合部に電
子−正孔対が発生する。ＣＭＯＳインバータ回路に
“０”入力が印加されている時電子は出力配線を通りＯ
Ｎ状態のＰ−ｃｈＴｒを通ってＶDD配線へ流れる。又正
孔はＰ型半導体基板を通ってＧＮＤ配線へ流れる。従っ
て図５に示したようにＶDD電源とＬＳＩ間にＯＢＩＣ検
出器を装着しておくと光励起電流（Ｉph）を検出でき
る。
部に照射した時ダイオードを構成するＰ−Ｎ接合部に電
子−正孔対が発生する。ＣＭＯＳインバータ回路に
“０”入力が印加されている時電子は出力配線を通りＯ
Ｎ状態のＰ−ｃｈＴｒを通ってＶDD配線へ流れる。又正
孔はＰ型半導体基板を通ってＧＮＤ配線へ流れる。従っ
て図５に示したようにＶDD電源とＬＳＩ間にＯＢＩＣ検
出器を装着しておくと光励起電流（Ｉph）を検出でき
る。
【００２２】ＣＭＯＳインバータ回路に“１”が入力し
ている時電子は出力配線を通りＯＮ状態のＮ−ｃｈＴｒ
を通ってＧＮＤ配線方向へ流れる。又正孔はＰ型半導体
基板を通ってＧＮＤ配線へ流れる。従ってＮ−ｃｈＴｒ
のドレイン部において励起された電子−正孔対が再結合
する為光励起電流（Ｉph）は発生しない。
ている時電子は出力配線を通りＯＮ状態のＮ−ｃｈＴｒ
を通ってＧＮＤ配線方向へ流れる。又正孔はＰ型半導体
基板を通ってＧＮＤ配線へ流れる。従ってＮ−ｃｈＴｒ
のドレイン部において励起された電子−正孔対が再結合
する為光励起電流（Ｉph）は発生しない。
【００２３】配線チャネル領域にＮ型不純物拡散層６を
配線からはみ出して設けたので、パターンの微細化等に
よる不工合を解消できる。また、配線チャネル領域に規
則的にＮ型不純物拡散層を設けるので、解析が容易とな
る。
配線からはみ出して設けたので、パターンの微細化等に
よる不工合を解消できる。また、配線チャネル領域に規
則的にＮ型不純物拡散層を設けるので、解析が容易とな
る。
【００２４】図３（ａ）は本発明の第２の実施例を概略
的に示す半導体チップの平面図である。
的に示す半導体チップの平面図である。
【００２５】図１（ａ）と同様、半導体チップ１の外周
にボンデイングパッド２を、その内周に入出力回路部３
を配置し、その中に基本論理回路が構成される基本単位
の半導体素子群がアレイ状に配置されたセル領域４と規
格化された配線チャネル領域５ａ，５ｂ有する内部論理
回路部を配置してある。チップのコーナー部の配線チャ
ネル領域５ａに複数個の規格化された配線パターンをは
み出す様に、互いに電気的に独立したＮ型不純物拡散層
６が設けてある。
にボンデイングパッド２を、その内周に入出力回路部３
を配置し、その中に基本論理回路が構成される基本単位
の半導体素子群がアレイ状に配置されたセル領域４と規
格化された配線チャネル領域５ａ，５ｂ有する内部論理
回路部を配置してある。チップのコーナー部の配線チャ
ネル領域５ａに複数個の規格化された配線パターンをは
み出す様に、互いに電気的に独立したＮ型不純物拡散層
６が設けてある。
【００２６】図３（ｂ）は図３（ａ）のＡ部拡大図であ
る。
る。
【００２７】本実施例において、入出力回路部側の配線
チャネル領域５ａには規格化された４本の第１層金属配
線５１が通っている。そして各々の第１層金属配線に対
して規格化された４個の電気的に独立したＮ型不純物拡
散層６が設けてある。さらに各々のＮ型不純物拡散層と
第１層金属配線５１はコンタクト孔Ｃ１を介して導通し
ている。
チャネル領域５ａには規格化された４本の第１層金属配
線５１が通っている。そして各々の第１層金属配線に対
して規格化された４個の電気的に独立したＮ型不純物拡
散層６が設けてある。さらに各々のＮ型不純物拡散層と
第１層金属配線５１はコンタクト孔Ｃ１を介して導通し
ている。
【００２８】この実施例は、内部論理回路の入力側もし
くは出力側に近いところの解析に便利である。
くは出力側に近いところの解析に便利である。
【００２９】第１，第２の実施例を組合せてもよいこと
はいうまでもない。
はいうまでもない。
【００３０】なお、Ｎ型不純物拡散層は全ての基本論理
回路に設けるわけではなく、回路上重要な箇所を選んで
設けるのである。
回路に設けるわけではなく、回路上重要な箇所を選んで
設けるのである。
【００３１】
【発明の効果】以上説明した様に本発明は、半導体素子
領域とは別の配線チャネル領域にＮ型不純物拡散層を設
け、そのＮ型不純物拡散層が配線で覆われていない箇所
にレーザ光を照射してＯＢＩＣを検出できる為効果的な
解析が可能となる。
領域とは別の配線チャネル領域にＮ型不純物拡散層を設
け、そのＮ型不純物拡散層が配線で覆われていない箇所
にレーザ光を照射してＯＢＩＣを検出できる為効果的な
解析が可能となる。
【００３２】すなはちパターンの微細化の為レーザ光の
照射口径が大きい為に隣接部を照射して、別の光励起電
流が発生しまう誤診断がなくなる為高精度で論理解析が
できるという効果を有する。
照射口径が大きい為に隣接部を照射して、別の光励起電
流が発生しまう誤診断がなくなる為高精度で論理解析が
できるという効果を有する。
【００３３】さらに多層配線構造化によりアクティブ領
域（セル領域）を配線が埋め尽くすことがあっても配線
チャネル領域に設けたＮ型不純物拡散層にレーザ光を照
射する事により内部動作解析を容易に解析できる効果が
ある。
域（セル領域）を配線が埋め尽くすことがあっても配線
チャネル領域に設けたＮ型不純物拡散層にレーザ光を照
射する事により内部動作解析を容易に解析できる効果が
ある。
【００３４】またＬＳＩ内部に故障があっても入出力パ
ターン情報のみでは故障箇所を検出する事ができない。
回路の中間点で論理を検出できる事は故障箇所の絞り込
みに大変有用となる。本発明はレーザ光を用いた非接触
による内部動作解析において、セル領域内におけるパタ
ーンレイアウト上の工夫を格別にしなくても回路の中間
点で論理を検出できる為、第一に設計に特別に時間をと
られる事はない。またＡＳＩＣにみられるＣＡＤを用い
た設計ではその設計階段で発生する論理シミュレーショ
ン情報や配置配線情報さらに遅延シュミレーション情報
を簡単に取り出す事ができる為ＯＢＩＣ検出パターンと
同期させた解析が容易となる。又ＯＢＩＣ検出パターン
の配置情報をあらかじめＣＡＤに登録しておく事により
設計終了と同時に測定箇所の正しい論理パターンを入出
力パターン情報に同期して登録しておく事ができる為大
規模化に対して容易な解析が可能となる効果がある。
ターン情報のみでは故障箇所を検出する事ができない。
回路の中間点で論理を検出できる事は故障箇所の絞り込
みに大変有用となる。本発明はレーザ光を用いた非接触
による内部動作解析において、セル領域内におけるパタ
ーンレイアウト上の工夫を格別にしなくても回路の中間
点で論理を検出できる為、第一に設計に特別に時間をと
られる事はない。またＡＳＩＣにみられるＣＡＤを用い
た設計ではその設計階段で発生する論理シミュレーショ
ン情報や配置配線情報さらに遅延シュミレーション情報
を簡単に取り出す事ができる為ＯＢＩＣ検出パターンと
同期させた解析が容易となる。又ＯＢＩＣ検出パターン
の配置情報をあらかじめＣＡＤに登録しておく事により
設計終了と同時に測定箇所の正しい論理パターンを入出
力パターン情報に同期して登録しておく事ができる為大
規模化に対して容易な解析が可能となる効果がある。
【図１】本発明の第１の実施例のＣＭＯＳゲートアレイ
を示す平面図（図１（ａ））およびＡ部拡大平面図（図
１（ｂ））である。
を示す平面図（図１（ａ））およびＡ部拡大平面図（図
１（ｂ））である。
【図２】第１の実施例に使用するＣＭＯＳインバータの
平面図（図２（ａ））および回路図（図２（ｂ））であ
る。
平面図（図２（ａ））および回路図（図２（ｂ））であ
る。
【図３】本発明の第２の実施例のＣＭＯＳゲートアレイ
を示す平面図（図３（ａ））およびＡ部拡大平面図（図
３（ｂ））である。
を示す平面図（図３（ａ））およびＡ部拡大平面図（図
３（ｂ））である。
【図４】ＯＢＩＣ測定装置のブロック図である。
【図５】ＯＢＩＣ測定装置の一部をより詳細に示すブロ
ック図である。
ック図である。
【図６】従来例の説明に使用するＣＭＯＳインバータの
回路図である。
回路図である。
【図７】ＯＢＩＣモード（“１”入力）の説明に使用す
る断面模式図である。
る断面模式図である。
【図８】ＯＢＩＣモード（“０”入力）の説明に使用す
る断面模式図である。
る断面模式図である。
１ 半導体チップ ２ ボンディングパッド ３ 入出力回路部 ４ セル領域 ５，５ａ，５ｂ 配線チャネル領域 ５１ 第１層金属配線 ５２ 第２層金属配線 ６ Ｎ型不純物拡散層 ７ Ｐ−ｃｈＴｒ領域 ８ Ｎ−ｃｈＴｒ領域 ９ｄ ドレイン領域 ９ｓ ソース領域 １０ ゲート電極 １１ｄ ドレイン領域 １１ｓ ソース領域 １２ ゲート電極 １３ 入力配線 １４ 出力配線 Ｃ１，Ｃ２，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２ コン
タクト孔 １００ Ｈｅ−Ｎｅレーザ発振器 １０１ 顕微鏡 １０２ ＬＳＩ １０３ ステージ １０４ 電源・信号発生源 １０５ ＯＢＩＣ検出器 １０６ コンピュータ １０７ ＯＢＩＣ検出抵抗 １０８ 増幅器 １０９ Ａ／Ｄ変換器 ２００ Ｐ型シリコン基板 ２０１ Ｎ−ウェル ２０２ Ｐ型ソース領域 ２０３ Ｐ型ドレイン領域 ２０４ 電位クランプ用Ｎ+ 領域 ２０５ Ｎ型ソース領域 ２０６ Ｎ型ドレイン領域 ２０７ 電位クランプ用Ｐ+ 領域 ２０８ ゲート電極 ２０９ ゲート電極
タクト孔 １００ Ｈｅ−Ｎｅレーザ発振器 １０１ 顕微鏡 １０２ ＬＳＩ １０３ ステージ １０４ 電源・信号発生源 １０５ ＯＢＩＣ検出器 １０６ コンピュータ １０７ ＯＢＩＣ検出抵抗 １０８ 増幅器 １０９ Ａ／Ｄ変換器 ２００ Ｐ型シリコン基板 ２０１ Ｎ−ウェル ２０２ Ｐ型ソース領域 ２０３ Ｐ型ドレイン領域 ２０４ 電位クランプ用Ｎ+ 領域 ２０５ Ｎ型ソース領域 ２０６ Ｎ型ドレイン領域 ２０７ 電位クランプ用Ｐ+ 領域 ２０８ ゲート電極 ２０９ ゲート電極
Claims (2)
- 【請求項１】 第１導電型の半導体基板に基本論理回路
を構成する複数の半導体素子を配列したセル領域および
前記基本論理回路同士を結ぶ複数の配線が設けられた配
線チャネル領域を備えた半導体集積回路であって、前記
配線チャネル領域に前記複数の半導体素子と独立して設
けられ前記複数の配線と各々電気的に接続された複数の
第２導電型の不純物拡散層を有し、前記複数の配線は前
記複数の第２導電型の不純物拡散層各々の一部を露出さ
せるように前記複数の第２導電型の不純物拡散層上に形
成されていること特徴とする半導体集積回路。 - 【請求項２】 前記複数の配線は前記複数の第２導電型
の不純物拡散層各々を部分的に覆うとともにコンタクト
孔を介して第２導電型の不純物拡散層各々と接続されて
いることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080151A JP2970194B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体集積回路 |
| US08/038,607 US5329139A (en) | 1992-04-02 | 1993-03-29 | Semiconductor integrated circuit device analyzable by using laser beam inducing current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080151A JP2970194B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326717A JPH05326717A (ja) | 1993-12-10 |
| JP2970194B2 true JP2970194B2 (ja) | 1999-11-02 |
Family
ID=13710294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080151A Expired - Fee Related JP2970194B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5329139A (ja) |
| JP (1) | JP2970194B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09107048A (ja) * | 1995-03-30 | 1997-04-22 | Mitsubishi Electric Corp | 半導体パッケージ |
| FR2742871B1 (fr) * | 1995-12-22 | 1998-03-13 | Sgs Thomson Microelectronics | Localisation de defauts d'une couche metallique d'un circuit semiconducteur |
| JP2962234B2 (ja) | 1996-08-07 | 1999-10-12 | 日本電気株式会社 | 半導体デバイスの寄生ＭＩＭ構造箇所解析法及びＳｉ半導体デバイスの寄生ＭＩＭ構造箇所解析法 |
| US5905381A (en) * | 1996-08-22 | 1999-05-18 | Lsi Logic Corporation | Functional OBIC analysis |
| JP3055487B2 (ja) * | 1997-02-27 | 2000-06-26 | 日本電気株式会社 | 半導体集積回路 |
| US6529018B1 (en) | 1998-08-28 | 2003-03-04 | International Business Machines Corporation | Method for monitoring defects in polysilicon gates in semiconductor devices responsive to illumination by incident light |
| JP3239869B2 (ja) * | 1998-12-28 | 2001-12-17 | 日本電気株式会社 | Ｌｓｉの内部論理判定回路 |
| JP2001319974A (ja) * | 2000-05-08 | 2001-11-16 | Nec Corp | 半導体装置とその製造方法 |
| TW528874B (en) * | 2000-10-26 | 2003-04-21 | Nec Electronics Corp | Non-destructive inspection method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276640A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体集積回路装置 |
| JPS62163947U (ja) * | 1986-04-08 | 1987-10-17 | ||
| JPS63102349A (ja) * | 1986-10-20 | 1988-05-07 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
-
1992
- 1992-04-02 JP JP4080151A patent/JP2970194B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-29 US US08/038,607 patent/US5329139A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326717A (ja) | 1993-12-10 |
| US5329139A (en) | 1994-07-12 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |