JP2727799B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- wiring
- integrated circuit
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/308—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation
- G01R31/311—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation of integrated circuits
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＣＭＯＳ論理回路を有する半導体集積回路に関す
る。
特にＣＭＯＳ論理回路を有する半導体集積回路に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ論理回路の動作測定はレーザ
（主にＨｅ−Ｎｅレーザを使用）をＣＭＯＳゲートのド
レイン領域に照射する事によりＬＳＩの外部電源端子に
現われるＯＢＩＣ（オプチカル・ビーム・インデュース
ト・カレント（ＯｐｔｉｃａｌＢｅａｍ Ｉｎｄｕｃｅ
ｄ Ｃｕｒｒｅｎｔ））を観察する事で可能となる。
（主にＨｅ−Ｎｅレーザを使用）をＣＭＯＳゲートのド
レイン領域に照射する事によりＬＳＩの外部電源端子に
現われるＯＢＩＣ（オプチカル・ビーム・インデュース
ト・カレント（ＯｐｔｉｃａｌＢｅａｍ Ｉｎｄｕｃｅ
ｄ Ｃｕｒｒｅｎｔ））を観察する事で可能となる。
【０００３】図５にレーザを用いたＯＢＩＣ検出装置の
ブロック図を示す。Ｈｅ−Ｎｅレーザ発振器２０より顕
微鏡２１を介してＬＳＩ２２上のＣＭＯＳゲートのドレ
イン部にレーザ光Ｌが照射される。ＬＳＩ２２はステー
ジ２３上にセットされており電源および信号発生源２４
よりステージ２３を介して、電源電圧および信号を供給
される。電源電圧ＶＤＤは電源および信号発生源２４よ
りＯＢＩＣ検出器２５を介してステージ２３よりＬＳＩ
２２に供給される。レーザ照射により発生するＯＢＩＣ
モードはＯＢＩＣ検出器２５にて検知されその情報がコ
ンピューター２６に送られて論理解析されて出力する。
ブロック図を示す。Ｈｅ−Ｎｅレーザ発振器２０より顕
微鏡２１を介してＬＳＩ２２上のＣＭＯＳゲートのドレ
イン部にレーザ光Ｌが照射される。ＬＳＩ２２はステー
ジ２３上にセットされており電源および信号発生源２４
よりステージ２３を介して、電源電圧および信号を供給
される。電源電圧ＶＤＤは電源および信号発生源２４よ
りＯＢＩＣ検出器２５を介してステージ２３よりＬＳＩ
２２に供給される。レーザ照射により発生するＯＢＩＣ
モードはＯＢＩＣ検出器２５にて検知されその情報がコ
ンピューター２６に送られて論理解析されて出力する。
【０００４】図６は図５を参照して説明したＯＢＩＣモ
ードの検出のより詳細な説明を行うためのブロック図で
ある。レーザ光Ｌを照射したＬＳＩ２２においてＯＢＩ
Ｃが発生した時、その光励起電流（Ｉｐｈと称する）は
電源電圧端子ＶＤＤよりＯＢＩＣ検出抵抗２７を介して
ＬＳＩ２２へ流れ込む。その時ＯＢＩＣ検出抵抗２７は
Ｉｐｈにより電圧の微小変化（ΔＶｐｈと称する）を発
生させる。ΔＶｐｈは増幅器２８にて増幅されＡ−Ｄ変
換器２９によりディジタル信号に変換されてコンピュー
ター２６へ入力する。
ードの検出のより詳細な説明を行うためのブロック図で
ある。レーザ光Ｌを照射したＬＳＩ２２においてＯＢＩ
Ｃが発生した時、その光励起電流（Ｉｐｈと称する）は
電源電圧端子ＶＤＤよりＯＢＩＣ検出抵抗２７を介して
ＬＳＩ２２へ流れ込む。その時ＯＢＩＣ検出抵抗２７は
Ｉｐｈにより電圧の微小変化（ΔＶｐｈと称する）を発
生させる。ΔＶｐｈは増幅器２８にて増幅されＡ−Ｄ変
換器２９によりディジタル信号に変換されてコンピュー
ター２６へ入力する。
【０００５】次にＣＭＯＳ論理回路を構成するＣＭＯＳ
ゲートのドレイン部にレーザ光を照射した時に発生する
ＯＢＩＣモードのメカニズムを説明する。簡単にするた
めにＣＭＯＳインバータを例にして説明する。
ゲートのドレイン部にレーザ光を照射した時に発生する
ＯＢＩＣモードのメカニズムを説明する。簡単にするた
めにＣＭＯＳインバータを例にして説明する。
【０００６】図７はＣＭＯＳインバータの回路図であり
従来はレーザ光ＬをｐＭＯＳトランジスタＭＰのドレイ
ン部又はｎＭＯＳトランジスタＭＮのドレイン部に照射
する事によりＯＢＩＣモードを検出していた。
従来はレーザ光ＬをｐＭＯＳトランジスタＭＰのドレイ
ン部又はｎＭＯＳトランジスタＭＮのドレイン部に照射
する事によりＯＢＩＣモードを検出していた。
【０００７】図８は図７に示すＣＭＯＳインバータの入
力に“１”レベルの信号が入力した時のＯＢＩＣモード
検出の様子を説明するために使用する模式図である。Ｐ
型シリコン基板１０上にｐＭＯＳトランジスタＭＰ，ｎ
ＭＯＳトランジスタＭＮが形成されている。ｐＭＯＳト
ランジスタＭＰは、Ｐ型シリコン基板１０に設けたＮウ
ェル領域３０にＰ型ソース領域３１，Ｐ型ドレイン領域
３２，Ｎウェル領域３０の電位クランプ用Ｎ+ 領域３３
を有している。又、Ｐ型ソース領域３１，Ｐ型ドレイン
領域に挟まれた領域上には図示しにゲート絶縁膜を介し
てゲート電極３７が形成されている。ｎＭＯＳトランジ
スタＭＮはＰ型シリコン基板１０上にＮ型ソース領域３
４，Ｎ型ドレイン領域３５，Ｐ型シリコン基板の電位ク
ランプ用Ｐ+ 領域３６を有している。又、Ｎ型ソース領
域３４，Ｎ型ドレイン領域３５に挟まれた領域上には図
示しないゲート絶縁膜を介してゲート電極３８が形成さ
れている。
力に“１”レベルの信号が入力した時のＯＢＩＣモード
検出の様子を説明するために使用する模式図である。Ｐ
型シリコン基板１０上にｐＭＯＳトランジスタＭＰ，ｎ
ＭＯＳトランジスタＭＮが形成されている。ｐＭＯＳト
ランジスタＭＰは、Ｐ型シリコン基板１０に設けたＮウ
ェル領域３０にＰ型ソース領域３１，Ｐ型ドレイン領域
３２，Ｎウェル領域３０の電位クランプ用Ｎ+ 領域３３
を有している。又、Ｐ型ソース領域３１，Ｐ型ドレイン
領域に挟まれた領域上には図示しにゲート絶縁膜を介し
てゲート電極３７が形成されている。ｎＭＯＳトランジ
スタＭＮはＰ型シリコン基板１０上にＮ型ソース領域３
４，Ｎ型ドレイン領域３５，Ｐ型シリコン基板の電位ク
ランプ用Ｐ+ 領域３６を有している。又、Ｎ型ソース領
域３４，Ｎ型ドレイン領域３５に挟まれた領域上には図
示しないゲート絶縁膜を介してゲート電極３８が形成さ
れている。
【０００８】入力端ＩＮに“１”レベルの信号が入力し
た時ｐＭＯＳトランジスタＭＰはＯＦＦ，ｎＭＯＳトラ
ンジスタＭＮはＯＮ状態となる。ｎＭＯＳトランジスタ
のＮ型ドレイン領域３５にレーザ光Ｌを照射すると、Ｎ
型ドレイン領域３５の近傍に電子正孔対が発生する。正
孔はＰ型シリコン基板１０を通りＰ+ 領域３６を介して
ＧＮＤ方向へ流れる。又電子はｎＭＯＳトランジスタＭ
ＮのＮ型ドレイン領域３５からＯＮ状態のｎＭＯＳトラ
ンジスタＭＮのチャネル領域を通ってＮ型ソース領域３
４へ流れる。ここでＰ+ 領域３６とＮ型ソース領域３４
は金属配線で短絡されているため正孔・電子の作用は打
ち消し合い、ＯＢＩＣは発生しない。
た時ｐＭＯＳトランジスタＭＰはＯＦＦ，ｎＭＯＳトラ
ンジスタＭＮはＯＮ状態となる。ｎＭＯＳトランジスタ
のＮ型ドレイン領域３５にレーザ光Ｌを照射すると、Ｎ
型ドレイン領域３５の近傍に電子正孔対が発生する。正
孔はＰ型シリコン基板１０を通りＰ+ 領域３６を介して
ＧＮＤ方向へ流れる。又電子はｎＭＯＳトランジスタＭ
ＮのＮ型ドレイン領域３５からＯＮ状態のｎＭＯＳトラ
ンジスタＭＮのチャネル領域を通ってＮ型ソース領域３
４へ流れる。ここでＰ+ 領域３６とＮ型ソース領域３４
は金属配線で短絡されているため正孔・電子の作用は打
ち消し合い、ＯＢＩＣは発生しない。
【０００９】図９は図７に示すインバータの入力端ＩＮ
に“０”レベル信号が入力した時のＯＢＩＣモード検出
の様子を説明するための構造断面図である。入力端ＩＮ
に“０”レベル信号が入力した時ｐＭＯＳトランジスタ
ＭＰはＯＮ，ｎＭＯＳトランジスタＭＮはＯＦＦ状態と
なる。ｎＭＯＳトランジスタＭＮのＮ型ドレイン領域３
５にレーザ光Ｌを照射すると、Ｎ型ドレイン領域３５近
傍に電子−正孔対が発生する。正孔はＰ型シリコン基板
１０を通り、Ｐ+ 領域３６を通ってＧＮＤ方向へ流れ
る。又電子はｎＭＯＳトランジスタＭＮのＮ型ドレイン
領域３５からＯＮ状態のｐＭＯＳトランジスタＭＰを通
ってＶＤＤ方向へ流れる。従って電源端ＶＤＤからＯＢ
ＩＣ検出器２５を介して光励起電流（Ｉｐｈと称する）
が流れＯＢＩＣが検出される。
に“０”レベル信号が入力した時のＯＢＩＣモード検出
の様子を説明するための構造断面図である。入力端ＩＮ
に“０”レベル信号が入力した時ｐＭＯＳトランジスタ
ＭＰはＯＮ，ｎＭＯＳトランジスタＭＮはＯＦＦ状態と
なる。ｎＭＯＳトランジスタＭＮのＮ型ドレイン領域３
５にレーザ光Ｌを照射すると、Ｎ型ドレイン領域３５近
傍に電子−正孔対が発生する。正孔はＰ型シリコン基板
１０を通り、Ｐ+ 領域３６を通ってＧＮＤ方向へ流れ
る。又電子はｎＭＯＳトランジスタＭＮのＮ型ドレイン
領域３５からＯＮ状態のｐＭＯＳトランジスタＭＰを通
ってＶＤＤ方向へ流れる。従って電源端ＶＤＤからＯＢ
ＩＣ検出器２５を介して光励起電流（Ｉｐｈと称する）
が流れＯＢＩＣが検出される。
【００１０】以上のように、ＣＭＯＳインバータのドレ
イン領域にレーザ光を照射する事により、ＣＭＯＳイン
バータに“１”レベル信号が入力している時ＯＢＩＣは
検出されず、“０”レベル信号が入力している時ＯＢＩ
Ｃが検出される為、論理の判定を行う事が可能となる。
イン領域にレーザ光を照射する事により、ＣＭＯＳイン
バータに“１”レベル信号が入力している時ＯＢＩＣは
検出されず、“０”レベル信号が入力している時ＯＢＩ
Ｃが検出される為、論理の判定を行う事が可能となる。
【００１１】
【発明が解決しようとする課題】従来のＣＭＯＳ論理回
路のパターンレイアウト構成はパターンの微細化ととも
にレーザ光を用いた非接触による論理解析を不可能にす
るという欠点があった。すなわち、デバイスのレイアウ
トの微細化はトランジスタサイズを小さくするためにレ
ーザ光によりドレイン領域のみを照射しようとしてもレ
ーザ照射径が大きいためはみ出してしまいゲート電極部
や隣接したトランジスタ部をも照射してしまい、別の光
励起電流の発生による誤診断がなされてしまうという欠
点があった。
路のパターンレイアウト構成はパターンの微細化ととも
にレーザ光を用いた非接触による論理解析を不可能にす
るという欠点があった。すなわち、デバイスのレイアウ
トの微細化はトランジスタサイズを小さくするためにレ
ーザ光によりドレイン領域のみを照射しようとしてもレ
ーザ照射径が大きいためはみ出してしまいゲート電極部
や隣接したトランジスタ部をも照射してしまい、別の光
励起電流の発生による誤診断がなされてしまうという欠
点があった。
【００１２】さらに従来のＣＭＯＳ論理回路のパターン
レイアウト構成は多層配線構造化とともに、レーザ光を
用いた論理解析を不可能にするという欠点があった。す
なわち、多層配線構造化はトランジスタを構成している
アクティブ領域を配線でうめつくしてしまうため、レー
ザ光によるドレイン領域の照射はできなくなるという欠
点があった。さらに所望の内部回路部の出力論理状態を
解析する事ができなくなるため配線によるうめつくしの
無い所のトランジスタのドレイン領域へのレーザ光照射
により論理解析を行い前述の所望の個所の論理を判定し
なければならない為、判定に時間がかかり、又誤診断し
てしまうという欠点があった。
レイアウト構成は多層配線構造化とともに、レーザ光を
用いた論理解析を不可能にするという欠点があった。す
なわち、多層配線構造化はトランジスタを構成している
アクティブ領域を配線でうめつくしてしまうため、レー
ザ光によるドレイン領域の照射はできなくなるという欠
点があった。さらに所望の内部回路部の出力論理状態を
解析する事ができなくなるため配線によるうめつくしの
無い所のトランジスタのドレイン領域へのレーザ光照射
により論理解析を行い前述の所望の個所の論理を判定し
なければならない為、判定に時間がかかり、又誤診断し
てしまうという欠点があった。
【００１３】さらに従来は上述の欠点を防止するために
レーザ光照射による論理解析を行うためのドレイン領域
の拡張を行う事を行われていた。しかしながらこのよう
なトランジスタの拡張はデバイスの特性を変動させ、
又、本来規格化されたトランジスタ構成を行わなければ
ならない個所のトランジスタの一部の形状を解析用に変
更するために特性のバラツキとともに設計に時間がかか
るという欠点があった。
レーザ光照射による論理解析を行うためのドレイン領域
の拡張を行う事を行われていた。しかしながらこのよう
なトランジスタの拡張はデバイスの特性を変動させ、
又、本来規格化されたトランジスタ構成を行わなければ
ならない個所のトランジスタの一部の形状を解析用に変
更するために特性のバラツキとともに設計に時間がかか
るという欠点があった。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板にＣＭＯＳゲートで構成された内部論理
回路を有する半導体集積回路において、前記半導体基板
の表面部のＰ型半導体層に形成されたＮ型拡散層、前記
Ｎ型拡散層を絶縁膜を介して選択的に被覆し前記絶縁膜
に設けられたコンタクトホールを介して前記Ｎ型拡散層
に接触し選択された一つの前記ＣＭＯＳゲートを構成す
るｎＭＯＳトランジスタのＮ型ドレイン領域に接続する
金属配線層および前記Ｐ型半導体層に前記Ｎ型拡散層に
隣接して設けられ前記ｎＭＯＳトランジスタのＮ型ソー
ス領域に接続するＰ + 領域を有し、前記Ｎ型拡散層に光
を照射して前記ＣＭＯＳゲートの出力端の信号が“１”
レベルのときに前記ｎＣＭＯＳトランジスタとともにＣ
ＭＯＳインバータを構成するｐＭＯＳトランジスタに流
れる電流を検出するためのＰＮ接合ダイオードを備えて
いるというものである。この場合、一層配線でＮ型拡散
層がＮ型ドレイン領域に接続されていてもよいし、Ｎ型
ドレイン領域およびＮ型拡散層にそれぞれ接続する第１
の一層配線および第２の一層配線と、前記第１の一層配
線と第２の一層配線とを接続接続する二層配線とを有し
ていてもよい。
は、半導体基板にＣＭＯＳゲートで構成された内部論理
回路を有する半導体集積回路において、前記半導体基板
の表面部のＰ型半導体層に形成されたＮ型拡散層、前記
Ｎ型拡散層を絶縁膜を介して選択的に被覆し前記絶縁膜
に設けられたコンタクトホールを介して前記Ｎ型拡散層
に接触し選択された一つの前記ＣＭＯＳゲートを構成す
るｎＭＯＳトランジスタのＮ型ドレイン領域に接続する
金属配線層および前記Ｐ型半導体層に前記Ｎ型拡散層に
隣接して設けられ前記ｎＭＯＳトランジスタのＮ型ソー
ス領域に接続するＰ + 領域を有し、前記Ｎ型拡散層に光
を照射して前記ＣＭＯＳゲートの出力端の信号が“１”
レベルのときに前記ｎＣＭＯＳトランジスタとともにＣ
ＭＯＳインバータを構成するｐＭＯＳトランジスタに流
れる電流を検出するためのＰＮ接合ダイオードを備えて
いるというものである。この場合、一層配線でＮ型拡散
層がＮ型ドレイン領域に接続されていてもよいし、Ｎ型
ドレイン領域およびＮ型拡散層にそれぞれ接続する第１
の一層配線および第２の一層配線と、前記第１の一層配
線と第２の一層配線とを接続接続する二層配線とを有し
ていてもよい。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１（ａ），（ｂ）はそれぞれ本発明の第
１の実施例を示すＣＭＯＳインバータのパターンレイア
ウト図および回路図である。Ｐ型シリコン基板に公知の
手法でｐＭＯＳトランジスタ領域１（図示しないＮウェ
ル領域内の領域）とｎＭＯＳトランジスタ領域２が形成
されており、その各々のトランジスタ領域にそれぞれゲ
ート電極３Ｐ，３Ｎが設けられている。ゲート電極３
Ｐ，３ＮはそれぞれｐＭＯＳトランジスタ領域１側のゲ
ートコンタクトＣ５，ｎＭＯＳトランジスタ領域２側の
ゲートコンタクトＣ６を介して入力配線４Ｉに接続して
いる。ｐＭＯＳトランジスタ領域１のうちＰ型ソース領
域は電源配線４ＤとコンタクトＣ１を介して接続され、
Ｐ型ドレイン領域は出力配線４ＯとコンタクトＣ２を介
して接続されている。ｎＭＯＳトランジスタ領域２のう
ちＮ型ソース領域はＧＮＤ配線４ＧとコンタクトＣ３を
介して接続され、Ｎ型ドレイン領域は出力配線４Ｏとコ
ンタクトＣ４を介して接続されている。さらに出力配線
４Ｏは、Ｐ型シリコン基板に独立して設けられたＮ+ 領
域５とコンタクトＣ７を介して導通しており、又、Ｎ+
領域５は出力配線４Ｏよりはみ出した領域を有する（す
なわち、Ｎ+ 領域５は出力配線４Ｏとオーバラップして
いない部分を有している）パターンレイアウト構成とな
っている。なお、電源配線４Ｄ，ＧＮＤ配線４Ｇ、入力
配線４Ｉ、出力配線４Ｏはいずれもアルミニウム配線層
でできている。
１の実施例を示すＣＭＯＳインバータのパターンレイア
ウト図および回路図である。Ｐ型シリコン基板に公知の
手法でｐＭＯＳトランジスタ領域１（図示しないＮウェ
ル領域内の領域）とｎＭＯＳトランジスタ領域２が形成
されており、その各々のトランジスタ領域にそれぞれゲ
ート電極３Ｐ，３Ｎが設けられている。ゲート電極３
Ｐ，３ＮはそれぞれｐＭＯＳトランジスタ領域１側のゲ
ートコンタクトＣ５，ｎＭＯＳトランジスタ領域２側の
ゲートコンタクトＣ６を介して入力配線４Ｉに接続して
いる。ｐＭＯＳトランジスタ領域１のうちＰ型ソース領
域は電源配線４ＤとコンタクトＣ１を介して接続され、
Ｐ型ドレイン領域は出力配線４ＯとコンタクトＣ２を介
して接続されている。ｎＭＯＳトランジスタ領域２のう
ちＮ型ソース領域はＧＮＤ配線４ＧとコンタクトＣ３を
介して接続され、Ｎ型ドレイン領域は出力配線４Ｏとコ
ンタクトＣ４を介して接続されている。さらに出力配線
４Ｏは、Ｐ型シリコン基板に独立して設けられたＮ+ 領
域５とコンタクトＣ７を介して導通しており、又、Ｎ+
領域５は出力配線４Ｏよりはみ出した領域を有する（す
なわち、Ｎ+ 領域５は出力配線４Ｏとオーバラップして
いない部分を有している）パターンレイアウト構成とな
っている。なお、電源配線４Ｄ，ＧＮＤ配線４Ｇ、入力
配線４Ｉ、出力配線４Ｏはいずれもアルミニウム配線層
でできている。
【００１７】この実施例は、ＣＭＯＳインバータの出力
配線とＧＮＤ配線との間に逆方向にダイオードＤが挿入
された回路である。レーザ光ＬはダイオードＤのカソー
ド部に照射してＯＢＩＣモードを検出する事ができる。
配線とＧＮＤ配線との間に逆方向にダイオードＤが挿入
された回路である。レーザ光ＬはダイオードＤのカソー
ド部に照射してＯＢＩＣモードを検出する事ができる。
【００１８】図２は図１に示すＣＭＯＳインバータの入
力端ＩＮに“１”レベル信号が入力した時のＯＢＩＣモ
ード検出の様子を説明するための模式図である。図解を
簡単にするためＣＭＯＳインバータ回路は回路図で表わ
し、出力配線とＧＮＤ配線との間に挿入された逆方向ダ
イオードは構造断面図で示してある。なお、図２は図１
を補完するものである。すなわち、逆方向ダイオードは
Ｐ型シリコン基板１０の表面部に形成されたＮ+ 領域５
及び最低電位である基板電位をとり込むＰ+ 領域６を有
している。Ｎ+ 領域５はＰ型シリコン基板１０上に設け
た絶縁膜１１とコンタクトＣ７を介してＣＭＯＳインバ
ータの出力配線４Ｏに接続されている。又Ｐ+ 領域６は
ＧＮＤ電位をとるためＧＮＤ配線４Ｇと接続されてい
る。
力端ＩＮに“１”レベル信号が入力した時のＯＢＩＣモ
ード検出の様子を説明するための模式図である。図解を
簡単にするためＣＭＯＳインバータ回路は回路図で表わ
し、出力配線とＧＮＤ配線との間に挿入された逆方向ダ
イオードは構造断面図で示してある。なお、図２は図１
を補完するものである。すなわち、逆方向ダイオードは
Ｐ型シリコン基板１０の表面部に形成されたＮ+ 領域５
及び最低電位である基板電位をとり込むＰ+ 領域６を有
している。Ｎ+ 領域５はＰ型シリコン基板１０上に設け
た絶縁膜１１とコンタクトＣ７を介してＣＭＯＳインバ
ータの出力配線４Ｏに接続されている。又Ｐ+ 領域６は
ＧＮＤ電位をとるためＧＮＤ配線４Ｇと接続されてい
る。
【００１９】入力端ＩＮ（４Ｉ）に“１”レベルの信号
が入力した時ＣＭＯＳインバータはｐＭＯＳトランジス
タＭＰがＯＦＦ，ｎＭＯＳトランジスタＭＮがＯＮ状態
となる。Ｎ+ 領域５にレーザ光Ｌを照射すると、Ｎ−Ｐ
接合界面に電子−正孔対が発生する。正孔はＰ型シリコ
ン基板１０とＰ+ 領域６を通ってＧＮＤ方向へ流れる。
又電子はｎＭＯＳトランジスタＭＮがＯＮ状態のため出
力配線４Ｏを通りｎＭＯＳトランジスタＭＮを通ってＧ
ＮＤ方向へ流れる。そして電子と正孔は合流した地点で
打ち消し合う。従って外部端子からの電流の増加は検出
されない。
が入力した時ＣＭＯＳインバータはｐＭＯＳトランジス
タＭＰがＯＦＦ，ｎＭＯＳトランジスタＭＮがＯＮ状態
となる。Ｎ+ 領域５にレーザ光Ｌを照射すると、Ｎ−Ｐ
接合界面に電子−正孔対が発生する。正孔はＰ型シリコ
ン基板１０とＰ+ 領域６を通ってＧＮＤ方向へ流れる。
又電子はｎＭＯＳトランジスタＭＮがＯＮ状態のため出
力配線４Ｏを通りｎＭＯＳトランジスタＭＮを通ってＧ
ＮＤ方向へ流れる。そして電子と正孔は合流した地点で
打ち消し合う。従って外部端子からの電流の増加は検出
されない。
【００２０】図３は図１に示すＣＭＯＳインバータの入
力端に“０”レベルの信号が入力した時のＯＢＩＣモー
ド検出の様子を説明するための模式図である。図２と同
様図解を簡略にしてある。入力端ＩＣ（４Ｉ）に“０”
レベルの信号が入力した時、ＣＭＯＳインバータはｐＭ
ＯＳトランジスタＭＰがＯＮ，ｎＭＯＳトランジスタＭ
ＮがＯＦＦ状態となる。Ｎ+ 領域５にレーザ光Ｌを照射
すると、Ｎ−Ｐ接合面に電子−正孔対が発生する。正孔
はＰ型シリコン基板１０とＰ+ 領域６を通ってＧＮＤ方
向へ流れる。又電子はｐＭＯＳトランジスタＭＰがＯＮ
している為、出力配線４Ｏを通り、ｐＭＯＳトランジス
タＭＰを通って電源ＶＤＤ方向へ流れる。従って電子と
逆方向より電流Ｉｐｈが流れるため、ＯＢＩＣ検出器２
５でＯＢＩＣ量の増加が検出される。
力端に“０”レベルの信号が入力した時のＯＢＩＣモー
ド検出の様子を説明するための模式図である。図２と同
様図解を簡略にしてある。入力端ＩＣ（４Ｉ）に“０”
レベルの信号が入力した時、ＣＭＯＳインバータはｐＭ
ＯＳトランジスタＭＰがＯＮ，ｎＭＯＳトランジスタＭ
ＮがＯＦＦ状態となる。Ｎ+ 領域５にレーザ光Ｌを照射
すると、Ｎ−Ｐ接合面に電子−正孔対が発生する。正孔
はＰ型シリコン基板１０とＰ+ 領域６を通ってＧＮＤ方
向へ流れる。又電子はｐＭＯＳトランジスタＭＰがＯＮ
している為、出力配線４Ｏを通り、ｐＭＯＳトランジス
タＭＰを通って電源ＶＤＤ方向へ流れる。従って電子と
逆方向より電流Ｉｐｈが流れるため、ＯＢＩＣ検出器２
５でＯＢＩＣ量の増加が検出される。
【００２１】以上よりＣＭＯＳインバータの出力配線と
電気的に導通して設けられＮ+ 領域にレーザ光を照射す
る事によりＣＭＯＳインバータに“１”レベルの信号が
入力している時ＯＢＩＣは検出されず、“０”レベルの
信号が入力している時ＯＢＩＣ量が検出される為非接触
で論理の判定を行う事が可能となる。従って、設計時だ
けではなく、品質管理上極めて有効であった、半導体集
積回路の品質向上に寄与することができる。
電気的に導通して設けられＮ+ 領域にレーザ光を照射す
る事によりＣＭＯＳインバータに“１”レベルの信号が
入力している時ＯＢＩＣは検出されず、“０”レベルの
信号が入力している時ＯＢＩＣ量が検出される為非接触
で論理の判定を行う事が可能となる。従って、設計時だ
けではなく、品質管理上極めて有効であった、半導体集
積回路の品質向上に寄与することができる。
【００２２】なお、ＣＭＯＳインバータなどのＣＭＯＳ
ゲートの出力配線は必らず設けられるものであり、その
下方にＰ−Ｎ接合ダイオードを設けても殆んど集積度上
の障害となることはない。特にゲートアレーにおいては
配線チャネル領域にＮ+ 領域を設ければよいので、全く
障害はないといえよう。また、このようなＮ+ 領域は全
てのＣＭＯＳゲートに設ける必要はなく、配線が比較的
にまばらなところなどに適当にばらまいておけば集積回
路の動作解析に便利であることはいうまでもない。
ゲートの出力配線は必らず設けられるものであり、その
下方にＰ−Ｎ接合ダイオードを設けても殆んど集積度上
の障害となることはない。特にゲートアレーにおいては
配線チャネル領域にＮ+ 領域を設ければよいので、全く
障害はないといえよう。また、このようなＮ+ 領域は全
てのＣＭＯＳゲートに設ける必要はなく、配線が比較的
にまばらなところなどに適当にばらまいておけば集積回
路の動作解析に便利であることはいうまでもない。
【００２３】図４（ａ），（ｂ）は本発明の第２の実施
例のパターンレイアウト図および模式図であり２層配線
で構成されている例を示す。この実施例は、ＣＭＯＳイ
ンバータの出力側にＧＮＤ配線４Ｇなどの１層配線が配
置されている場合に適用可能なものである。第１の実施
例と同様に構成されたＣＭＯＳインバータの出力端とコ
ンタクトＣ２，Ｃ４を介して接続された１層配線４１Ｏ
は、隣接している別の１層配線（ＧＮＤ配線４Ｇ）が配
置されているため、スルホールＴ１を介して２層配線４
２Ｏに接続され、他の論理回路へと導かれている。２層
配線４２Ｏは何も配置されていないＰ型シリコン基板１
０の適当な箇所においてスルホールＴ２を介して１層配
線４３Ｏに接続されてある。１層配線４３Ｏはコンタク
トＣ７を介してＰ型シリコン基板１０に設けられたＮ+
領域５に導通している。又Ｎ+ 領域５は１層配線４３Ｏ
よりはみ出した領域を有するパターン構成になってい
る。
例のパターンレイアウト図および模式図であり２層配線
で構成されている例を示す。この実施例は、ＣＭＯＳイ
ンバータの出力側にＧＮＤ配線４Ｇなどの１層配線が配
置されている場合に適用可能なものである。第１の実施
例と同様に構成されたＣＭＯＳインバータの出力端とコ
ンタクトＣ２，Ｃ４を介して接続された１層配線４１Ｏ
は、隣接している別の１層配線（ＧＮＤ配線４Ｇ）が配
置されているため、スルホールＴ１を介して２層配線４
２Ｏに接続され、他の論理回路へと導かれている。２層
配線４２Ｏは何も配置されていないＰ型シリコン基板１
０の適当な箇所においてスルホールＴ２を介して１層配
線４３Ｏに接続されてある。１層配線４３Ｏはコンタク
トＣ７を介してＰ型シリコン基板１０に設けられたＮ+
領域５に導通している。又Ｎ+ 領域５は１層配線４３Ｏ
よりはみ出した領域を有するパターン構成になってい
る。
【００２４】図４（ｂ）は図４（ａ）に示したＣＭＯＳ
インバータのＯＢＩＣモード検出の説明をするための模
式図であり、ＣＭＯＳインバータの出力配線部のみ構造
断面図で示している。Ｎ+ 領域５にレーザ光Ｌを照射す
る事によりＣＭＯＳインバータに“１”レベルの信号が
入力している時ＯＢＩＣは検出されず“Ｏ”レベルの信
号が入力している時、ＯＢＩＣ量が検出されるのは第１
の実施例と全く同様である。２層配線構造においても、
非接触で論理の判定を行う事が可能となる。
インバータのＯＢＩＣモード検出の説明をするための模
式図であり、ＣＭＯＳインバータの出力配線部のみ構造
断面図で示している。Ｎ+ 領域５にレーザ光Ｌを照射す
る事によりＣＭＯＳインバータに“１”レベルの信号が
入力している時ＯＢＩＣは検出されず“Ｏ”レベルの信
号が入力している時、ＯＢＩＣ量が検出されるのは第１
の実施例と全く同様である。２層配線構造においても、
非接触で論理の判定を行う事が可能となる。
【００２５】
【発明の効果】以上説明したように本発明は、ＣＭＯＳ
ゲートの素子領域とは別の出力配線領域にＮ+ 領域を設
けてＰＮ接合ダイオードを構成し、ＣＭＯＳゲートの出
力端と接地配線間に挿入し、Ｎ+ 領域の配線でおおわれ
ていない部分にレーザ光を照射しＯＢＩＣモードを検出
する事により信号配線の論理を非接触で検出できるの
で、微細化され、多層配線構造化された半導体集積回路
においても確実に論理を検出できる。
ゲートの素子領域とは別の出力配線領域にＮ+ 領域を設
けてＰＮ接合ダイオードを構成し、ＣＭＯＳゲートの出
力端と接地配線間に挿入し、Ｎ+ 領域の配線でおおわれ
ていない部分にレーザ光を照射しＯＢＩＣモードを検出
する事により信号配線の論理を非接触で検出できるの
で、微細化され、多層配線構造化された半導体集積回路
においても確実に論理を検出できる。
【００２６】特に今日の多層配線化されていたＬＳＩに
おいてはチップ上のアクティブ領域はほぼ配線でおおわ
れてしまっている。本発明はそのようなチップにおいて
も非接触で迅速に、確実に論理を検出できるという効果
を有している。
おいてはチップ上のアクティブ領域はほぼ配線でおおわ
れてしまっている。本発明はそのようなチップにおいて
も非接触で迅速に、確実に論理を検出できるという効果
を有している。
【００２７】又、レーザ光を用いた新規の論理検出手法
でありシステム化したＬＳＩにおいてもＮ+ 領域をもう
けるだけでシステム解析ができるため今後のＬＳＩの論
理解析に向けて大いに役立つものである。
でありシステム化したＬＳＩにおいてもＮ+ 領域をもう
けるだけでシステム解析ができるため今後のＬＳＩの論
理解析に向けて大いに役立つものである。
【図１】本発明の第１の実施例を示すパターンレイアウ
ト図（図１（ａ））および回路図（図１（ｂ））であ
る。
ト図（図１（ａ））および回路図（図１（ｂ））であ
る。
【図２】第１の実施例において入力端ＩＮに“１”レベ
ルの信号が印加されたときのＯＢＩＣモード検出の説明
に使用する模式図である。
ルの信号が印加されたときのＯＢＩＣモード検出の説明
に使用する模式図である。
【図３】第１の実施例において入力端ＩＮに“０”レベ
ルの信号が印加されたときのＯＢＩＣモード検出の説明
に使用する模式図である。
ルの信号が印加されたときのＯＢＩＣモード検出の説明
に使用する模式図である。
【図４】本発明の第２の実施例を示すパターンレイアウ
ト図（図４（ａ））およびその動作説明に使用する模式
図（図４（ｂ））である。
ト図（図４（ａ））およびその動作説明に使用する模式
図（図４（ｂ））である。
【図５】ＯＢＩＣ検出装置のブロック図である。
【図６】ＯＢＩＣ検出装置の一部の詳細を示すブロック
図である。
図である。
【図７】ＣＭＯＳインバータの回路図である。
【図８】従来例において、ＣＭＯＳインバータの入力端
ＩＮに“１”レベルの信号が印加された時のＯＢＩＣモ
ード検出の説明に使用する模式図である。
ＩＮに“１”レベルの信号が印加された時のＯＢＩＣモ
ード検出の説明に使用する模式図である。
【図９】従来例において、ＣＭＯＳインバータの入力端
ＩＮに“１”レベルの信号が引火された時のＯＢＩＣモ
ード検出の説明に使用する模式図である。
ＩＮに“１”レベルの信号が引火された時のＯＢＩＣモ
ード検出の説明に使用する模式図である。
１ ｐＭＯＳトランジスタ領域 ２ ｎＭＯＳトランジスタ領域 ３Ｎ ｎＭＯＳトランジスタのゲート電極 ３Ｐ ｐＭＯＳトランジスタのゲート電極 ４Ｄ 電源配線 ４Ｇ ＧＮＤ配線 ４Ｉ 入力配線 ４Ｏ 出力配線 ４１Ｏ 一層配線（一層目のアルミニウム配線層） ４２Ｏ 二層配線（二層目のアルミニウム配線層） ４３Ｏ 一層配線 ５ Ｎ+ 領域 ６ Ｐ+ 領域 １０ Ｐ型シリコン基板 １１ 絶縁膜 ２０ Ｈｅ−Ｎｅレーザ発振器 ２１ 顕微鏡 ２２ ＬＳＩ ２３ ステージ ２４ 電源および信号発生源 ２５ ＯＢＩＣ検出器 ２６ コンピュータ ２７ ＯＢＩＣ検出抵抗 ２８ 増幅器 ２９ Ａ−Ｄ変換器 ３０ Ｎウェル領域 ３１ Ｐ型ソース領域 ３２ Ｐ型ドレイン領域 ３３ Ｎ+ 領域 ３４ Ｎ型ソース領域 ３５ Ｎ型ドレイン領域 ３６ Ｐ+ 領域 ３７ ｐＭＯＳトランジスタのゲート電極 ３８ ｎＭＯＳトランジスタのゲート電極 Ｃ１〜Ｃ７ コンタクト Ｔ１，Ｔ２ スルーホール
Claims (3)
- 【請求項１】 半導体基板にＣＭＯＳゲートで構成され
た内部論理回路を有する半導体集積回路において、前記
半導体基板の表面部のＰ型半導体層に形成されたＮ型拡
散層、前記Ｎ型拡散層を絶縁膜を介して選択的に被覆し
前記絶縁膜に設けられたコンタクトホールを介して前記
Ｎ型拡散層に接触し選択された一つの前記ＣＭＯＳゲー
トを構成するｎＭＯＳトランジスタのＮ型ドレイン領域
に接続する金属配線層および前記Ｐ型半導体層に前記Ｎ
型拡散層に隣接して設けられ前記ｎＭＯＳトランジスタ
のＮ型ソース領域に接続するＰ + 領域を有し、前記Ｎ型
拡散層に光を照射して前記ＣＭＯＳゲートの出力端の信
号が“１”レベルのときに前記ｎＣＭＯＳトランジスタ
とともにＣＭＯＳインバータを構成するｐＭＯＳトラン
ジスタに流れる電流を検出するためのＰＮ接合ダイオー
ドを備えていることを特徴とする半導体集積回路。 - 【請求項２】 一層配線でＮ型拡散層がＮ型ドレイン領
域に接続される請求項１記載の半導体集積回路。 - 【請求項３】 Ｎ型ドレイン領域およびＮ型拡散層にそ
れぞれ接続する第１の一層配線および第２の一層配線
と、前記第１の一層配線と第２の一層配線とを接続接続
する二層配線とを有している請求項１記載の半導体集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170802A JP2727799B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体集積回路 |
| EP92111804A EP0527337A1 (en) | 1991-07-11 | 1992-07-10 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170802A JP2727799B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521739A JPH0521739A (ja) | 1993-01-29 |
| JP2727799B2 true JP2727799B2 (ja) | 1998-03-18 |
Family
ID=15911620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170802A Expired - Fee Related JP2727799B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0527337A1 (ja) |
| JP (1) | JP2727799B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645418A (ja) * | 1992-07-21 | 1994-02-18 | Mitsubishi Denki Eng Kk | 半導体テストシステム、半導体テスト方法、半導体集積回路の配線パターン作成方法および半導体集積回路 |
| JP3239869B2 (ja) | 1998-12-28 | 2001-12-17 | 日本電気株式会社 | Ｌｓｉの内部論理判定回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178742A (ja) * | 1983-03-30 | 1984-10-11 | Fujitsu Ltd | 半導体受光素子の特性測定方法 |
| JPH0652751B2 (ja) * | 1983-04-11 | 1994-07-06 | 株式会社日立製作所 | 半導体集積回路装置のテスト方法 |
| JPS61267336A (ja) * | 1985-05-21 | 1986-11-26 | Matsushita Electric Ind Co Ltd | 半導体装置の検査方法および検査装置 |
| USH111H (en) * | 1985-11-21 | 1986-08-05 | The United States Of America As Represented By The Secretary Of The Navy | Gallium arsenide material and process evaluation by means of pulsed photoconductance in test devices |
| JPH02194541A (ja) * | 1989-01-23 | 1990-08-01 | Matsushita Electric Ind Co Ltd | 光プローバ |
-
1991
- 1991-07-11 JP JP3170802A patent/JP2727799B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-10 EP EP92111804A patent/EP0527337A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521739A (ja) | 1993-01-29 |
| EP0527337A1 (en) | 1993-02-17 |
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