JPH01184946A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01184946A JPH01184946A JP63008472A JP847288A JPH01184946A JP H01184946 A JPH01184946 A JP H01184946A JP 63008472 A JP63008472 A JP 63008472A JP 847288 A JP847288 A JP 847288A JP H01184946 A JPH01184946 A JP H01184946A
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- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＣＭＯＳまたはＢｉ−ＣＭＯＳのロジック回
路とスタティック時に動作電流を必要とする回路とを共
有する半導体集積回路装置に関する。
路とスタティック時に動作電流を必要とする回路とを共
有する半導体集積回路装置に関する。
［従来の技術］
この種従来の半導体集積回路として、例えばドライバー
回路がある。その回路の一例の主要な回路部分を第３図
に示す。
回路がある。その回路の一例の主要な回路部分を第３図
に示す。
第３図の回路において、１はインターフェイス部、２は
ｎチャンネルＭＯ５ＦＥＴ２−１とｐチャンネルＭＯ５
ＦＥＴ２−２ との相補対から成り、インターフェイス
部１に接続されたＣＭＯＳインバータ、３．４および５
は抵抗、６は抵抗３〜５を介してインバータ２に接続さ
れたｎｐｎ ｌ−ランジスタ、７はｎｐｎトランジスタ
６に直接に接続されたｎｐｎ ｌ−ランジスタである。
ｎチャンネルＭＯ５ＦＥＴ２−１とｐチャンネルＭＯ５
ＦＥＴ２−２ との相補対から成り、インターフェイス
部１に接続されたＣＭＯＳインバータ、３．４および５
は抵抗、６は抵抗３〜５を介してインバータ２に接続さ
れたｎｐｎ ｌ−ランジスタ、７はｎｐｎトランジスタ
６に直接に接続されたｎｐｎ ｌ−ランジスタである。
８はインターフェイス部１の出力端子とインバータ２と
の間のノー下、９はインバータ２とトランジスタ６との
間のノード、ｌＯはトランジスタ６のコレクタとトラン
ジスタ７のベースとの間のノート、１１はインターフェ
イス部１への入力端子、１２はトランジスタ７からの出
力端子である。νＣＣは電源電圧線、ＧＮＤは共通電位
線である。
の間のノー下、９はインバータ２とトランジスタ６との
間のノード、ｌＯはトランジスタ６のコレクタとトラン
ジスタ７のベースとの間のノート、１１はインターフェ
イス部１への入力端子、１２はトランジスタ７からの出
力端子である。νＣＣは電源電圧線、ＧＮＤは共通電位
線である。
すなわち、このドライバー回路は、［ｌｉ−０ＭＯ５の
ロジック回路としてのＣＭＯＳインバータ２と、スタテ
ィック時に動作電流を必要とするバイポーラトランジス
タ６および７０回路とから構成されている。
ロジック回路としてのＣＭＯＳインバータ２と、スタテ
ィック時に動作電流を必要とするバイポーラトランジス
タ６および７０回路とから構成されている。
入力端子１１からの人力信号によりノード８が低レベル
のとき、ＣＭＯＳインバータ２によりノード９は高レベ
ルとなる。その結果、トランジスタ６のベース電位が上
昇するので、このトランジスタ６は導通する。したがっ
て、トランジスタ６のコレクタ電位が下がり、その結果
、トランジスタ７のベース電位が下がり、このトランジ
スタ７はしゃ断される。
のとき、ＣＭＯＳインバータ２によりノード９は高レベ
ルとなる。その結果、トランジスタ６のベース電位が上
昇するので、このトランジスタ６は導通する。したがっ
て、トランジスタ６のコレクタ電位が下がり、その結果
、トランジスタ７のベース電位が下がり、このトランジ
スタ７はしゃ断される。
同様に、ノード８が高レベルのとき、ノード９は低レベ
ルとなり、トランジスタ６のベース電位が下がるので、
このトランジスタ６はしゃ断される。その結果、トラン
ジスタ６のコレクタ電位か上Ｕ ｔ／、次段のトランジ
スタ７のベース電位も上昇し、このトランジスタ７は導
通する。
ルとなり、トランジスタ６のベース電位が下がるので、
このトランジスタ６はしゃ断される。その結果、トラン
ジスタ６のコレクタ電位か上Ｕ ｔ／、次段のトランジ
スタ７のベース電位も上昇し、このトランジスタ７は導
通する。
この回路において、ノード８が低レベルのとき、ＣＭＯ
Ｓインバータ２のｎチャンネルＦＥＴ２−１がしゃ断さ
れているので、このＣＭＯＳインバータ２を貫通して、
電源電圧線ＶＣＣから共通電位線ＧＮＤへ電流は流れな
い。しかし、トランジスタ６は導通状態にあるので、抵
抗３を介して電源電圧線ｖＣＣから共通電位線ＧＮＤへ
電流が流れる。
Ｓインバータ２のｎチャンネルＦＥＴ２−１がしゃ断さ
れているので、このＣＭＯＳインバータ２を貫通して、
電源電圧線ＶＣＣから共通電位線ＧＮＤへ電流は流れな
い。しかし、トランジスタ６は導通状態にあるので、抵
抗３を介して電源電圧線ｖＣＣから共通電位線ＧＮＤへ
電流が流れる。
同様に、ノード８が高レベルのとき、ＣＭＯＳインバー
タ２のｎチャンネルＦＥＴ２−２がしゃ断されているの
で、ＣＭＯＳインバータ２を貫通して電源電圧線ｖＣＣ
から共通電位線ＧＮＤへ電流は流れない。しかし、トラ
ンジスタ７は導通しているので、抵抗４を介して電源電
圧線ＶＣＣから共通電位線ＧＮＤへ電流が流れる。
タ２のｎチャンネルＦＥＴ２−２がしゃ断されているの
で、ＣＭＯＳインバータ２を貫通して電源電圧線ｖＣＣ
から共通電位線ＧＮＤへ電流は流れない。しかし、トラ
ンジスタ７は導通しているので、抵抗４を介して電源電
圧線ＶＣＣから共通電位線ＧＮＤへ電流が流れる。
具体的には、抵抗３および４は数１０〜数にΩであるか
ら、共通電位線ＧＮＤに流れる電流値は数１０〜数１０
０μＡ程度である。このように、第３図示の従来回路に
あっては、人力信号によらずにバイポーラ部に電流が流
れ、ＣＭＯ５部には電流が流れない。
ら、共通電位線ＧＮＤに流れる電流値は数１０〜数１０
０μＡ程度である。このように、第３図示の従来回路に
あっては、人力信号によらずにバイポーラ部に電流が流
れ、ＣＭＯ５部には電流が流れない。
一般に、この回路の動作を確認するためには、入力端子
１１における人力信号に応じて、出力端子１２における
出力信号のタイミングおよびレベルを測定する方法が多
い。
１１における人力信号に応じて、出力端子１２における
出力信号のタイミングおよびレベルを測定する方法が多
い。
［発明が解決しようとする課題］
ここで、ＣＭＯＳインバータ２において、たとえばプロ
セス的な不良によりリーク電流が生じ、しかも、動作に
影響を与えない場合、前述の測定方法では、良品と判断
してしまう。ところが、このようなデバイスは、信頼性
上、問題が多い。特に、ＣＭＱＳ部のリーク電流は、ゲ
ート酸化膜不良に起因するものが多く、しかも、この不
良は経時的に悪化するので、初期に動作していた回路も
リーク電流が増大するにつれて動作しなくなるおそれが
ある。そこで、このような回路では、初期の段階で不良
として振り分けることが必要である。しかし、前述のよ
うに、常にバイポーラ部に電流が流れているので、これ
まではＣＭＯ５部のリーク電流を測定することが不可能
であった。
セス的な不良によりリーク電流が生じ、しかも、動作に
影響を与えない場合、前述の測定方法では、良品と判断
してしまう。ところが、このようなデバイスは、信頼性
上、問題が多い。特に、ＣＭＱＳ部のリーク電流は、ゲ
ート酸化膜不良に起因するものが多く、しかも、この不
良は経時的に悪化するので、初期に動作していた回路も
リーク電流が増大するにつれて動作しなくなるおそれが
ある。そこで、このような回路では、初期の段階で不良
として振り分けることが必要である。しかし、前述のよ
うに、常にバイポーラ部に電流が流れているので、これ
まではＣＭＯ５部のリーク電流を測定することが不可能
であった。
そこで、本発明の目的は、上述したような０ＭＯ５のロ
ジック回路のリーク電流を評価可能とすることにより、
高信頼性で、しかも各々の回路間の干渉を小さくできる
半導体集積回路装置を提供することにある。
ジック回路のリーク電流を評価可能とすることにより、
高信頼性で、しかも各々の回路間の干渉を小さくできる
半導体集積回路装置を提供することにある。
［課題を解決するための手段］
このような目的を達成するために、本発明は、スタティ
ック時に動作電流が理想的に零となる第一回路と、スタ
ティック時に動作電流を要する第二回路とを同一基板上
に配置した半導体集積回路において、第一回路および第
二回路の電源電圧および共通電位の配線領域の少くとも
一方を互いに電気的に分離して配設したことを特徴とす
る特［作 用］ 本発明では、上記第一回路としての、たとえば０ＭＯ５
のロジック回路と、上記第二回路としての、たとえばバ
イポーラトランジスタ回路の電源電圧線および／または
共通電位線の配線領域を個別に設けるようにしたので、
０ＭＯ５のロジック回路のリーク電流の測定を行うこと
ができると共に、両回路間の干渉を小さくすることがで
きる。
ック時に動作電流が理想的に零となる第一回路と、スタ
ティック時に動作電流を要する第二回路とを同一基板上
に配置した半導体集積回路において、第一回路および第
二回路の電源電圧および共通電位の配線領域の少くとも
一方を互いに電気的に分離して配設したことを特徴とす
る特［作 用］ 本発明では、上記第一回路としての、たとえば０ＭＯ５
のロジック回路と、上記第二回路としての、たとえばバ
イポーラトランジスタ回路の電源電圧線および／または
共通電位線の配線領域を個別に設けるようにしたので、
０ＭＯ５のロジック回路のリーク電流の測定を行うこと
ができると共に、両回路間の干渉を小さくすることがで
きる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
本発明の一実施例における回路配置を第１図に示す。
第１図において、第３図と同様の個所には同一符号を付
す。但し、第３図に示した電源電圧線ｖＣＣおよび共通
電位線ＧＮＤをここでは、それぞれ、ＶＣＣＩおよびＧ
ＮＤＩと称することにする。
す。但し、第３図に示した電源電圧線ｖＣＣおよび共通
電位線ＧＮＤをここでは、それぞれ、ＶＣＣＩおよびＧ
ＮＤＩと称することにする。
すなわち、ここでは、ＣＭＯＳインバータ２の共通電位
端子を共通電位線ＧＳＤＩに接続し、同じく電源電圧端
子を電源電圧線ｖＣＣ１に接続する。バイポーラ部のｎ
ｐロトランジスタ６および７の各エミッタを、それぞれ
、抵抗５を通しておよび直接に第２の共通電位ＰｉＩＧ
ＮＯ２に接続し、トランジスタ６のコレクタおよびトラ
ンジスタ７のベースを共通接続し、さらに抵抗４を通し
て第２の電源電圧線ＶＣＣ２に接続する。ここで、電源
電圧線ＶＣＣＩとＶＣＣ２を電気的に分離しておくと共
に、共通電位線ＧＮＤＩとＧＮＤ２をも電気的に分離し
ておく。
端子を共通電位線ＧＳＤＩに接続し、同じく電源電圧端
子を電源電圧線ｖＣＣ１に接続する。バイポーラ部のｎ
ｐロトランジスタ６および７の各エミッタを、それぞれ
、抵抗５を通しておよび直接に第２の共通電位ＰｉＩＧ
ＮＯ２に接続し、トランジスタ６のコレクタおよびトラ
ンジスタ７のベースを共通接続し、さらに抵抗４を通し
て第２の電源電圧線ＶＣＣ２に接続する。ここで、電源
電圧線ＶＣＣＩとＶＣＣ２を電気的に分離しておくと共
に、共通電位線ＧＮＤＩとＧＮＤ２をも電気的に分離し
ておく。
本発明では、このように（：ＭＯＳ部とバイポーラ部の
電源電圧線および共通電位線を互いに分離して配置した
回路構成とすることにより、スタティック時に電源電圧
線ｖｃｃｉもしくは共通電位ｐＨＧＮＤＩを流れる電流
がＣＭＯ５部、すなわちＣＭＯＳインバータ２のリーク
電流となる。
電源電圧線および共通電位線を互いに分離して配置した
回路構成とすることにより、スタティック時に電源電圧
線ｖｃｃｉもしくは共通電位ｐＨＧＮＤＩを流れる電流
がＣＭＯ５部、すなわちＣＭＯＳインバータ２のリーク
電流となる。
但し、にＭＯ５部のリーク電流のみを測定するだけであ
れば、電源電圧線あるいは共通電位線のいずれか一方の
みを電気的に分離すればよい。
れば、電源電圧線あるいは共通電位線のいずれか一方の
みを電気的に分離すればよい。
ＣＭＯ５部の動作によって生じて共通電位線あるいは電
源電圧線にのるノイズをバイポーラ部が嫌う場合には、
共通電位線および電源電圧線の双方共に互いに電気的に
分離するのが有効である。
源電圧線にのるノイズをバイポーラ部が嫌う場合には、
共通電位線および電源電圧線の双方共に互いに電気的に
分離するのが有効である。
第１図示のＣ：ＭＯＳインバータ２．バイポーラトラン
ジスタ６、電源電圧線Ｖｆｌ：Ｃ１およびＶＣに２の配
線領域、および共通電位線ＧＮＤＩおよびＧＮＤ２の配
線領域の具体的半導体集積回路構造の一例を第２図に示
す。
ジスタ６、電源電圧線Ｖｆｌ：Ｃ１およびＶＣに２の配
線領域、および共通電位線ＧＮＤＩおよびＧＮＤ２の配
線領域の具体的半導体集積回路構造の一例を第２図に示
す。
第２図において、２１はρ基板であり、２２ａおよび２
２ｂはこのｐ基板２１に設けた０１埋込層である。
２ｂはこのｐ基板２１に設けた０１埋込層である。
２３ａおよび２３ｂは、それぞれ、口“埋込層２２ａお
よび２２ｂの上に配置したエピタキシャル層であり、両
エピタキシャル層２３ａと２３ｂとはアイソレーション
拡散層２４によって分離されている。ＣＭＯＳインバー
タ２を構成するｎチャンネルおよびｐチャンネルＭＯ５
ＦＥＴ２−１および２−２を、００埋込層２２ａによっ
てｐ基板２１から電気的に分離されたエピタキシャル層
２３ａ内に形成し、ｎｐｎ トランジスタ６をｎ”埋込
層２２ｂによってｐ基板２１から電気的に分離されたエ
ピタキシャル層２３ｂ内に形成する。
よび２２ｂの上に配置したエピタキシャル層であり、両
エピタキシャル層２３ａと２３ｂとはアイソレーション
拡散層２４によって分離されている。ＣＭＯＳインバー
タ２を構成するｎチャンネルおよびｐチャンネルＭＯ５
ＦＥＴ２−１および２−２を、００埋込層２２ａによっ
てｐ基板２１から電気的に分離されたエピタキシャル層
２３ａ内に形成し、ｎｐｎ トランジスタ６をｎ”埋込
層２２ｂによってｐ基板２１から電気的に分離されたエ
ピタキシャル層２３ｂ内に形成する。
すなわち、エピタキシャル層２３ａにおいて、ｐウェル
層２５を形成し、このｐウェル層２５内にｎチャンネル
ＭＯ５ＦＥＴ２−１を配置する。ここで、２９ａはその
ソース領域、２９ｂはドレイン領域、３１ａはゲート領
域である。エピタキシャル層２３ａにはｐチャンネルＭ
Ｏ５ＦＥＴ２−２を配置する。ここで、３０ａはそのソ
ース領域、３０ｂはドレイン領域、３１ｂはゲート領域
である。
層２５を形成し、このｐウェル層２５内にｎチャンネル
ＭＯ５ＦＥＴ２−１を配置する。ここで、２９ａはその
ソース領域、２９ｂはドレイン領域、３１ａはゲート領
域である。エピタキシャル層２３ａにはｐチャンネルＭ
Ｏ５ＦＥＴ２−２を配置する。ここで、３０ａはそのソ
ース領域、３０ｂはドレイン領域、３１ｂはゲート領域
である。
エピタキシャル層２３ｂにおいて、２δはベース領域、
２７はベース領域２６内に配置したエミッタ領域、２８
はコレクタ領域である。
２７はベース領域２６内に配置したエミッタ領域、２８
はコレクタ領域である。
３２はｎチャンネルＦＥＴ２−１のソース領域２９ａに
オーミック接触したＧＮＤＩ配線領域、３４はｐチャン
ネルＦＥＴ２−２のソース領域３０ａにオーミック接触
したＶＣＣＩ配線領域である。３３はｎｐｎ ）−ラン
ジスタロのエミッタ領域２７にす−ミ°ツク接触した（
ｉＮＤ２パッド、すなわち配線領域、３５はｎｐｎ ト
ランジスタ６のコレクタ領域２８にオーミック接触した
ＶＣＣ２バッド、すなわち配線領域である。
オーミック接触したＧＮＤＩ配線領域、３４はｐチャン
ネルＦＥＴ２−２のソース領域３０ａにオーミック接触
したＶＣＣＩ配線領域である。３３はｎｐｎ ）−ラン
ジスタロのエミッタ領域２７にす−ミ°ツク接触した（
ｉＮＤ２パッド、すなわち配線領域、３５はｎｐｎ ト
ランジスタ６のコレクタ領域２８にオーミック接触した
ＶＣＣ２バッド、すなわち配線領域である。
３６．３７．３８および３９は絶縁層であり、４０はｎ
チャンネルＦＥＴ２−１のドレイン領域２９ｂとｐチャ
ンネルＦＥＴ２−２のドレイン領域３０ｂとを電気的に
接続する配線領域である。
チャンネルＦＥＴ２−１のドレイン領域２９ｂとｐチャ
ンネルＦＥＴ２−２のドレイン領域３０ｂとを電気的に
接続する配線領域である。
ＧＮＤＩ配線領域３２はｐウェル層２５とｎチャンネル
ＦＥＴ２−１のソース領域２９ａに接続されている。Ｖ
ＣＣＩＣＣ類域３４はエピタキシャル層２３ａとｎチャ
ンネルＦＥＴのソース領域３．Ｏａとに接続されている
。
ＦＥＴ２−１のソース領域２９ａに接続されている。Ｖ
ＣＣＩＣＣ類域３４はエピタキシャル層２３ａとｎチャ
ンネルＦＥＴのソース領域３．Ｏａとに接続されている
。
ＧＮＤ２配線領域３３はｐ基板２１とバイポーラトラン
ジスタ６のエミッタ領域２７とに接続されている。
ジスタ６のエミッタ領域２７とに接続されている。
ＶＣＣ２配線領域３５は抵抗を介してバイポーラトラン
ジスタ６のコレクタ領域２８に接続されている。このよ
うに、ＧＮＤＩ配線領域３２とＧＮＤ２配線領域３３、
およびＶＣＣＩＣＣ類域３４とＶＣＣ２配線領域３５と
はアイソレーション拡散層２４においても電気的に絶縁
されている。
ジスタ６のコレクタ領域２８に接続されている。このよ
うに、ＧＮＤＩ配線領域３２とＧＮＤ２配線領域３３、
およびＶＣＣＩＣＣ類域３４とＶＣＣ２配線領域３５と
はアイソレーション拡散層２４においても電気的に絶縁
されている。
以上では、本発明をＢｉ−０ＭＯ５の例に適応した実施
例について示したが、本発明は０ＭＯ５に適応すること
ができる場合もある。０ＭＯ５によってＶｒｅｆ回路お
よび差動増幅回路等を構成した場合、動作電流が必要と
なるので、同様に電源電圧線あるいは共通電位線の配線
領域を分離して配置することにより、ＣＭＯ５部のロジ
ック回路のリーク電流を測定することができる。
例について示したが、本発明は０ＭＯ５に適応すること
ができる場合もある。０ＭＯ５によってＶｒｅｆ回路お
よび差動増幅回路等を構成した場合、動作電流が必要と
なるので、同様に電源電圧線あるいは共通電位線の配線
領域を分離して配置することにより、ＣＭＯ５部のロジ
ック回路のリーク電流を測定することができる。
［発明の効果］
以上から明らかなように、本発明によれば、ＣＭＯ５構
造によるロジック回路とスタティック時に動作電流を要
する回路の電源電圧線および共通電位線の配線のための
配線領域を別個に設けることによって、０ＭＯ５のロジ
ック回路のリーク電流の測定が可能となると共に、両回
路間の干渉を小さくすることができる。
造によるロジック回路とスタティック時に動作電流を要
する回路の電源電圧線および共通電位線の配線のための
配線領域を別個に設けることによって、０ＭＯ５のロジ
ック回路のリーク電流の測定が可能となると共に、両回
路間の干渉を小さくすることができる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図示の本発明実施例を半導体集積回路で構成した例を示
す断面図、 第３図は従来の回路構成例を示す回路図である。 １・・・インターフェイス部、 ２・・・ＣＭＯＳインバータ、 ３．４．５・・・抵抗、 ６．７・・・ｎｐｎ トランジスタ、 ８．９．１０・・・ノード、 １１・・・入力端子、 １２・・・出力端子、 ｖｃｃ、ｖｃｃｔ、ｖｃｃｚ ・・・電源電圧線、ＧＮ
Ｄ、ＧＮＤＩ、ＧＮＤ２・・・共通電位線、２１・・・
ｐ基板、 ２２ａ、２２ｂ ・−ｎ＋埋込層、 ２３ａ、２３ｂ・・・エピタキシャル層、２４・・・ア
イソレーション拡散層、 ２５・・・ｐウェル層、 ２６・・・ｎｐｎ トランジスタのベース領域、２７・
・・ｎｐｎ トランジスタのエミッタ領域、２８・・−
ｎｐｎ トランジスタのコレクタ領域、２９ａ・・・ｎ
チャンネルＦＥＴのソース領域、２９ｂ・・・ｎチャン
ネルＦＥＴのドレイン領域、３０ａ・・・ｎチャンネル
ＦＥＴのソース領域、３０ｂ・・・ｎチャンネルＦＥＴ
のドレイン領域、３１ａ・・・ｎチャンネルＦＥＴのタ
ート領域、３１ｂ・・・ｎチャンネルＦＥＴのゲート領
域、３２・・・ＧＮＤ ｌ配線領域、 ３３・・・ＧＮＤ２配線領域、 ３４・・・ＶＣＣＩＣＣ類域、 ３５・・・ＶＣＣ２配線領域。 ／＃、完１月叉朔！イ列の口Ｊ各図 第１図
図示の本発明実施例を半導体集積回路で構成した例を示
す断面図、 第３図は従来の回路構成例を示す回路図である。 １・・・インターフェイス部、 ２・・・ＣＭＯＳインバータ、 ３．４．５・・・抵抗、 ６．７・・・ｎｐｎ トランジスタ、 ８．９．１０・・・ノード、 １１・・・入力端子、 １２・・・出力端子、 ｖｃｃ、ｖｃｃｔ、ｖｃｃｚ ・・・電源電圧線、ＧＮ
Ｄ、ＧＮＤＩ、ＧＮＤ２・・・共通電位線、２１・・・
ｐ基板、 ２２ａ、２２ｂ ・−ｎ＋埋込層、 ２３ａ、２３ｂ・・・エピタキシャル層、２４・・・ア
イソレーション拡散層、 ２５・・・ｐウェル層、 ２６・・・ｎｐｎ トランジスタのベース領域、２７・
・・ｎｐｎ トランジスタのエミッタ領域、２８・・−
ｎｐｎ トランジスタのコレクタ領域、２９ａ・・・ｎ
チャンネルＦＥＴのソース領域、２９ｂ・・・ｎチャン
ネルＦＥＴのドレイン領域、３０ａ・・・ｎチャンネル
ＦＥＴのソース領域、３０ｂ・・・ｎチャンネルＦＥＴ
のドレイン領域、３１ａ・・・ｎチャンネルＦＥＴのタ
ート領域、３１ｂ・・・ｎチャンネルＦＥＴのゲート領
域、３２・・・ＧＮＤ ｌ配線領域、 ３３・・・ＧＮＤ２配線領域、 ３４・・・ＶＣＣＩＣＣ類域、 ３５・・・ＶＣＣ２配線領域。 ／＃、完１月叉朔！イ列の口Ｊ各図 第１図
Claims (1)
- １）スタティック時に動作電流が理想的に零となる第一
回路と、スタティック時に動作電流を要する第二回路と
を同一基板上に配置した半導体集積回路において、前記
第一回路および前記第二回路の電源電圧および共通電位
の配線領域の少くとも一方を互いに電気的に分離して配
設したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008472A JPH01184946A (ja) | 1988-01-20 | 1988-01-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008472A JPH01184946A (ja) | 1988-01-20 | 1988-01-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184946A true JPH01184946A (ja) | 1989-07-24 |
Family
ID=11694062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008472A Pending JPH01184946A (ja) | 1988-01-20 | 1988-01-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236590A (ja) * | 1995-02-22 | 1996-09-13 | Nec Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5813677A (ja) * | 1981-07-20 | 1983-01-26 | Bridgestone Corp | 接着剤組成物 |
-
1988
- 1988-01-20 JP JP63008472A patent/JPH01184946A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5813677A (ja) * | 1981-07-20 | 1983-01-26 | Bridgestone Corp | 接着剤組成物 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236590A (ja) * | 1995-02-22 | 1996-09-13 | Nec Corp | 半導体集積回路 |
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