JPH07105447B2 - 伝送ゲート - Google Patents
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- JPH07105447B2 JPH07105447B2 JP63317105A JP31710588A JPH07105447B2 JP H07105447 B2 JPH07105447 B2 JP H07105447B2 JP 63317105 A JP63317105 A JP 63317105A JP 31710588 A JP31710588 A JP 31710588A JP H07105447 B2 JPH07105447 B2 JP H07105447B2
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- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、伝送ゲートに関し、特にMOS−ICのアナロ
グスイッチに使用される伝送ゲートに関する。
グスイッチに使用される伝送ゲートに関する。
（従来の技術） 以下、第４図および第５図を参照して、従来技術による
伝送ゲートについて説明する。
伝送ゲートについて説明する。
第４図は、従来の伝送ゲートの回路図である。この伝送
ゲートにおいて、これを構成するＰチャネルMOSFET41と
ＮチャネルMOSFET42のゲートには互いに逆相のゲート信
号φ、が供給されているので、φ＝VDDの時、どちら
か一方が必ずオンしている。この場合、このＰチャネル
MOSFET41とＮチャネルMOSFET42の合成抵抗はかなり低い
ため、入力端子43に印加される所定電圧をVSSからVDDま
での間の値とすると、入力端子43に印加された電圧と略
同値の電圧を出力端子44に伝えることができる。
ゲートにおいて、これを構成するＰチャネルMOSFET41と
ＮチャネルMOSFET42のゲートには互いに逆相のゲート信
号φ、が供給されているので、φ＝VDDの時、どちら
か一方が必ずオンしている。この場合、このＰチャネル
MOSFET41とＮチャネルMOSFET42の合成抵抗はかなり低い
ため、入力端子43に印加される所定電圧をVSSからVDDま
での間の値とすると、入力端子43に印加された電圧と略
同値の電圧を出力端子44に伝えることができる。
また、例えばゲート信号φ、により、ＰチャネルMOSF
ET41とＮチャネルMOSFET42の双方がオフしている場合、
このＰチャネルMOSFET41とＮチャネルMOSFET42の合成抵
抗はみかけ上、無限大となり、入力端子43に印加された
電圧を出力端子44に伝えることがない。これらの特徴よ
り、この伝送ゲートは、主としてMOS−ICのアナログス
イッチとして使用されている。
ET41とＮチャネルMOSFET42の双方がオフしている場合、
このＰチャネルMOSFET41とＮチャネルMOSFET42の合成抵
抗はみかけ上、無限大となり、入力端子43に印加された
電圧を出力端子44に伝えることがない。これらの特徴よ
り、この伝送ゲートは、主としてMOS−ICのアナログス
イッチとして使用されている。
第５図は、この伝送ゲートを構成する２つのMOSFETのう
ち、ＰチャネルMOSFET41の構造について示した断面図で
ある。
ち、ＰチャネルMOSFET41の構造について示した断面図で
ある。
第５図について、Ｐ型シリコン半導体基板51内にＮ型井
戸状領域52が形成され、このＮ型井戸状領域52内にはＰ
型のソース領域53とドレイン領域54、およびＮ型のサブ
領域55が形成されている。これらのうち、Ｐ型のソース
領域53とドレイン領域54の各々の領域に対し、第４図の
入力端子43に接続されるソース端子56、および出力端子
44に接続されるドレイン端子57が接続される。またＮ型
サブ領域55は、Ｎ型井戸状領域52に対し所定のバイアス
をかけるためのN+型領域である。井戸状領域52の上部に
は、図示しないゲート絶縁膜を介して、ゲート電極58が
形成されている。
戸状領域52が形成され、このＮ型井戸状領域52内にはＰ
型のソース領域53とドレイン領域54、およびＮ型のサブ
領域55が形成されている。これらのうち、Ｐ型のソース
領域53とドレイン領域54の各々の領域に対し、第４図の
入力端子43に接続されるソース端子56、および出力端子
44に接続されるドレイン端子57が接続される。またＮ型
サブ領域55は、Ｎ型井戸状領域52に対し所定のバイアス
をかけるためのN+型領域である。井戸状領域52の上部に
は、図示しないゲート絶縁膜を介して、ゲート電極58が
形成されている。
しかしなから、このような構成の伝送ゲートによれば、
ＰチャネルMOSFET41とＮチャネルMOSFET42の双方がオフ
している場合、即ち伝送ゲートがオフしている状態にお
いて、入力端子43に所定電圧（VSSからVDD）より、高い
電圧が加わると、例えばＰチャネル型MOSFETにおいて、
入力端子43から、第５図に示すソース端子56を介して井
戸状領域52との間に順方向バイアスがかかり、基板の電
位を変化させる。さらにこの井戸状領域52と出力端子57
の間には逆方向バイアスがかかることになるので、基板
51とドレイン端子44の間には空乏層59が広がる。この空
乏層59は、周知の如く高抵抗の領域で、電流は遮断され
て流れない。よって、キャパシタが形成された状態にな
る。（以下、これを空乏層キャパシタと呼ぶ。）この
時、伝送ゲートの入力端子43に交流的な信号、あるいは
ノイズがはいると、この空乏層キャパシタ59がカップリ
ングを起こし、ドレイン端子57を介して出力端子44の電
位を変化させてしまう。特にこの種の伝送ゲートは、MO
S−ICのアナログスイッチに用いられ、この伝送ゲート
を複数個、並列に接続し、ある所定の状態の時に、これ
らの中のどれか一つが選択されてオンし、他はオフする
というような用いられ方をする。従って、オフしている
はずの伝送ゲートにおいて、わずかな出力端子の電位変
化でも、この伝送ゲートを組込んでいる装置に重大な影
響をおよぼすことになる。
ＰチャネルMOSFET41とＮチャネルMOSFET42の双方がオフ
している場合、即ち伝送ゲートがオフしている状態にお
いて、入力端子43に所定電圧（VSSからVDD）より、高い
電圧が加わると、例えばＰチャネル型MOSFETにおいて、
入力端子43から、第５図に示すソース端子56を介して井
戸状領域52との間に順方向バイアスがかかり、基板の電
位を変化させる。さらにこの井戸状領域52と出力端子57
の間には逆方向バイアスがかかることになるので、基板
51とドレイン端子44の間には空乏層59が広がる。この空
乏層59は、周知の如く高抵抗の領域で、電流は遮断され
て流れない。よって、キャパシタが形成された状態にな
る。（以下、これを空乏層キャパシタと呼ぶ。）この
時、伝送ゲートの入力端子43に交流的な信号、あるいは
ノイズがはいると、この空乏層キャパシタ59がカップリ
ングを起こし、ドレイン端子57を介して出力端子44の電
位を変化させてしまう。特にこの種の伝送ゲートは、MO
S−ICのアナログスイッチに用いられ、この伝送ゲート
を複数個、並列に接続し、ある所定の状態の時に、これ
らの中のどれか一つが選択されてオンし、他はオフする
というような用いられ方をする。従って、オフしている
はずの伝送ゲートにおいて、わずかな出力端子の電位変
化でも、この伝送ゲートを組込んでいる装置に重大な影
響をおよぼすことになる。
（発明が解決しようとする課題） この発明は上記のような点に鑑み試されたもので、伝送
ゲートをオフしている時に、定格の範囲外の高い電圧が
入力端子に印加され、かつ交流的な信号、あるいはノイ
ズが入力端子に入力された場合において、この入力端子
の電圧の変動を出力端子に伝えない構造を有する伝送ゲ
ートを提供することを目的とする。
ゲートをオフしている時に、定格の範囲外の高い電圧が
入力端子に印加され、かつ交流的な信号、あるいはノイ
ズが入力端子に入力された場合において、この入力端子
の電圧の変動を出力端子に伝えない構造を有する伝送ゲ
ートを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による伝送ゲートにあっては、第１導電型の半
導体基板と、この基板中に互いに離隔して形成された第
２導電型の第１、第２のウェル領域と、第１のウェル領
域中に形成され、第１導電型の一方の半導体層にVSSか
らVDDまでの範囲外の電圧が入力された時、この一方の
半導体層と前記第１のウェル領域との間の第１のPN接合
が順方向にバイアスされ、第１導電型の他方の半導体層
と第１のウェル領域との間の第２のPN接合が逆方向にバ
イアスされる構成を有する第１のMOSFETと、前記第２の
ウェル領域中に形成され、第１導電型の一方の半導体層
にVSSからVDDまでの範囲外の電圧が入力された時、一方
の半導体層と第２のウェル領域との間の第３のPN接合が
順方向にバイアスされ、第１導電型の他方の半導体層と
前記第２のウェル領域との間の第４のPN接合が逆方向に
バイアスされる構造を有し、第１のMOSFETと同一導電型
の第２のMOSFETと、第１のMOSFETの一方の半導体層に接
続された入力端子と、第２のMOSFETの他方の半導体層に
接続された出力端子と、第１のMOSFETの他方の半導体層
と第２のMOSFETの一方の半導体層とを互いに接続する配
線とを具備する。そして、第１、第２のMOSFETがともに
オフしている時、入力端子に入力される、VSSからVDDま
での範囲外の電圧による交流的な電圧変動を、少なくと
も第１のPN接合、第１のウェル領域、配線および第３の
PN接合により、第２のウェル領域の電位が変化しない程
減衰させることで、出力端子へ伝わらないように構成し
たことを特徴としている。
導体基板と、この基板中に互いに離隔して形成された第
２導電型の第１、第２のウェル領域と、第１のウェル領
域中に形成され、第１導電型の一方の半導体層にVSSか
らVDDまでの範囲外の電圧が入力された時、この一方の
半導体層と前記第１のウェル領域との間の第１のPN接合
が順方向にバイアスされ、第１導電型の他方の半導体層
と第１のウェル領域との間の第２のPN接合が逆方向にバ
イアスされる構成を有する第１のMOSFETと、前記第２の
ウェル領域中に形成され、第１導電型の一方の半導体層
にVSSからVDDまでの範囲外の電圧が入力された時、一方
の半導体層と第２のウェル領域との間の第３のPN接合が
順方向にバイアスされ、第１導電型の他方の半導体層と
前記第２のウェル領域との間の第４のPN接合が逆方向に
バイアスされる構造を有し、第１のMOSFETと同一導電型
の第２のMOSFETと、第１のMOSFETの一方の半導体層に接
続された入力端子と、第２のMOSFETの他方の半導体層に
接続された出力端子と、第１のMOSFETの他方の半導体層
と第２のMOSFETの一方の半導体層とを互いに接続する配
線とを具備する。そして、第１、第２のMOSFETがともに
オフしている時、入力端子に入力される、VSSからVDDま
での範囲外の電圧による交流的な電圧変動を、少なくと
も第１のPN接合、第１のウェル領域、配線および第３の
PN接合により、第２のウェル領域の電位が変化しない程
減衰させることで、出力端子へ伝わらないように構成し
たことを特徴としている。
（作用） 上記構成の伝送ゲートによれば、第１、第２のMOSFETが
ともにオフし、かつその入力端子にVSSからVDDまでの範
囲外の電圧による交流的な電圧変動が入力された時、こ
の電圧が、第１のMOSFETの一方の半導体層と第１のウェ
ルとの間の第１のPN接合が順方向にバイアスされるの
で、この第１のPN接合を介して第１のウェル領域へ伝わ
る。まず、このPN接合で上記電圧が減衰される。さらに
第１のウェル領域と第１のMOSFETの他方の半導体層との
間の第２のPN接合が逆方向にバイアスされるので空乏層
が発生する。上記電圧はこの空乏層がカップリングを起
こすことにより、第１のMOSFETの他方の半導体層の電圧
を変動させる。変動した第１のMOSFETの他方の半導体層
の電圧は、配線を介して第２のMOSFETの一方の半導体層
に伝わるが、この電圧を、上記第１のPN接合、第１のウ
ェル領域、配線および第３のPN接合により、第２のウェ
ル領域の電位を変化させない程減衰させるように構成さ
れているので、第２のウェル領域の電位まで変化させな
い。
ともにオフし、かつその入力端子にVSSからVDDまでの範
囲外の電圧による交流的な電圧変動が入力された時、こ
の電圧が、第１のMOSFETの一方の半導体層と第１のウェ
ルとの間の第１のPN接合が順方向にバイアスされるの
で、この第１のPN接合を介して第１のウェル領域へ伝わ
る。まず、このPN接合で上記電圧が減衰される。さらに
第１のウェル領域と第１のMOSFETの他方の半導体層との
間の第２のPN接合が逆方向にバイアスされるので空乏層
が発生する。上記電圧はこの空乏層がカップリングを起
こすことにより、第１のMOSFETの他方の半導体層の電圧
を変動させる。変動した第１のMOSFETの他方の半導体層
の電圧は、配線を介して第２のMOSFETの一方の半導体層
に伝わるが、この電圧を、上記第１のPN接合、第１のウ
ェル領域、配線および第３のPN接合により、第２のウェ
ル領域の電位を変化させない程減衰させるように構成さ
れているので、第２のウェル領域の電位まで変化させな
い。
従って、第１、第２のMOSFETがともにオフしている時、
前記入力端子に、VSSからVDDまでの範囲外の電圧による
交流的な電圧変動が入力されたとしても、その電圧変動
は出力端子に伝わることがなくなる。
前記入力端子に、VSSからVDDまでの範囲外の電圧による
交流的な電圧変動が入力されたとしても、その電圧変動
は出力端子に伝わることがなくなる。
（実施例） 以下、第１図乃至第３図を参照してこの発明の実施例に
係わる伝送ゲートについて説明する。
係わる伝送ゲートについて説明する。
第１図は、この発明の一実施例に係わる伝送ゲートを構
成するMOSFETのうち、ＰチャネルMOSFET部分の構造を示
した断面図である。
成するMOSFETのうち、ＰチャネルMOSFET部分の構造を示
した断面図である。
第１図において、Ｐ型シリコン半導体基板11内に、基板
11とは反対導電型の互いに独立した第１のＮ型井戸状領
域12、および第２の井戸状領域13が形成されている。こ
こで、この２つのＮ型井戸状領域12、13の間隔は、１段
目のトランジスタと、２段目のトランジスタを電気的に
絶縁するために充分な間隔を必要とする。
11とは反対導電型の互いに独立した第１のＮ型井戸状領
域12、および第２の井戸状領域13が形成されている。こ
こで、この２つのＮ型井戸状領域12、13の間隔は、１段
目のトランジスタと、２段目のトランジスタを電気的に
絶縁するために充分な間隔を必要とする。
まず１段目のトランジスタ領域である第１のＮ型井戸状
領域12内にはＰ型のソース領域14とドレイン領域15、お
よびＮ型のサブ領域16が形成されている。これらの領域
のうちＰ型のソース領域14とドレイン領域15には、夫々
ソース端子17、およびドレイン端子18が接続されてい
る。ここで、ソース端子17は、伝送ゲートの入力端子に
接続される。またＮ型サブ領域16は、Ｎ型井戸状領域12
に対し所定のバイアスをかけるためのN+型領域である。
さらにＮ型井戸状領域12の上部には、図示しないゲート
絶縁膜を介して、ゲート電極19が形成されている。この
ゲート電極19は、ゲート端子20と接続されている。
領域12内にはＰ型のソース領域14とドレイン領域15、お
よびＮ型のサブ領域16が形成されている。これらの領域
のうちＰ型のソース領域14とドレイン領域15には、夫々
ソース端子17、およびドレイン端子18が接続されてい
る。ここで、ソース端子17は、伝送ゲートの入力端子に
接続される。またＮ型サブ領域16は、Ｎ型井戸状領域12
に対し所定のバイアスをかけるためのN+型領域である。
さらにＮ型井戸状領域12の上部には、図示しないゲート
絶縁膜を介して、ゲート電極19が形成されている。この
ゲート電極19は、ゲート端子20と接続されている。
次に２段目のトランジスタ領域である第２のＮ型井戸状
領域13内にはＰ型のソース領域21とドレイン領域22、お
よびＮ型のサブ領域23が形成されている。これらの領域
のうちＰ型のソース領域21とドレイン領域22には、夫々
ソース端子24、およびドレイン領域25が接続されてい
る。ここで、ソース端子24は、１段目のトランジスタ領
域のドレイン端子18に接続される。またドレイン端子25
は、伝送ゲートの出力端子に接続される。またＮ型サブ
領域23は、Ｎ型井戸状領域13に対し所定のバイアスをか
けるためのN+型領域である。さらにＮ型井戸状領域13の
上部には、図示しないゲート絶縁膜を介して、ゲート電
極26が形成されている。このゲート電極26は、ゲート端
子27に接続されている。さらにこのゲート端子27は、１
段目のトランジスタ領域のゲート端子20と接続されてい
る。
領域13内にはＰ型のソース領域21とドレイン領域22、お
よびＮ型のサブ領域23が形成されている。これらの領域
のうちＰ型のソース領域21とドレイン領域22には、夫々
ソース端子24、およびドレイン領域25が接続されてい
る。ここで、ソース端子24は、１段目のトランジスタ領
域のドレイン端子18に接続される。またドレイン端子25
は、伝送ゲートの出力端子に接続される。またＮ型サブ
領域23は、Ｎ型井戸状領域13に対し所定のバイアスをか
けるためのN+型領域である。さらにＮ型井戸状領域13の
上部には、図示しないゲート絶縁膜を介して、ゲート電
極26が形成されている。このゲート電極26は、ゲート端
子27に接続されている。さらにこのゲート端子27は、１
段目のトランジスタ領域のゲート端子20と接続されてい
る。
この実施例の伝送ゲートのＰチャネルMOSFETの動作とし
ては、伝送ゲートの入力端子が接続される１段目のトラ
ンジスタのソース端子17に信号が入力され、１段目のト
ランジスタのドレイン端子18にて出力し、これを２段目
のトランジスタのソース端子24に入力する。そして２段
目のトランジスタを介して、この伝送ゲートの出力端子
に接続される２段目のトランジスタのドレイン端子25に
て出力する。
ては、伝送ゲートの入力端子が接続される１段目のトラ
ンジスタのソース端子17に信号が入力され、１段目のト
ランジスタのドレイン端子18にて出力し、これを２段目
のトランジスタのソース端子24に入力する。そして２段
目のトランジスタを介して、この伝送ゲートの出力端子
に接続される２段目のトランジスタのドレイン端子25に
て出力する。
このような構成の伝送ゲートにあっては、この伝送ゲー
トのトランジスタがオフしている時に、伝送ゲートの入
力端子に接続されている１段目のトランジスタのソース
端子17に突発的な電圧変化等によって、所定電圧（VSS
からVDDまで）の電圧以上の高い電圧が印加された場
合、この１段目のトランジスタにおいては、ソース端子
17とＮ型井戸状領域12の間に順方向バイアスがかかり、
Ｎ型井戸状領域12の電位を変化させる。さらにこのＮ型
井戸状領域12の電位と、ドレイン端子18との間に逆方向
バイアスがかかることになるので、Ｎ型井戸状領域12
と、ドレイン端子18との間には空乏層キャパシタが形成
される。この時、伝送ゲートの入力端子に交流的な信
号、あるいはノイズが入ると、空乏層キャパシタがカッ
プリングを起こし、ドレイン端子18の電位を変化させ
る。そしてこの電位の変化は、２段目のトランジスタの
ソース端子24に伝わる。しかしながら、この電位は２段
目のトランジスタの基板の電位を変化させることができ
ない程、減衰しているため、２段目のトランジスタの基
板の電位は変化しない。このことから、２段目のトラン
ジスタのドレイン端子25の電位は変化することがない。
よって、伝送ゲートがオフしている時に、この入力端子
において、所定電圧VSSからVDDまでの範囲外の高い電圧
が印加され、かつ交流的な信号、あるいはノイズが入力
された場合でも、出力端子には、入力端子の電圧変動を
伝えることがない伝送ゲートが可能となる。また、図示
しないＮチャネル型トランジスタにおいても、同様に２
つの伝送ゲートを直列に接続することで、同様の作用が
得られ、２段目のドレイン端子に伝送ゲートの入力端子
の電圧変化を伝えることない。従って、入力端子の所定
の電圧VSSからVDDを超える電圧が印加され、かつ交流的
な信号、あるいはノイズが入力されても、この入力端子
の電圧変化を出力端子に伝えることがない信頼性の高い
伝送ゲートが可能となる。
トのトランジスタがオフしている時に、伝送ゲートの入
力端子に接続されている１段目のトランジスタのソース
端子17に突発的な電圧変化等によって、所定電圧（VSS
からVDDまで）の電圧以上の高い電圧が印加された場
合、この１段目のトランジスタにおいては、ソース端子
17とＮ型井戸状領域12の間に順方向バイアスがかかり、
Ｎ型井戸状領域12の電位を変化させる。さらにこのＮ型
井戸状領域12の電位と、ドレイン端子18との間に逆方向
バイアスがかかることになるので、Ｎ型井戸状領域12
と、ドレイン端子18との間には空乏層キャパシタが形成
される。この時、伝送ゲートの入力端子に交流的な信
号、あるいはノイズが入ると、空乏層キャパシタがカッ
プリングを起こし、ドレイン端子18の電位を変化させ
る。そしてこの電位の変化は、２段目のトランジスタの
ソース端子24に伝わる。しかしながら、この電位は２段
目のトランジスタの基板の電位を変化させることができ
ない程、減衰しているため、２段目のトランジスタの基
板の電位は変化しない。このことから、２段目のトラン
ジスタのドレイン端子25の電位は変化することがない。
よって、伝送ゲートがオフしている時に、この入力端子
において、所定電圧VSSからVDDまでの範囲外の高い電圧
が印加され、かつ交流的な信号、あるいはノイズが入力
された場合でも、出力端子には、入力端子の電圧変動を
伝えることがない伝送ゲートが可能となる。また、図示
しないＮチャネル型トランジスタにおいても、同様に２
つの伝送ゲートを直列に接続することで、同様の作用が
得られ、２段目のドレイン端子に伝送ゲートの入力端子
の電圧変化を伝えることない。従って、入力端子の所定
の電圧VSSからVDDを超える電圧が印加され、かつ交流的
な信号、あるいはノイズが入力されても、この入力端子
の電圧変化を出力端子に伝えることがない信頼性の高い
伝送ゲートが可能となる。
第２図は、この発明の実施例に係わる伝送ゲートの回路
図である。
図である。
まずＰチャネルMOSFET31、32が直列接続され、各々のゲ
ートは、ノード33において、一つに結合されている。ま
たＮチャネル型MOSFET34、35も同様に、直列接続され、
各々のゲートは、ノード36において、一つに結合されて
いる。さらにＰチャネルMOSFET31、ＮチャネルMOSFET34
のソースは、ノード37において、一つに結合され、入力
端子38に接続されている。またＰチャネルMOSFET32、Ｎ
チャネルMOSFET35のドレインは、ノード39において、一
つに結合され、出力端子40に接続されている。
ートは、ノード33において、一つに結合されている。ま
たＮチャネル型MOSFET34、35も同様に、直列接続され、
各々のゲートは、ノード36において、一つに結合されて
いる。さらにＰチャネルMOSFET31、ＮチャネルMOSFET34
のソースは、ノード37において、一つに結合され、入力
端子38に接続されている。またＰチャネルMOSFET32、Ｎ
チャネルMOSFET35のドレインは、ノード39において、一
つに結合され、出力端子40に接続されている。
この伝送ゲートの動作は、この伝送ゲートに高い電圧の
信号が提供された場合、即ち、論理レベルで“1"の信号
φによって、ＮチャネルMOSFET34、35がオンし、Ｐチャ
ネルMOSFET31、32がオフする。反対に伝送ゲートに低い
電圧の信号が供給された場合、即ち、論理レベルで“0"
の信号φによって、この時は、ＰチャネルMOSFET31、32
がオンし、ＮチャネルMOSFET34、35がオフする。よっ
て、どちらか一方の直列接続されているMOSFET31、32も
しくは34、35が導通しているので、伝送ゲートはオンし
ている。また伝送ゲートに何等の信号が供給されない場
合は、この伝送ゲート自体、オフする。
信号が提供された場合、即ち、論理レベルで“1"の信号
φによって、ＮチャネルMOSFET34、35がオンし、Ｐチャ
ネルMOSFET31、32がオフする。反対に伝送ゲートに低い
電圧の信号が供給された場合、即ち、論理レベルで“0"
の信号φによって、この時は、ＰチャネルMOSFET31、32
がオンし、ＮチャネルMOSFET34、35がオフする。よっ
て、どちらか一方の直列接続されているMOSFET31、32も
しくは34、35が導通しているので、伝送ゲートはオンし
ている。また伝送ゲートに何等の信号が供給されない場
合は、この伝送ゲート自体、オフする。
この種の伝送ゲートの用途は、従来同様、主にMOS−IC
のアナログスイッチに用いられ、この伝送ゲートを複数
個、並列に接続し、ある所定の状態の時に、これらの中
のどれか一つが選択されてオンし、他はオフするという
ような用いられ方をする。
のアナログスイッチに用いられ、この伝送ゲートを複数
個、並列に接続し、ある所定の状態の時に、これらの中
のどれか一つが選択されてオンし、他はオフするという
ような用いられ方をする。
次に、この実施例の変形例を第３図を参照して説明す
る。
る。
第３図は、上記実施例の伝送ゲートを構成するMOSFET領
域の構造について改良した装置の平面図である。図にお
いて、第１図と対応する部分は、同一符号を付してあ
る。
域の構造について改良した装置の平面図である。図にお
いて、第１図と対応する部分は、同一符号を付してあ
る。
第３図について、Ｐ型シリコン半導体基板11内に、基板
11とは反対導伝型の互いに独立した第１のＮ型井戸状領
域12、および第２の井戸状領域13が形成されている。１
段目のトランジスタ領域である第１のＮ型井戸状領域12
内にはＰ型のソース領域14とＰ型ドレイン領域15、およ
びＮ型のサブ領域16が形成されている。さらにこれらの
領域の上部には、図示しないゲート絶縁膜を介して、ゲ
ート電極19が形成されている。
11とは反対導伝型の互いに独立した第１のＮ型井戸状領
域12、および第２の井戸状領域13が形成されている。１
段目のトランジスタ領域である第１のＮ型井戸状領域12
内にはＰ型のソース領域14とＰ型ドレイン領域15、およ
びＮ型のサブ領域16が形成されている。さらにこれらの
領域の上部には、図示しないゲート絶縁膜を介して、ゲ
ート電極19が形成されている。
一方、２段目のトランジスタ領域である第２のＮ型井戸
状領域13内には１段目のトランジスタ領域同様、Ｐ型の
ソース領域21とドレイン領域22、およびＮ型サブ領域23
が形成されている。さらにこれらの領域の上部には、図
示しないゲート絶縁膜を介して、ゲート電極26が形成さ
れている。ここで、上記実施例同様、１段目のトランジ
スタ領域のドレイン領域15と、２段目のトランジスタ領
域のソース領域21は、夫々図示しないドレイン端子、ソ
ース端子を介して接続されている。またゲート電極19と
26も図示しないゲート端子を介して、接続されている。
さらにこの変形例では、１段目のトランジスタ領域、即
ち、Ｎ型井戸状領域12と、２段目のトランジスタ領域、
即ち、Ｎ型井戸状領域13との間の基板11内に、基板11と
同じ導電体型のP+型拡散層28を設け、これを、例えば電
圧VSSにより、基板11をバイアスしている。したがっ
て、Ｎ型井戸状領域12、13と、基板11が同電位となるこ
とにより、リーク電流の発生の可能性を低減させる。ま
た高濃度のN+型拡散層をＰ型領域の間に介在させること
により、このＰ型領域間の距離を見掛け上、充分に離し
たことと同じことになり、１段目、２段目のトランジス
タの距離を縮めることが可能となる。よって、この変形
例を装置に適用することにより、一層、微細な高信頼性
の伝送ゲートが供給される。
状領域13内には１段目のトランジスタ領域同様、Ｐ型の
ソース領域21とドレイン領域22、およびＮ型サブ領域23
が形成されている。さらにこれらの領域の上部には、図
示しないゲート絶縁膜を介して、ゲート電極26が形成さ
れている。ここで、上記実施例同様、１段目のトランジ
スタ領域のドレイン領域15と、２段目のトランジスタ領
域のソース領域21は、夫々図示しないドレイン端子、ソ
ース端子を介して接続されている。またゲート電極19と
26も図示しないゲート端子を介して、接続されている。
さらにこの変形例では、１段目のトランジスタ領域、即
ち、Ｎ型井戸状領域12と、２段目のトランジスタ領域、
即ち、Ｎ型井戸状領域13との間の基板11内に、基板11と
同じ導電体型のP+型拡散層28を設け、これを、例えば電
圧VSSにより、基板11をバイアスしている。したがっ
て、Ｎ型井戸状領域12、13と、基板11が同電位となるこ
とにより、リーク電流の発生の可能性を低減させる。ま
た高濃度のN+型拡散層をＰ型領域の間に介在させること
により、このＰ型領域間の距離を見掛け上、充分に離し
たことと同じことになり、１段目、２段目のトランジス
タの距離を縮めることが可能となる。よって、この変形
例を装置に適用することにより、一層、微細な高信頼性
の伝送ゲートが供給される。
［発明の効果］ 以上説明したようにこの発明によれば、伝送ゲートがオ
フしている時に、この伝送ゲートの入力端子に定格の電
圧以上の高い電圧が印加され、かつ交流的な信号、ある
いはノイズが入力された場合でも、入力端子の電圧変動
を出力端子に伝えることがない。よって、信頼性の高い
伝送ゲートを提供できる。特にこの種の伝送ゲートの特
徴から、アナログスイッチに最適である、誤動作の可能
性が非常に少ない高信頼性の伝送ゲートが提供される。
フしている時に、この伝送ゲートの入力端子に定格の電
圧以上の高い電圧が印加され、かつ交流的な信号、ある
いはノイズが入力された場合でも、入力端子の電圧変動
を出力端子に伝えることがない。よって、信頼性の高い
伝送ゲートを提供できる。特にこの種の伝送ゲートの特
徴から、アナログスイッチに最適である、誤動作の可能
性が非常に少ない高信頼性の伝送ゲートが提供される。
第１図は、この発明の実施例に係わる伝送ゲートを構成
するMOSFETのうちＰチャネルMOSFETの構造を示す断面
図、第２図は、この発明の実施例に係わる伝送ゲートの
回路図、第３図は、この発明の実施例に係わる伝送ゲー
トの変形例を示す平面図、第４図は、従来技術による伝
送ゲートの回路図、第５図は、従来技術による伝送ゲー
トを構成するMOSFETのうちＰチャネルMOSFETの構造を示
す断面図である。 11……Ｐ型シリコン基板、12……１段目のトランジスタ
のＮ型井戸状領域、13……２段目のトランジスタのＮ型
井戸状領域、14……１段目のトランジスタのＰ型ソース
領域、15……１段目のトランジスタのＰ型ドレイン領
域、16……Ｎ型サブ領域、17……１段目のトランジスタ
のソース端子、18……１段目のトランジスタのドレイン
端子、19……１段目のトランジスタのゲート電極、20…
…１段目のトランジスタのゲート端子、21……２段目の
トランジスタのＰ型ソース領域、22……２段目のトラン
ジスタのＰ型ドレイン領域、23……Ｎ型サブ領域、24…
…２段目のトランジスタのソース端子、25……２段目の
トランジスタのドレイン端子、26……２段目のトランジ
スタのゲート電極、27……２段目のトランジスタのゲー
ト端子、28……P+型拡散層、31,32……ＰチャネルMOSFE
T、34,35……ＮチャネルMOSFET、38……入力端子、40…
…出力端子、41……Ｐチャネル型NOSFET、42……Ｎチャ
ネル型MOSFET、43……入力端子、44……出力端子、51…
…Ｐ型シリコン基板、52……Ｎ型井戸状領域、53……Ｐ
型ソース領域、54……Ｐ型ドレイン領域、55……Ｎ型サ
ブ領域、56……ソース端子、57……ドレイン端子、58…
…ゲート電極、59……空乏層キャパシタ。
するMOSFETのうちＰチャネルMOSFETの構造を示す断面
図、第２図は、この発明の実施例に係わる伝送ゲートの
回路図、第３図は、この発明の実施例に係わる伝送ゲー
トの変形例を示す平面図、第４図は、従来技術による伝
送ゲートの回路図、第５図は、従来技術による伝送ゲー
トを構成するMOSFETのうちＰチャネルMOSFETの構造を示
す断面図である。 11……Ｐ型シリコン基板、12……１段目のトランジスタ
のＮ型井戸状領域、13……２段目のトランジスタのＮ型
井戸状領域、14……１段目のトランジスタのＰ型ソース
領域、15……１段目のトランジスタのＰ型ドレイン領
域、16……Ｎ型サブ領域、17……１段目のトランジスタ
のソース端子、18……１段目のトランジスタのドレイン
端子、19……１段目のトランジスタのゲート電極、20…
…１段目のトランジスタのゲート端子、21……２段目の
トランジスタのＰ型ソース領域、22……２段目のトラン
ジスタのＰ型ドレイン領域、23……Ｎ型サブ領域、24…
…２段目のトランジスタのソース端子、25……２段目の
トランジスタのドレイン端子、26……２段目のトランジ
スタのゲート電極、27……２段目のトランジスタのゲー
ト端子、28……P+型拡散層、31,32……ＰチャネルMOSFE
T、34,35……ＮチャネルMOSFET、38……入力端子、40…
…出力端子、41……Ｐチャネル型NOSFET、42……Ｎチャ
ネル型MOSFET、43……入力端子、44……出力端子、51…
…Ｐ型シリコン基板、52……Ｎ型井戸状領域、53……Ｐ
型ソース領域、54……Ｐ型ドレイン領域、55……Ｎ型サ
ブ領域、56……ソース端子、57……ドレイン端子、58…
…ゲート電極、59……空乏層キャパシタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 美紀 岩手県北上市北工業団地６―６ 岩手東芝 エレクトロニクス株式会社内 (56)参考文献 特開 昭59−186411（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型の半導体基板と、 前記基板中に互いに離隔して形成された第２導電型の第
１、第２のウェル領域と、 前記第１のウェル領域中に形成され、第１導電型の一方
の半導体層にVSSからVDDまでの範囲外の電圧が入力され
た時、前記一方の半導体層と前記第１のウェル領域との
間の第１のPN接合が順方向にバイアスされ、第１導電型
の他方の半導体層と前記第１のウェル領域との間の第２
のPN接合が逆方向にバイアスされる構造を有する第１の
MOSFETと、 前記第２のウェル領域中に形成され、第１導電型の一方
の半導体層にVSSからVDDまでの範囲外の電圧が入力され
た時、前記一方の半導体層と前記第２のウェル領域との
間の第３のPN接合が順方向にバイアスされ、第１導電型
の他方の半導体層と前記第２のウェル領域との間の第４
のPN接合が逆方向にバイアスされる構造を有する、前記
第１のMOSFETと同一導電型の第２のMOSFETと、 前記第１のMOSFETの一方の半導体層に接続された入力端
子と、 前記第２のMOSFETの他方の半導体層に接続された出力端
子と、 前記第１のMOSFETの他方の半導体層と前記第２のMOSFET
の一方の半導体層とを互いに接続する配線とを具備し、 前記第１、第２のMOSFETがともにオフしている時、前記
入力端子に入力される、VSSからVDDまでの範囲外の電圧
による交流的な電圧変動を、少なくとも前記第１のPN接
合、前記第１のウェル領域、前記配線および前記第３の
PN接合により、前記第２のウェル領域の電位が変化しな
い程減衰させることで、前記出力端子へ伝わらないよう
に構成したことを特徴とする伝送ゲート。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317105A JPH07105447B2 (ja) | 1988-12-15 | 1988-12-15 | 伝送ゲート |
| US07/447,063 US5023688A (en) | 1988-12-15 | 1989-12-07 | Transfer gate with the improved cut-off characteristic |
| KR1019890018368A KR930003557B1 (ko) | 1988-12-15 | 1989-12-12 | 전송게이트 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317105A JPH07105447B2 (ja) | 1988-12-15 | 1988-12-15 | 伝送ゲート |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02161769A JPH02161769A (ja) | 1990-06-21 |
| JPH07105447B2 true JPH07105447B2 (ja) | 1995-11-13 |
Family
ID=18084497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63317105A Expired - Fee Related JPH07105447B2 (ja) | 1988-12-15 | 1988-12-15 | 伝送ゲート |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5023688A (ja) |
| JP (1) | JPH07105447B2 (ja) |
| KR (1) | KR930003557B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008123642A (ja) * | 2006-11-15 | 2008-05-29 | Samsung Electronics Co Ltd | 負電位モニターパッド制御回路及びそれを備えた不揮発性メモリ |
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