JP3175758B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、１００Ｖを超える
様な高圧系回路と１０Ｖ以下の信号処理用の低圧系回路
が混在する技術分野において利用され得る半導体装置に
関するものである。
様な高圧系回路と１０Ｖ以下の信号処理用の低圧系回路
が混在する技術分野において利用され得る半導体装置に
関するものである。
【０００２】
【従来の技術】２００Ｖ程度以上の高電圧を抵抗素子で
分圧させ、基準電圧として取り出す場合、その抵抗素子
は、集積回路を形成させている半導体基板上には形成で
きず、個別の抵抗素子部品によってなされていた。以
下、図４を参照して、従来の構成について説明する。破
線６１は単一の半導体基板で形成されている半導体集積
回路である。半導体集積回路６１には、５Ｖ系のＣＭＯ
Ｓインバータ回路、すなわち、ＶDD＝５Ｖの高電位側電
源線２とＶSS＝０Ｖの高電位側電源線４の間にＮチャネ
ル絶縁ゲート型電界効果トランジスタ（以下ＮＭＯＳと
称す）１２とＰチャネル絶縁ゲート型電界効果トランジ
スタ（以下ＰＭＯＳと称す）１１が図４に示すように、
それぞれのドレイン電極、ゲート電極、ソース電極が接
続されている。また、インバータの入力部には、ダイオ
ード９，１０が接続されている。
分圧させ、基準電圧として取り出す場合、その抵抗素子
は、集積回路を形成させている半導体基板上には形成で
きず、個別の抵抗素子部品によってなされていた。以
下、図４を参照して、従来の構成について説明する。破
線６１は単一の半導体基板で形成されている半導体集積
回路である。半導体集積回路６１には、５Ｖ系のＣＭＯ
Ｓインバータ回路、すなわち、ＶDD＝５Ｖの高電位側電
源線２とＶSS＝０Ｖの高電位側電源線４の間にＮチャネ
ル絶縁ゲート型電界効果トランジスタ（以下ＮＭＯＳと
称す）１２とＰチャネル絶縁ゲート型電界効果トランジ
スタ（以下ＰＭＯＳと称す）１１が図４に示すように、
それぞれのドレイン電極、ゲート電極、ソース電極が接
続されている。また、インバータの入力部には、ダイオ
ード９，１０が接続されている。
【０００３】一方、半導体集積回路１の外部にはＶHL＝
−２００Ｖの負極高圧電源線６６とＶHH＝０〜４００Ｖ
の高圧信号線６５とがあり、高圧信号線６５と負極高圧
電源線６６との間には、３００ｋΩの第１の外部抵抗素
子６７と、２００ｋΩの第２の外部抵抗素子６８が直列
に接続され、その接続点７３は、前述のインバータ回路
（ＰＭＯＳ１１とＮＭＯＳ１２で構成）へ半導体集積回
路６１の入力端子７４を介して入力される。信号線６５
の電圧ＶHHは０Ｖから４００Ｖまで変化するが、ＶHH＝
０〜３００Ｖにおいては、入力端子７４の電圧が０Ｖと
なり、インバータの出力３は５Ｖ、即ち、“Ｈ”の論理
状態となる。また、ＶHH＝３１３〜４００Ｖにおいて
は、入力端子７４の電圧が５Ｖとなり、インバータの出
力７３は０Ｖ、即ち、“Ｌ”の論理状態となる。このよ
うに、信号線６５の電圧を設定値との大小関係を比較
し、論理信号として出力している。
−２００Ｖの負極高圧電源線６６とＶHH＝０〜４００Ｖ
の高圧信号線６５とがあり、高圧信号線６５と負極高圧
電源線６６との間には、３００ｋΩの第１の外部抵抗素
子６７と、２００ｋΩの第２の外部抵抗素子６８が直列
に接続され、その接続点７３は、前述のインバータ回路
（ＰＭＯＳ１１とＮＭＯＳ１２で構成）へ半導体集積回
路６１の入力端子７４を介して入力される。信号線６５
の電圧ＶHHは０Ｖから４００Ｖまで変化するが、ＶHH＝
０〜３００Ｖにおいては、入力端子７４の電圧が０Ｖと
なり、インバータの出力３は５Ｖ、即ち、“Ｈ”の論理
状態となる。また、ＶHH＝３１３〜４００Ｖにおいて
は、入力端子７４の電圧が５Ｖとなり、インバータの出
力７３は０Ｖ、即ち、“Ｌ”の論理状態となる。このよ
うに、信号線６５の電圧を設定値との大小関係を比較
し、論理信号として出力している。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術の構成では、抵抗素子に１００Ｖ以上の大き
な電圧が印加される環境下、すなわち、１００Ｖを超え
る様な高圧系回路と１０Ｖ以下の信号処理用の低圧系回
路が混在する技術分野において利用され得る環境下にお
いては、半導体基板表面の絶縁耐量や電界に起因する信
頼性上の理由により、低電圧仕様の抵抗素子で通常行わ
れているような半導体基板表面の絶縁膜上に抵抗性の膜
を形成させるような構造が採用できない。
た従来技術の構成では、抵抗素子に１００Ｖ以上の大き
な電圧が印加される環境下、すなわち、１００Ｖを超え
る様な高圧系回路と１０Ｖ以下の信号処理用の低圧系回
路が混在する技術分野において利用され得る環境下にお
いては、半導体基板表面の絶縁耐量や電界に起因する信
頼性上の理由により、低電圧仕様の抵抗素子で通常行わ
れているような半導体基板表面の絶縁膜上に抵抗性の膜
を形成させるような構造が採用できない。
【０００５】そのため、抵抗素子は集積回路を形成させ
ている半導体基板上には形成せず、個別の抵抗素子部品
によってなされ、部品数の増大及びそれに伴う信頼性の
低下を招くという問題点が生ずる。
ている半導体基板上には形成せず、個別の抵抗素子部品
によってなされ、部品数の増大及びそれに伴う信頼性の
低下を招くという問題点が生ずる。
【０００６】本発明の目的は、高圧仕様の抵抗素子を、
表面の絶縁膜等の構造が低圧仕様となっている半導体集
積回路の半導体基板上に形成できる半導体装置を提供す
ることである。
表面の絶縁膜等の構造が低圧仕様となっている半導体集
積回路の半導体基板上に形成できる半導体装置を提供す
ることである。
【０００７】
【課題を解決するための手段】本発明によれば、半導体
基板の表面に絶縁膜が形成され、該絶縁膜上の第１の領
域には第１の抵抗素子、該絶縁膜上の第２の領域には第
２の抵抗素子が形成され、前記第１の抵抗素子と前記第
２の抵抗素子は配線により直列に接続された直列抵抗を
構成し、前記第１の抵抗素子の下部領域であって前記第
１の領域における半導体基板の表面には第１の拡散層が
形成され、前記第２の抵抗素子の下部領域であって該第
２の領域における半導体基板の表面には第２の拡散層が
形成され、前記第１の抵抗素子と前記第２の抵抗素子の
抵抗値の比、及び、前記第１の抵抗素子の直下に位置す
る前記第１の拡散層の電位を、前記絶縁膜中の電界強度
が、第１の領域及び第２の領域ともに前記絶縁膜の電界
破壊耐量に対し、1.5倍以上の余裕をもって低減させる
ように設定し、直列抵抗としての高耐圧化をはかること
を特徴とする半導体装置が得られる。
基板の表面に絶縁膜が形成され、該絶縁膜上の第１の領
域には第１の抵抗素子、該絶縁膜上の第２の領域には第
２の抵抗素子が形成され、前記第１の抵抗素子と前記第
２の抵抗素子は配線により直列に接続された直列抵抗を
構成し、前記第１の抵抗素子の下部領域であって前記第
１の領域における半導体基板の表面には第１の拡散層が
形成され、前記第２の抵抗素子の下部領域であって該第
２の領域における半導体基板の表面には第２の拡散層が
形成され、前記第１の抵抗素子と前記第２の抵抗素子の
抵抗値の比、及び、前記第１の抵抗素子の直下に位置す
る前記第１の拡散層の電位を、前記絶縁膜中の電界強度
が、第１の領域及び第２の領域ともに前記絶縁膜の電界
破壊耐量に対し、1.5倍以上の余裕をもって低減させる
ように設定し、直列抵抗としての高耐圧化をはかること
を特徴とする半導体装置が得られる。
【０００８】又、本発明によれば、半導体基板の表面に
絶縁膜が形成され該絶縁膜上の第１の領域には第１の抵
抗素子、該絶縁膜上の第２の領域には第２の抵抗素子が
形成され、前記第１の抵抗素子と前記第２の抵抗素子は
配線により直列に接続された直列抵抗を構成し、前記第
１の抵抗素子の下部領域には拡散層が形成されず、前記
第２の抵抗素子の下部領域であって該第２の領域におけ
る半導体基板の表面に拡散層が形成され、前記第１の抵
抗素子と前記第２の抵抗素子の抵抗値の比、及び、前記
第２の抵抗素子の直下に位置する拡散層の電位を、前記
絶縁膜中の電界強度が、第１の領域及び第２の領域とも
に前記絶縁膜の電界破壊耐量に対し、１．５倍以上の余
裕をもって低減させるように設定し、直列抵抗としての
高耐圧化をはかることを特徴とする半導体装置が得られ
る。
絶縁膜が形成され該絶縁膜上の第１の領域には第１の抵
抗素子、該絶縁膜上の第２の領域には第２の抵抗素子が
形成され、前記第１の抵抗素子と前記第２の抵抗素子は
配線により直列に接続された直列抵抗を構成し、前記第
１の抵抗素子の下部領域には拡散層が形成されず、前記
第２の抵抗素子の下部領域であって該第２の領域におけ
る半導体基板の表面に拡散層が形成され、前記第１の抵
抗素子と前記第２の抵抗素子の抵抗値の比、及び、前記
第２の抵抗素子の直下に位置する拡散層の電位を、前記
絶縁膜中の電界強度が、第１の領域及び第２の領域とも
に前記絶縁膜の電界破壊耐量に対し、１．５倍以上の余
裕をもって低減させるように設定し、直列抵抗としての
高耐圧化をはかることを特徴とする半導体装置が得られ
る。
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【作用】絶縁膜中には抵抗素子と半導体基板の電位差を
絶縁膜の厚さで割った値の電界が生じる。したがって、
前記抵抗素子と前記半導体基板の電位差が大きいほど、
また、絶縁膜が薄いほど絶縁膜中の電界は大きくなる。
抵抗素子に高電圧が印加されても絶縁膜中の電界の上昇
が、ある余裕をみて安全な値内に収まるよう、抵抗素子
の直下の半導体基板の拡散層の電位も最適に設定させる
ことで、絶縁層内が安全なレベルを超えて高電界になる
ことを回避できる。
絶縁膜の厚さで割った値の電界が生じる。したがって、
前記抵抗素子と前記半導体基板の電位差が大きいほど、
また、絶縁膜が薄いほど絶縁膜中の電界は大きくなる。
抵抗素子に高電圧が印加されても絶縁膜中の電界の上昇
が、ある余裕をみて安全な値内に収まるよう、抵抗素子
の直下の半導体基板の拡散層の電位も最適に設定させる
ことで、絶縁層内が安全なレベルを超えて高電界になる
ことを回避できる。
【００１４】この点に注目して、本発明は高電位となる
抵抗素子の直下の半導体基板の拡散層も同じ極性方向で
電圧を印加させることで、絶縁膜中の電界を低く抑える
ことを可能とした。
抵抗素子の直下の半導体基板の拡散層も同じ極性方向で
電圧を印加させることで、絶縁膜中の電界を低く抑える
ことを可能とした。
【００１５】
【発明の実施の形態】本発明の実施の形態について図１
を用いて説明する。図１は本発明に係る半導体装置の回
路構成図である。破線２１は単一の半導体基板で形成さ
れている半導体集積回路である。半導体集積回路２１は
上記した従来技術（図４参照）と同様に、５Ｖ系のＣＭ
ＯＳインバータ回路、すなわち、ＶDD＝５Ｖの高電位側
電源線２とＶSS＝０Ｖの高電位側電源線４の間にＮＭＯ
Ｓ１２とＰＭＯＳ１１が図１に示すように、それぞれの
ドレイン電極、ゲート電極、ソース電極が接続されてい
る。また、インバータの入力部には、ダイオード９，１
０が接続されている。ここまでは図４に示す従来技術と
同じであるが、本実施の形態においては、前述の従来技
術において、半導体装置の外部に構成されていた第１の
外部抵抗素子６７と第２の外部抵抗素子６８が、同一半
導体基板上に形成され、一つの半導体集積回路２１とな
っている点が異なる。
を用いて説明する。図１は本発明に係る半導体装置の回
路構成図である。破線２１は単一の半導体基板で形成さ
れている半導体集積回路である。半導体集積回路２１は
上記した従来技術（図４参照）と同様に、５Ｖ系のＣＭ
ＯＳインバータ回路、すなわち、ＶDD＝５Ｖの高電位側
電源線２とＶSS＝０Ｖの高電位側電源線４の間にＮＭＯ
Ｓ１２とＰＭＯＳ１１が図１に示すように、それぞれの
ドレイン電極、ゲート電極、ソース電極が接続されてい
る。また、インバータの入力部には、ダイオード９，１
０が接続されている。ここまでは図４に示す従来技術と
同じであるが、本実施の形態においては、前述の従来技
術において、半導体装置の外部に構成されていた第１の
外部抵抗素子６７と第２の外部抵抗素子６８が、同一半
導体基板上に形成され、一つの半導体集積回路２１とな
っている点が異なる。
【００１６】
【実施例】以下、本発明の第１の実施例について図２を
参照して説明する。図２は本発明に係る半導体装置に適
用される半導体基板の一実施例を示した断面図である。
抵抗率３０ΩｃｍのＰ型半導体基板３１上に抵抗率１０
ΩｃｍのＮ型エピタキシャル層３３を３５μｍ成長さ
せ、Ｐ型分離層３２によりＮ型エピタキシャル層３３は
島状に分離される。ＣＭＯＳインバータを構成するＰＭ
ＯＳ１１は５Ｖに電位が固定された低圧素子用の第１の
分離拡散層領域（Ｎ型エピタキシャル層の分離領域）４
１に形成される。ＣＭＯＳインバータを構成するＮＭＯ
Ｓ１２は、ＰＭＯＳ１１と同じ５Ｖに電位が固定された
第１の分離拡散層領域４１内に形成され、０Ｖに電位が
固定されたＰウェル拡散層４０内に形成される。３４は
Ｎ型高濃度拡散層であり、Ｎ型拡散層とオーミック接合
をとったり、ＮＭＯＳ１２のソース拡散層及びドレイン
拡散層として機能する。３５はＰ型高濃度拡散層であ
り、Ｐ型拡散層とオーミック接合をとったり、ＰＭＯＳ
１１のソース拡散層及びドレイン拡散層として機能す
る。
参照して説明する。図２は本発明に係る半導体装置に適
用される半導体基板の一実施例を示した断面図である。
抵抗率３０ΩｃｍのＰ型半導体基板３１上に抵抗率１０
ΩｃｍのＮ型エピタキシャル層３３を３５μｍ成長さ
せ、Ｐ型分離層３２によりＮ型エピタキシャル層３３は
島状に分離される。ＣＭＯＳインバータを構成するＰＭ
ＯＳ１１は５Ｖに電位が固定された低圧素子用の第１の
分離拡散層領域（Ｎ型エピタキシャル層の分離領域）４
１に形成される。ＣＭＯＳインバータを構成するＮＭＯ
Ｓ１２は、ＰＭＯＳ１１と同じ５Ｖに電位が固定された
第１の分離拡散層領域４１内に形成され、０Ｖに電位が
固定されたＰウェル拡散層４０内に形成される。３４は
Ｎ型高濃度拡散層であり、Ｎ型拡散層とオーミック接合
をとったり、ＮＭＯＳ１２のソース拡散層及びドレイン
拡散層として機能する。３５はＰ型高濃度拡散層であ
り、Ｐ型拡散層とオーミック接合をとったり、ＰＭＯＳ
１１のソース拡散層及びドレイン拡散層として機能す
る。
【００１７】半導体基板の表面には、選択的に厚さ０．
５μｍのフィールド酸化膜３６が形成され、さらにその
表面には、選択的にポリシリコン層（ボロンリンガラス
層等）３７が形成され、ＣＭＯＳインバータのゲート電
極３９や第１の内部抵抗素子２２や第２の内部抵抗素子
２３も形成される。尚、第１の内部抵抗素子２２は、そ
の電位が第２の内部抵抗素子２３の両端子のうち電位の
低い方の端子と同電位になるように配線接続することに
より給電された第１の内部抵抗素子２２用の第２の分離
拡散層領域（Ｎ型エピタキシャル層の分離領域）４２の
上部に位置するよう構成されている。
５μｍのフィールド酸化膜３６が形成され、さらにその
表面には、選択的にポリシリコン層（ボロンリンガラス
層等）３７が形成され、ＣＭＯＳインバータのゲート電
極３９や第１の内部抵抗素子２２や第２の内部抵抗素子
２３も形成される。尚、第１の内部抵抗素子２２は、そ
の電位が第２の内部抵抗素子２３の両端子のうち電位の
低い方の端子と同電位になるように配線接続することに
より給電された第１の内部抵抗素子２２用の第２の分離
拡散層領域（Ｎ型エピタキシャル層の分離領域）４２の
上部に位置するよう構成されている。
【００１８】又、第２の内部抵抗素子２３は電位が５Ｖ
の第１の分離拡散層領域４１の上部に位置するよう構成
されている。尚、Ｐ型半導体基板３１及び、Ｐ型絶縁層
３２は０Ｖに固定されている。
の第１の分離拡散層領域４１の上部に位置するよう構成
されている。尚、Ｐ型半導体基板３１及び、Ｐ型絶縁層
３２は０Ｖに固定されている。
【００１９】次に、本発明の第２の実施例について図３
を参照して説明する。図３は本発明に係る半導体装置に
適用される半導体基板の他の実施例を示した断面図であ
る。抵抗率３０ΩｃｍのＰ型半導体基板３１の表面の一
領域にＮウェル５２が形成され、Ｎウェル５２の表面に
は、ＣＭＯＳインバータを構成するＰＭＯＳ５３が構成
される。Ｐ型半導体基板３１の表面のＮウェル５２形成
領域を除く他の領域にはＣＭＯＳインバータを構成する
ＮＭＯＳ５４が構成される。Ｐ型半導体基板３１の表面
のさらに他の領域には高耐圧仕様Ｎウェル５１が形成さ
れる。３４はＮ型高濃度拡散層であり、Ｎ型拡散層とオ
ーミック接合をとったり、ＮＭＯＳ１２のソース拡散層
及びドレイン拡散層として機能する。３５はＰ型高濃度
拡散層であり、Ｐ型拡散層とオーミック接合をとった
り、ＰＭＯＳ１１のソース拡散層及びドレイン拡散層と
して機能する。
を参照して説明する。図３は本発明に係る半導体装置に
適用される半導体基板の他の実施例を示した断面図であ
る。抵抗率３０ΩｃｍのＰ型半導体基板３１の表面の一
領域にＮウェル５２が形成され、Ｎウェル５２の表面に
は、ＣＭＯＳインバータを構成するＰＭＯＳ５３が構成
される。Ｐ型半導体基板３１の表面のＮウェル５２形成
領域を除く他の領域にはＣＭＯＳインバータを構成する
ＮＭＯＳ５４が構成される。Ｐ型半導体基板３１の表面
のさらに他の領域には高耐圧仕様Ｎウェル５１が形成さ
れる。３４はＮ型高濃度拡散層であり、Ｎ型拡散層とオ
ーミック接合をとったり、ＮＭＯＳ１２のソース拡散層
及びドレイン拡散層として機能する。３５はＰ型高濃度
拡散層であり、Ｐ型拡散層とオーミック接合をとった
り、ＰＭＯＳ１１のソース拡散層及びドレイン拡散層と
して機能する。
【００２０】半導体基板３１の表面には選択的に厚さ
０．５μｍのフィールド酸化膜３６が形成される。フィ
ールド酸化膜３６の表面には選択的にポリシリコン層
（ボロンリンガラス層等）３７が形成されると共に、第
１の内部抵抗素子２２や第２の内部抵抗素子２３が形成
され、フィールド酸化膜３６によってＣＭＯＳインバー
タのゲート電極３９が覆われている。尚、第１の内部抵
抗素子２２は、電位が第１の内部抵抗素子２２の両端子
のいずれか一方の端子と同電位になるように配線接続す
ることにより給電された高耐圧仕様Ｎウェル５１の上部
に位置し、第２の内部抵抗素子２３は電位が０ＶのＰ型
半導体基板３１上で、何も拡散層が形成されていない領
域の上部に位置するよう構成されている。
０．５μｍのフィールド酸化膜３６が形成される。フィ
ールド酸化膜３６の表面には選択的にポリシリコン層
（ボロンリンガラス層等）３７が形成されると共に、第
１の内部抵抗素子２２や第２の内部抵抗素子２３が形成
され、フィールド酸化膜３６によってＣＭＯＳインバー
タのゲート電極３９が覆われている。尚、第１の内部抵
抗素子２２は、電位が第１の内部抵抗素子２２の両端子
のいずれか一方の端子と同電位になるように配線接続す
ることにより給電された高耐圧仕様Ｎウェル５１の上部
に位置し、第２の内部抵抗素子２３は電位が０ＶのＰ型
半導体基板３１上で、何も拡散層が形成されていない領
域の上部に位置するよう構成されている。
【００２１】
【発明の効果】通常、フィールド酸化膜上に製膜される
ポリシリコン等の抵抗性膜で抵抗素子を実現する場合、
フィールド酸化膜の許容される実用最高電界が数ＭＶ／
ｃｍ程度である。換言すれば、一般的なフィールド酸化
膜厚０．５μｍにおいては、抵抗素子と、その下の半導
体基板との電位差が２００Ｖ程度を超えられないことに
なる。このため、従来はこの電圧範囲を超えるような仕
様の抵抗素子は、半導体基板上には形成できず、外部に
個別抵抗素子を設けていた。
ポリシリコン等の抵抗性膜で抵抗素子を実現する場合、
フィールド酸化膜の許容される実用最高電界が数ＭＶ／
ｃｍ程度である。換言すれば、一般的なフィールド酸化
膜厚０．５μｍにおいては、抵抗素子と、その下の半導
体基板との電位差が２００Ｖ程度を超えられないことに
なる。このため、従来はこの電圧範囲を超えるような仕
様の抵抗素子は、半導体基板上には形成できず、外部に
個別抵抗素子を設けていた。
【００２２】本発明によれば、例えば電位０Ｖの半導体
基板の一部分に電位２００Ｖの拡散層領域を設けている
ので、半導体基板上の電位０Ｖの上には、従来と同様に
電位が、−２００Ｖ〜２００Ｖの抵抗素子が実現され
る。
基板の一部分に電位２００Ｖの拡散層領域を設けている
ので、半導体基板上の電位０Ｖの上には、従来と同様に
電位が、−２００Ｖ〜２００Ｖの抵抗素子が実現され
る。
【００２３】さらに半導体基板上の電位２００Ｖの拡散
層領域の上には電位が０Ｖ〜４００Ｖの抵抗素子が実現
でき、全体として、従来、−２００Ｖ〜２００Ｖの範囲
での抵抗素子しか半導体基板上に実現できなかったこと
に対し、その範囲を−２００Ｖ〜４００Ｖと広範囲にす
ることができる。
層領域の上には電位が０Ｖ〜４００Ｖの抵抗素子が実現
でき、全体として、従来、−２００Ｖ〜２００Ｖの範囲
での抵抗素子しか半導体基板上に実現できなかったこと
に対し、その範囲を−２００Ｖ〜４００Ｖと広範囲にす
ることができる。
【図１】本発明による半導体装置の構成を示した図であ
る。
る。
【図２】本発明を適用した接合分離方式による半導体基
板の断面図である。
板の断面図である。
【図３】本発明を適用した自己分離方式による半導体基
板の断面図である。
板の断面図である。
【図４】従来の半導体装置の構成を示した図である。
２ 高電位側電源線 ３ 任意インバータの出力 ４ 高電位側電源線 ９，１０ ダイオード １１ ＰＭＯＳ １２ ＮＭＯＳ ２１ 半導体集積回路 ２２ 第１の内部抵抗素子 ２３ 第２の内部抵抗素子 ２４ 第１の内部抵抗素子と第２の内部抵抗素子の接
続点 ２５ 高電圧信号入力端子 ２６ 負極高圧電源入力端子 ３１ Ｐ型半導体基板 ３２ Ｐ型分離層 ３３ Ｎ型エピタキシャル層 ３４ Ｎ型高濃度拡散層 ３５ Ｐ型高濃度拡散層 ３６ フィールド酸化膜 ３７ ボロンリンガラス層膜 ３８ アルミ配線層 ３９ ゲート電極 ４０ Ｐウェル拡散層 ４１ 第１の分離拡散層領域 ４２ 第２の分離拡散層領域 ５１ 高耐圧仕様Ｎウェル ５２ Ｎウェル ５３ ＰＭＯＳ ５４ ＮＭＯＳ
続点 ２５ 高電圧信号入力端子 ２６ 負極高圧電源入力端子 ３１ Ｐ型半導体基板 ３２ Ｐ型分離層 ３３ Ｎ型エピタキシャル層 ３４ Ｎ型高濃度拡散層 ３５ Ｐ型高濃度拡散層 ３６ フィールド酸化膜 ３７ ボロンリンガラス層膜 ３８ アルミ配線層 ３９ ゲート電極 ４０ Ｐウェル拡散層 ４１ 第１の分離拡散層領域 ４２ 第２の分離拡散層領域 ５１ 高耐圧仕様Ｎウェル ５２ Ｎウェル ５３ ＰＭＯＳ ５４ ＮＭＯＳ
Claims (2)
- 【請求項１】 半導体基板の表面に絶縁膜が形成され、 該絶縁膜上の第１の領域には第１の抵抗素子、該絶縁膜
上の第２の領域には第２の抵抗素子が形成され、 前記第１の抵抗素子と前記第２の抵抗素子は配線により
直列に接続された直列抵抗を構成し、 前記第１の抵抗素子の下部領域であって前記第１の領域
における半導体基板の表面には第１の拡散層が形成さ
れ、 前記第２の抵抗素子の下部領域であって該第２の領域に
おける半導体基板の表面には第２の拡散層が形成され、 前記第１の抵抗素子と前記第２の抵抗素子の抵抗値の
比、及び、前記第１の抵抗素子の直下に位置する前記第
１の拡散層の電位を、前記絶縁膜中の電界強度が、第１
の領域及び第２の領域ともに前記絶縁膜の電界破壊耐量
に対し、1.5倍以上の余裕をもって低減させるように設
定し、直列抵抗としての高耐圧化をはかることを特徴と
する半導体装置。 - 【請求項２】 半導体基板の表面に絶縁膜が形成され該
絶縁膜上の第１の領域には第１の抵抗素子、該絶縁膜上
の第２の領域には第２の抵抗素子が形成され、 前記第１の抵抗素子と前記第２の抵抗素子は配線により
直列に接続された直列抵抗を構成し、 前記第１の抵抗素子の下部領域には拡散層が形成され
ず、 前記第２の抵抗素子の下部領域であって該第２の領域に
おける半導体基板の表面に拡散層が形成され、 前記第１の抵抗素子と前記第２の抵抗素子の抵抗値の
比、及び、前記第２の抵抗素子の直下に位置する拡散層
の電位を、前記絶縁膜中の電界強度が、第１の領域及び
第２の領域ともに前記絶縁膜の電界破壊耐量に対し、1.
5倍以上の余裕をもって低減させるように設定し、直列
抵抗としての高耐圧化をはかることを特徴とする半導体
装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31785997A JP3175758B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31785997A JP3175758B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150234A JPH11150234A (ja) | 1999-06-02 |
| JP3175758B2 true JP3175758B2 (ja) | 2001-06-11 |
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ID=18092864
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31785997A Expired - Fee Related JP3175758B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3175758B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005142279A (ja) * | 2003-11-05 | 2005-06-02 | Ricoh Co Ltd | 抵抗体素子およびそれを用いた温度検出回路 |
| JP5343306B2 (ja) | 2006-03-24 | 2013-11-13 | 富士電機株式会社 | スイッチング電源用ｉｃおよびスイッチング電源 |
| JP5564749B2 (ja) | 2006-11-20 | 2014-08-06 | 富士電機株式会社 | 半導体装置、半導体集積回路、スイッチング電源用制御ｉｃおよびスイッチング電源装置 |
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-
1997
- 1997-11-19 JP JP31785997A patent/JP3175758B2/ja not_active Expired - Fee Related
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| JPH11150234A (ja) | 1999-06-02 |
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