JP3239869B2 - Ｌｓｉの内部論理判定回路 - Google Patents
Ｌｓｉの内部論理判定回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩの内部回路
論理判定に関し、特にレーザを用いて非接触・非破壊で
内部論理を判定するためのデバイス構造及びレイアウト
に関する。
論理判定に関し、特にレーザを用いて非接触・非破壊で
内部論理を判定するためのデバイス構造及びレイアウト
に関する。
【０００２】
【従来の技術】従来、レーザを用いてＬＳＩ内部の論理
状態を検証する方法として、任意の内部論理回路の出力
端子に接続されるトランジスタのドレイン部にレーザを
照射することにより論理検証を行う方法（以下、「第１
の方法」という）がある。この第１の方法の原理が、F.
J. Henley “logic failure Analysis of CMOS VLSI u
sing A Laser Probe”IEEE 1984 International Reliab
ility Physics Symposium pp.69-75 に紹介されてい
る。
状態を検証する方法として、任意の内部論理回路の出力
端子に接続されるトランジスタのドレイン部にレーザを
照射することにより論理検証を行う方法（以下、「第１
の方法」という）がある。この第１の方法の原理が、F.
J. Henley “logic failure Analysis of CMOS VLSI u
sing A Laser Probe”IEEE 1984 International Reliab
ility Physics Symposium pp.69-75 に紹介されてい
る。
【０００３】図１３は、ｐ型ＬＳＩ基板（Ｐ−Ｓｕｂ）
上に形成されたインバータ回路を例にとって、その原理
を説明するための図である。インバータ回路は、図１３
（Ａ）の回路図及び図１３（Ｂ）の断面構造図に示すよ
うに、Ｐチャネルトランジスタ（以下、「Ｐｃｈ−Ｔ
ｒ」と記す）とＮチャネルトランジスタ（以下、「Ｎｃ
ｈ−Ｔｒ」と記す）が直列に接続されることにより構成
されている。Ｐｃｈ−Ｔｒのソース電極はＶＤＤ（最高
電位）に、Ｎｃｈ−Ｔｒのソース電極はＧＮＤ（最低電
位）にそれぞれ接続されている。また、Ｐｃｈ−Ｔｒの
ドレインとＮｃｈ−Ｔｒのドレインは接続され、該接続
点から出力端子Ｏｕｔが引き出されている。同様に、Ｐ
ｃｈ−Ｔｒのゲート電極とＮｃｈ−Ｔｒのゲート電極は
接続され、該接続点から入力端子Ｉｎが引き出されてい
る。
上に形成されたインバータ回路を例にとって、その原理
を説明するための図である。インバータ回路は、図１３
（Ａ）の回路図及び図１３（Ｂ）の断面構造図に示すよ
うに、Ｐチャネルトランジスタ（以下、「Ｐｃｈ−Ｔ
ｒ」と記す）とＮチャネルトランジスタ（以下、「Ｎｃ
ｈ−Ｔｒ」と記す）が直列に接続されることにより構成
されている。Ｐｃｈ−Ｔｒのソース電極はＶＤＤ（最高
電位）に、Ｎｃｈ−Ｔｒのソース電極はＧＮＤ（最低電
位）にそれぞれ接続されている。また、Ｐｃｈ−Ｔｒの
ドレインとＮｃｈ−Ｔｒのドレインは接続され、該接続
点から出力端子Ｏｕｔが引き出されている。同様に、Ｐ
ｃｈ−Ｔｒのゲート電極とＮｃｈ−Ｔｒのゲート電極は
接続され、該接続点から入力端子Ｉｎが引き出されてい
る。
【０００４】この原理では、レーザ光として、ＰＮ接合
を励起させるに十分なエネルギーを有するＹＡＧ（波長
１．０６ｕｍ）が一般に使用される。
を励起させるに十分なエネルギーを有するＹＡＧ（波長
１．０６ｕｍ）が一般に使用される。
【０００５】図１４はインバータ回路の入力端子Ｉｎに
高レベル電圧Ｈが印加された時のレーザ照射による論理
判定動作を説明するための図である。この場合、入力端
子Ｉｎに高レベル電圧Ｈが印加されるとＰｃｈ−Ｔｒは
オフになり、Ｎｃｈ−Ｔｒはオンになって出力端子Ｏｕ
ｔに低レベル電位Ｌが現れる。その状態でＮｃｈ−Ｔｒ
のドレイン部にレーザが照射されると、ドレイン部を中
心に電子−正孔対が発生し、電子はオンになっているＮ
ｃｈ−Ｔｒのチャネル部を介してソース電極へ、正孔は
ｐ型ＬＳＩ基板Ｐ−Ｓｕｂを逆バイアスしているＧＮＤ
電極へ流れる。そしてＧＮＤ電極において励起された電
子と正孔が再結合を起こすため、励起による電流（以
下、「Ｉｐｈ」と称する）は検出されない。
高レベル電圧Ｈが印加された時のレーザ照射による論理
判定動作を説明するための図である。この場合、入力端
子Ｉｎに高レベル電圧Ｈが印加されるとＰｃｈ−Ｔｒは
オフになり、Ｎｃｈ−Ｔｒはオンになって出力端子Ｏｕ
ｔに低レベル電位Ｌが現れる。その状態でＮｃｈ−Ｔｒ
のドレイン部にレーザが照射されると、ドレイン部を中
心に電子−正孔対が発生し、電子はオンになっているＮ
ｃｈ−Ｔｒのチャネル部を介してソース電極へ、正孔は
ｐ型ＬＳＩ基板Ｐ−Ｓｕｂを逆バイアスしているＧＮＤ
電極へ流れる。そしてＧＮＤ電極において励起された電
子と正孔が再結合を起こすため、励起による電流（以
下、「Ｉｐｈ」と称する）は検出されない。
【０００６】図１５はインバータ回路の入力端子Ｉｎに
低レベル電圧Ｌが印加された時のレーザ照射による論理
判定動作を説明するための図である。この場合、入力端
子に低レベル電圧Ｌが印加されるとＰｃｈ−Ｔｒはオン
になり、Ｎｃｈ−Ｔｒはオフになって出力端子Ｏｕｔに
高レベル電位Ｈが現れる。その状態でＮｃｈ−Ｔｒのド
レイン部にレーザが照射されると、ドレイン部を中心に
電子−正孔対が発生し、電子はオンになっているＰｃｈ
−Ｔｒのチャネル部を介してＶＤＤが印加されているソ
ース電極へ、正孔はｐ型ＬＳＩ基板Ｐ−Ｓｕｂを逆バイ
アスしているＧＮＤ電極へ流れる。従って、励起された
電子と正孔は各々が逆電極側へ流れるため、微少なＩｐ
ｈが流れる。
低レベル電圧Ｌが印加された時のレーザ照射による論理
判定動作を説明するための図である。この場合、入力端
子に低レベル電圧Ｌが印加されるとＰｃｈ−Ｔｒはオン
になり、Ｎｃｈ−Ｔｒはオフになって出力端子Ｏｕｔに
高レベル電位Ｈが現れる。その状態でＮｃｈ−Ｔｒのド
レイン部にレーザが照射されると、ドレイン部を中心に
電子−正孔対が発生し、電子はオンになっているＰｃｈ
−Ｔｒのチャネル部を介してＶＤＤが印加されているソ
ース電極へ、正孔はｐ型ＬＳＩ基板Ｐ−Ｓｕｂを逆バイ
アスしているＧＮＤ電極へ流れる。従って、励起された
電子と正孔は各々が逆電極側へ流れるため、微少なＩｐ
ｈが流れる。
【０００７】このような微小なＩｐｈ値の発生を有無を
検出することにより、インバータ回路から出力される論
理レベルを検出できる。即ち、Ｉｐｈが発生しなけれ
ば、インバータ回路の出力は低レベル論理であり、発生
すればインバータ回路の出力は高レベル論理であると判
断される。一般に上述したＩｐｈは、電源とＬＳＩの電
極間に微小感度に反応する電流計を挿入することにより
検出が可能である。
検出することにより、インバータ回路から出力される論
理レベルを検出できる。即ち、Ｉｐｈが発生しなけれ
ば、インバータ回路の出力は低レベル論理であり、発生
すればインバータ回路の出力は高レベル論理であると判
断される。一般に上述したＩｐｈは、電源とＬＳＩの電
極間に微小感度に反応する電流計を挿入することにより
検出が可能である。
【０００８】また、レーザを用いてＬＳＩ内部の論理状
態を検証する第２の方法が、特開平５−２１７３９号公
報の“半導体集積回路”に開示されている。この第２の
方法では、任意の内部論理回路の出力端子と次の内部論
理回路の入力端子とを接続する配線を、電気的に独立し
た、ＬＳＩ基板とは逆不純物で形成された領域と電気的
に導通させ、その領域にレーザを照射させることにより
論理検証が行われる。
態を検証する第２の方法が、特開平５−２１７３９号公
報の“半導体集積回路”に開示されている。この第２の
方法では、任意の内部論理回路の出力端子と次の内部論
理回路の入力端子とを接続する配線を、電気的に独立し
た、ＬＳＩ基板とは逆不純物で形成された領域と電気的
に導通させ、その領域にレーザを照射させることにより
論理検証が行われる。
【０００９】以下、この第２の方法について、図１６を
参照しながら、ｐ型ＬＳＩ基板上に形成されたインバー
タ回路を例に挙げて説明する。この例はインバータ回路
とその出力配線が基板上に設けられたＮ型不純物領域と
導通した構成となっている例である。即ち、インバータ
回路は、Ｐｃｈ−ＴｒとＮｃｈ−Ｔｒが直列に接続され
ることにより構成されている。Ｐｃｈ−Ｔｒのソース電
極はＶＤＤ（最高電位）にＮｃｈ−Ｔｒのソース電極は
ＧＮＤ（最低電位）にそれぞれ接続されている。、ま
た、Ｐｃｈ−Ｔｒのゲート電極とＮｃｈ−Ｔｒのゲート
電極は接続され、該接続点から入力端子が引き出されて
いる。同様に、Ｐｃｈ−Ｔｒのドレイン部とＮｃｈ−Ｔ
ｒのドレイン部は接続され、該接続点から出力端子が引
き出されている。この出力端子から引き出された出力配
線は、基板上に設けられたＮ型不純物領域と導通した構
成となっている。
参照しながら、ｐ型ＬＳＩ基板上に形成されたインバー
タ回路を例に挙げて説明する。この例はインバータ回路
とその出力配線が基板上に設けられたＮ型不純物領域と
導通した構成となっている例である。即ち、インバータ
回路は、Ｐｃｈ−ＴｒとＮｃｈ−Ｔｒが直列に接続され
ることにより構成されている。Ｐｃｈ−Ｔｒのソース電
極はＶＤＤ（最高電位）にＮｃｈ−Ｔｒのソース電極は
ＧＮＤ（最低電位）にそれぞれ接続されている。、ま
た、Ｐｃｈ−Ｔｒのゲート電極とＮｃｈ−Ｔｒのゲート
電極は接続され、該接続点から入力端子が引き出されて
いる。同様に、Ｐｃｈ−Ｔｒのドレイン部とＮｃｈ−Ｔ
ｒのドレイン部は接続され、該接続点から出力端子が引
き出されている。この出力端子から引き出された出力配
線は、基板上に設けられたＮ型不純物領域と導通した構
成となっている。
【００１０】図１７はインバータ回路の入力端子Ｉｎに
高レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。この場合、入力端子
Ｉｎに高レベル電圧Ｈが印加されるとＰｃｈ−Ｔｒはオ
フになり、Ｎｃｈ−Ｔｒはオンになって出力端子Ｏｕｔ
に低レベル電位Ｌが現れる。その状態で出力配線が基板
上に設けられたＮ型不純物領域にレーザが照射される
と、該Ｎ型不純物領域に電子−正孔対が発生し、電子は
配線を介してオンになっているＮｃｈ−Ｔｒのチャネル
部を介してソース電極へ、正孔はｐ型ＬＳＩ基板を逆バ
イアスしているＧＮＤ電極へ流れる。そしてＧＮＤ電極
にて励起された電子と正孔が再結合を起こすため、Ｉｐ
ｈは検出されない。
高レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。この場合、入力端子
Ｉｎに高レベル電圧Ｈが印加されるとＰｃｈ−Ｔｒはオ
フになり、Ｎｃｈ−Ｔｒはオンになって出力端子Ｏｕｔ
に低レベル電位Ｌが現れる。その状態で出力配線が基板
上に設けられたＮ型不純物領域にレーザが照射される
と、該Ｎ型不純物領域に電子−正孔対が発生し、電子は
配線を介してオンになっているＮｃｈ−Ｔｒのチャネル
部を介してソース電極へ、正孔はｐ型ＬＳＩ基板を逆バ
イアスしているＧＮＤ電極へ流れる。そしてＧＮＤ電極
にて励起された電子と正孔が再結合を起こすため、Ｉｐ
ｈは検出されない。
【００１１】図１８はインバータ回路の入力端子Ｉｎに
低レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。この場合、入力端子
Ｉｎに低レベル電圧Ｌが印加されるとＰｃｈ−Ｔｒはオ
ンになり、Ｎｃｈ−Ｔｒはオフになって出力端子Ｏｕｔ
に高レベル電位Ｈが現れる。その状態で出力配線が基板
上に設けられたＮ型不純物領域にレーザが照射される
と、Ｎ型不純物領域に電子−正孔対が発生し、電子は配
線を介してオンになっているＰｃｈ−Ｔｒのチャネル部
を介してＶＤＤが印加されているソース電極へ、正孔は
ｐ型ＬＳＩ基板を逆バイアスしているＧＮＤ電極へ流れ
る。従って、励起された電子と正孔は各々が逆電極側へ
流れるため、Ｉｐｈが流れる。
低レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。この場合、入力端子
Ｉｎに低レベル電圧Ｌが印加されるとＰｃｈ−Ｔｒはオ
ンになり、Ｎｃｈ−Ｔｒはオフになって出力端子Ｏｕｔ
に高レベル電位Ｈが現れる。その状態で出力配線が基板
上に設けられたＮ型不純物領域にレーザが照射される
と、Ｎ型不純物領域に電子−正孔対が発生し、電子は配
線を介してオンになっているＰｃｈ−Ｔｒのチャネル部
を介してＶＤＤが印加されているソース電極へ、正孔は
ｐ型ＬＳＩ基板を逆バイアスしているＧＮＤ電極へ流れ
る。従って、励起された電子と正孔は各々が逆電極側へ
流れるため、Ｉｐｈが流れる。
【００１２】
【発明が解決しようとする課題】ところで、近年のＬＳ
Ｉの高速化や多層配線構造化に伴って、以下のような問
題が生じている。即ち、高速化に関しては、トランジス
タの小サイズ化とともに配線長による遅延が大きな問題
となってきた。図１９はデバイスの微細化に伴って変化
する遅延規格における配線長と信号遅延との関係を示す
図である。図示するように、デバイスの微細化に連れ
て、配線長が所定長（ＬＴ）より大きくなると、内部回
路の寄生容量や抵抗による遅延時間よりも、従来問題と
ならなかった配線遅延が信号遅延を支配するようにな
る。従って、高速化実現のためには、配線の引き回しを
抑えた設計が必要となる。
Ｉの高速化や多層配線構造化に伴って、以下のような問
題が生じている。即ち、高速化に関しては、トランジス
タの小サイズ化とともに配線長による遅延が大きな問題
となってきた。図１９はデバイスの微細化に伴って変化
する遅延規格における配線長と信号遅延との関係を示す
図である。図示するように、デバイスの微細化に連れ
て、配線長が所定長（ＬＴ）より大きくなると、内部回
路の寄生容量や抵抗による遅延時間よりも、従来問題と
ならなかった配線遅延が信号遅延を支配するようにな
る。従って、高速化実現のためには、配線の引き回しを
抑えた設計が必要となる。
【００１３】多層配線構造化に関しては、上層配線を電
極配線に用いることにより信号配線の寄生容量を低減
し、また、ＬＳＩチップをほぼ被う形状でチップ全体に
渡り形成することにより各内部回路の電源電圧をノイズ
に強くし、更に、電位差を生じないように工夫すること
により高性能な回路を実現できるため、５層や６層構造
が盛んに用いられるようになって来ている。
極配線に用いることにより信号配線の寄生容量を低減
し、また、ＬＳＩチップをほぼ被う形状でチップ全体に
渡り形成することにより各内部回路の電源電圧をノイズ
に強くし、更に、電位差を生じないように工夫すること
により高性能な回路を実現できるため、５層や６層構造
が盛んに用いられるようになって来ている。
【００１４】以上のようなＬＳＩの進展に伴って、上述
したレーザを用いてＬＳＩ内部の論理状態を検証する方
法を使用することに問題が生じている。先ず、第１の方
法では、多層配線構造化によって各内部回路のレイアウ
ト全体が上層配線で完全に被われてしまうため、任意の
出力端子を構成するトランジスタのドレイン部にレーザ
を照射することが困難になってきている。
したレーザを用いてＬＳＩ内部の論理状態を検証する方
法を使用することに問題が生じている。先ず、第１の方
法では、多層配線構造化によって各内部回路のレイアウ
ト全体が上層配線で完全に被われてしまうため、任意の
出力端子を構成するトランジスタのドレイン部にレーザ
を照射することが困難になってきている。
【００１５】また、第２の方法では、多層配線構造化に
よって各内部回路のレイアウト全体が上層配線で完全に
被われてしまうため、レーザ照射用ｐｎ接合パターン
は、配線で被われない箇所に形成しなければならず、そ
のため、配線による引き回しが必要となる。特に、チッ
プのコーナ部や周辺部の限られたエリアに形成すること
になり、そのため、図１９に示すように、信号遅延が支
配的となる配線長（ＬＴ）より長くなることになり、Ｌ
ＳＩの電気的特性に悪影響を及ぼす。
よって各内部回路のレイアウト全体が上層配線で完全に
被われてしまうため、レーザ照射用ｐｎ接合パターン
は、配線で被われない箇所に形成しなければならず、そ
のため、配線による引き回しが必要となる。特に、チッ
プのコーナ部や周辺部の限られたエリアに形成すること
になり、そのため、図１９に示すように、信号遅延が支
配的となる配線長（ＬＴ）より長くなることになり、Ｌ
ＳＩの電気的特性に悪影響を及ぼす。
【００１６】本発明は、上述した諸問題を解消するため
になされたものであり、ＬＳＩの高速化や多層配線構造
化を阻害することなくその内部論理を検証できるＬＳＩ
の内部論理判定回路を提供することを目的とする。
になされたものであり、ＬＳＩの高速化や多層配線構造
化を阻害することなくその内部論理を検証できるＬＳＩ
の内部論理判定回路を提供することを目的とする。
【００１７】
【００１８】
【００１９】
【００２０】
【課題を解決するための手段】 本発明に 係るＬＳＩの内
部論理判定回路は、上記と同様の目的で、少なくとも第
１及び第２の内部回路を含むＬＳＩチップ内に形成され
る内部論理判定回路であって、該ＬＳＩチップの基板と
逆の不純物領域に第１及び第２ゲート電極が形成され、
該第１及び第２ゲート電極によって３つに分けられた不
純物領域の一端側領域に前記第１の内部回路の出力端子
からの配線が接続され、他端側領域に前記第２の内部回
路の出力端子からの配線が接続されたＭＯＳトランジス
タと、該ＭＯＳトランジスタに形成された前記第１及び
第２ゲート電極によって分けられた不純物領域の中央側
領域からの配線が接続される、前記ＬＳＩチップの基板
と逆の不純物領域で構成された電気的に独立したｐｎ接
合部、とを備えている。
部論理判定回路は、上記と同様の目的で、少なくとも第
１及び第２の内部回路を含むＬＳＩチップ内に形成され
る内部論理判定回路であって、該ＬＳＩチップの基板と
逆の不純物領域に第１及び第２ゲート電極が形成され、
該第１及び第２ゲート電極によって３つに分けられた不
純物領域の一端側領域に前記第１の内部回路の出力端子
からの配線が接続され、他端側領域に前記第２の内部回
路の出力端子からの配線が接続されたＭＯＳトランジス
タと、該ＭＯＳトランジスタに形成された前記第１及び
第２ゲート電極によって分けられた不純物領域の中央側
領域からの配線が接続される、前記ＬＳＩチップの基板
と逆の不純物領域で構成された電気的に独立したｐｎ接
合部、とを備えている。
【００２１】上記ＬＳＩの内部論理判定回路において、
前記ｐｎ接合部は、前記ＬＳＩチップのコーナ部にアレ
イ状に形成することができる。
前記ｐｎ接合部は、前記ＬＳＩチップのコーナ部にアレ
イ状に形成することができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００２３】（実施の形態１）図１は本発明の実施の形
態１に係る内部論理判定回路の断面構造を示す図であ
る。この内部論理判定回路では、ＬＳＩ基板であるＰ−
Ｓｕｂ上に電気的に独立したＮ型不純物領域１及び２が
形成されている。Ｎ型不純物領域１の一方側は、ＬＳＩ
を構成する内部回路３０の出力端子から導かれる配線３
の一部に接続されている。また、Ｎ型不純物領域１の他
方側は配線４によってＮ型不純物領域２に接続されてい
る。Ｎ型不純物領域２の近傍には、基板電位（Ｐ型基板
の場合グランド電極）をとるための基板電極５が設けら
れている。
態１に係る内部論理判定回路の断面構造を示す図であ
る。この内部論理判定回路では、ＬＳＩ基板であるＰ−
Ｓｕｂ上に電気的に独立したＮ型不純物領域１及び２が
形成されている。Ｎ型不純物領域１の一方側は、ＬＳＩ
を構成する内部回路３０の出力端子から導かれる配線３
の一部に接続されている。また、Ｎ型不純物領域１の他
方側は配線４によってＮ型不純物領域２に接続されてい
る。Ｎ型不純物領域２の近傍には、基板電位（Ｐ型基板
の場合グランド電極）をとるための基板電極５が設けら
れている。
【００２４】また、Ｎ型不純物領域１には、配線３と配
線４が接続される領域を２分するようにゲート電極６が
設けられている。このＮ型不純物領域１に形成された素
子は、以下に説明する内部回路の出力論理を検証するた
めのセレクタ素子１０となる。このセレクタ素子１０は
本発明のＭＯＳトランジスタに対応する。また、Ｎ型不
純物領域２に形成された素子は、論理判定用ダイオード
２０となる。この論理判定ダイオードは本発明の本発明
のｐｎ接合部に対応する。なお、図１では、説明を簡略
化するために、内部回路３０とＮ型不純物領域１及び２
並びに電極５は分離して描かれているが、実際にはこれ
らの全てはＬＳＩ基板であるＰ−Ｓｕｂ上に形成されて
いる。
線４が接続される領域を２分するようにゲート電極６が
設けられている。このＮ型不純物領域１に形成された素
子は、以下に説明する内部回路の出力論理を検証するた
めのセレクタ素子１０となる。このセレクタ素子１０は
本発明のＭＯＳトランジスタに対応する。また、Ｎ型不
純物領域２に形成された素子は、論理判定用ダイオード
２０となる。この論理判定ダイオードは本発明の本発明
のｐｎ接合部に対応する。なお、図１では、説明を簡略
化するために、内部回路３０とＮ型不純物領域１及び２
並びに電極５は分離して描かれているが、実際にはこれ
らの全てはＬＳＩ基板であるＰ−Ｓｕｂ上に形成されて
いる。
【００２５】図２（Ｂ）は、図１に示した内部論理判定
回路のセレクタ素子１０、論理判定用ダイオード２０及
び基板電極５のレイアウトを図２（Ａ）に示した断面構
成図に対応させて示す図である。図３は、図１及び図２
に示した内部論理判定回路の等価回路図を示す。
回路のセレクタ素子１０、論理判定用ダイオード２０及
び基板電極５のレイアウトを図２（Ａ）に示した断面構
成図に対応させて示す図である。図３は、図１及び図２
に示した内部論理判定回路の等価回路図を示す。
【００２６】内部回路３０の出力端子から導出された配
線３は、次の内部回路３１の入力端子に接続される配線
と、ＭＯＳトランジスタ構造を有するセレクタ素子１０
の一方側の電極に接続される配線とに分岐する。セレク
タ素子１０の他方側の電極から送出された配線４は、Ｎ
型不純物領域２によって形成されたダイオード構造を有
する論理判定用ダイオード２０のカソード側に接続され
ている。この論理判定用ダイオード２０のアノード側は
グランドに接続されている。更に、セレクタ素子１０は
ゲート電極６に印加されるセレクタ信号の電位によりそ
のオン及びオフが切り替えられる。
線３は、次の内部回路３１の入力端子に接続される配線
と、ＭＯＳトランジスタ構造を有するセレクタ素子１０
の一方側の電極に接続される配線とに分岐する。セレク
タ素子１０の他方側の電極から送出された配線４は、Ｎ
型不純物領域２によって形成されたダイオード構造を有
する論理判定用ダイオード２０のカソード側に接続され
ている。この論理判定用ダイオード２０のアノード側は
グランドに接続されている。更に、セレクタ素子１０は
ゲート電極６に印加されるセレクタ信号の電位によりそ
のオン及びオフが切り替えられる。
【００２７】即ち、図４に示すように、ゲート電極６に
高レベル電圧Ｈが印加されるとセレクタ素子１０はオン
状態になり、内部回路３０の出力論理が配線４を介して
論理判定用ダイオード２０のカソード側に印加される。
また、図５に示すように、ゲート電極６に低レベル電圧
Ｌが印加されるとセレクタ素子１０はオフ状態になり、
内部回路３０の出力論理は論理判定用ダイオード２０の
カソード側に印加されなくなる。
高レベル電圧Ｈが印加されるとセレクタ素子１０はオン
状態になり、内部回路３０の出力論理が配線４を介して
論理判定用ダイオード２０のカソード側に印加される。
また、図５に示すように、ゲート電極６に低レベル電圧
Ｌが印加されるとセレクタ素子１０はオフ状態になり、
内部回路３０の出力論理は論理判定用ダイオード２０の
カソード側に印加されなくなる。
【００２８】以上の構成において、論理判定用ダイオー
ド２０のｐｎ接合を形成する空乏層中にレーザを照射す
ることにより行われる論理判定の原理について説明す
る。セレクタ素子１０のゲート電極６に高レベル電圧Ｈ
が印加された時、即ち、図４に示した状態に設定された
時を考える。この場合、内部回路３０の出力端子の論理
レベルは論理判定用ダイオード２０のカソード側に印加
される。
ド２０のｐｎ接合を形成する空乏層中にレーザを照射す
ることにより行われる論理判定の原理について説明す
る。セレクタ素子１０のゲート電極６に高レベル電圧Ｈ
が印加された時、即ち、図４に示した状態に設定された
時を考える。この場合、内部回路３０の出力端子の論理
レベルは論理判定用ダイオード２０のカソード側に印加
される。
【００２９】図６は内部回路３０の出力端子から高レベ
ル電圧Ｈが出力された時の論理検証を説明するための図
である。論理判定用ダイオード２０にレーザが照射され
ると電子−正孔対が発生する。そして、正孔ｈはＰ−Ｓ
ｕｂを経由して該論理判定用ダイオード２０に隣接した
基板電極５に至り、ＧＮＤ電極に流れる。一方、電子ｅ
は配線４、セレクタ素子１０を経由して、内部回路３０
のＶＤＤ電極へ流れる。従って、ＧＮＤ電極とＧＮＤ電
源間又は、ＶＤＤ電極とＶＤＤ電源間に微小電流検出器
を挿入することにより、レーザ照射による電流Ｉｐｈを
検出できる。
ル電圧Ｈが出力された時の論理検証を説明するための図
である。論理判定用ダイオード２０にレーザが照射され
ると電子−正孔対が発生する。そして、正孔ｈはＰ−Ｓ
ｕｂを経由して該論理判定用ダイオード２０に隣接した
基板電極５に至り、ＧＮＤ電極に流れる。一方、電子ｅ
は配線４、セレクタ素子１０を経由して、内部回路３０
のＶＤＤ電極へ流れる。従って、ＧＮＤ電極とＧＮＤ電
源間又は、ＶＤＤ電極とＶＤＤ電源間に微小電流検出器
を挿入することにより、レーザ照射による電流Ｉｐｈを
検出できる。
【００３０】図７は内部回路３０の出力端子から低レベ
ル電圧Ｌが出力された時の論理検証を説明するための図
である。論理判定用ダイオード２０にレーザが照射され
ると電子−正孔対が発生する。そして、正孔ｈはＰ−Ｓ
ｕｂを経由して隣接したＧＮＤ電極を介してＧＮＤを流
れる。一方、電子ｅは配線４、セレクタ素子１０を経由
して、内部回路３０のＧＮＤ電極へ流れる。従って、そ
れらの電子−正孔キャリアはＧＮＤ電極において再結合
するため、Ｉｐｈは流れない。
ル電圧Ｌが出力された時の論理検証を説明するための図
である。論理判定用ダイオード２０にレーザが照射され
ると電子−正孔対が発生する。そして、正孔ｈはＰ−Ｓ
ｕｂを経由して隣接したＧＮＤ電極を介してＧＮＤを流
れる。一方、電子ｅは配線４、セレクタ素子１０を経由
して、内部回路３０のＧＮＤ電極へ流れる。従って、そ
れらの電子−正孔キャリアはＧＮＤ電極において再結合
するため、Ｉｐｈは流れない。
【００３１】（実施の形態２）この実施の形態２に係る
内部論理判定回路は、より多数の論理を識別するように
構成されている。図８は本発明の実施の形態２に係る内
部論理判定回路の断面構造を示す図である。この内部論
理判定回路では、上述した１つのゲート電極６を有する
セレクタ素子１０の代わりに２つのゲート電極６０及び
６１を有するセレクタ素子１１が使用されている。この
セレクタ素子１１は、本発明のＭＯＳトランジスタに対
応する。
内部論理判定回路は、より多数の論理を識別するように
構成されている。図８は本発明の実施の形態２に係る内
部論理判定回路の断面構造を示す図である。この内部論
理判定回路では、上述した１つのゲート電極６を有する
セレクタ素子１０の代わりに２つのゲート電極６０及び
６１を有するセレクタ素子１１が使用されている。この
セレクタ素子１１は、本発明のＭＯＳトランジスタに対
応する。
【００３２】より詳細に説明すると、この内部論理判定
回路は、ＬＳＩ基板であるＰ−Ｓｕｂ上に電気的に独立
して形成されたＮ型不純物領域７に２つのゲート電極６
０及び６１を有する。ＬＳＩを構成する２つの内部回路
３２及び３３の各出力端子から導出される配線８及び９
の各々の一部はＮ型不純物領域７の一方側及び反対側に
接続されている。Ｎ型不純物領域７の中央に位置する領
域は配線４を介してＮ型不純物領域２に接続されてい
る。更に、Ｎ型不純物領域２の近傍には基板電位（Ｐ型
基板の場合グランド電極）をとるための基板電極５が設
けられている。
回路は、ＬＳＩ基板であるＰ−Ｓｕｂ上に電気的に独立
して形成されたＮ型不純物領域７に２つのゲート電極６
０及び６１を有する。ＬＳＩを構成する２つの内部回路
３２及び３３の各出力端子から導出される配線８及び９
の各々の一部はＮ型不純物領域７の一方側及び反対側に
接続されている。Ｎ型不純物領域７の中央に位置する領
域は配線４を介してＮ型不純物領域２に接続されてい
る。更に、Ｎ型不純物領域２の近傍には基板電位（Ｐ型
基板の場合グランド電極）をとるための基板電極５が設
けられている。
【００３３】図９は図８に示した内部論理判定回路のセ
レクタ素子１１、論理判定用ダイオード２０及び基板電
極５のレイアウト図である。この内部論理判定回路は以
下のように動作する。先ず、ゲート電極６０に高レベル
電圧Ｈが、ゲート電極６１に低レベル電圧Ｌがそれぞれ
印加されると、内部回路３２の出力信号が選択され、内
部回路３３の出力信号は選択されない。その状態で、論
理判定用ダイオード２０の空乏層にレーザが照射される
と上述した実施の形態１と同様に動作するので、内部回
路３２の出力信号の論理を検証できる。
レクタ素子１１、論理判定用ダイオード２０及び基板電
極５のレイアウト図である。この内部論理判定回路は以
下のように動作する。先ず、ゲート電極６０に高レベル
電圧Ｈが、ゲート電極６１に低レベル電圧Ｌがそれぞれ
印加されると、内部回路３２の出力信号が選択され、内
部回路３３の出力信号は選択されない。その状態で、論
理判定用ダイオード２０の空乏層にレーザが照射される
と上述した実施の形態１と同様に動作するので、内部回
路３２の出力信号の論理を検証できる。
【００３４】一方、ゲート電極６０に低レベル電圧Ｌ
が、ゲート電極６１に高レベル電圧Ｈがそれぞれ印加さ
れると、内部回路３３の出力信号が選択され、内部回路
３２の出力信号は選択されない。その状態で、論理判定
用ダイオード２０の空乏層にレーザが照射されると上述
した実施の形態１と同様に動作するので、内部回路３３
の出力信号の論理を検証できる。以上のように構成され
たセレクタ素子１１によれば、そのゲート電極６０及び
６１に印加する電圧を変えることにより同時に２箇所の
論理を検証することができる。
が、ゲート電極６１に高レベル電圧Ｈがそれぞれ印加さ
れると、内部回路３３の出力信号が選択され、内部回路
３２の出力信号は選択されない。その状態で、論理判定
用ダイオード２０の空乏層にレーザが照射されると上述
した実施の形態１と同様に動作するので、内部回路３３
の出力信号の論理を検証できる。以上のように構成され
たセレクタ素子１１によれば、そのゲート電極６０及び
６１に印加する電圧を変えることにより同時に２箇所の
論理を検証することができる。
【００３５】次に、ＬＳＩチップ上においてセレクタ素
子及び論理判定用ダイオードを形成する位置を説明す
る。例えばゲートアレイ製品は、予めＬＳＩ基板上に形
成された複数の素子がアレイ状に配置された構造を有す
る。そして、複数の素子が適宜配線により接続されるこ
とにより基本論理回路が形成される。このようにして形
成された基本論理回路の出力と入力との間を更に適宜配
線することにより所望の機能を有する電気回路が形成さ
れる。
子及び論理判定用ダイオードを形成する位置を説明す
る。例えばゲートアレイ製品は、予めＬＳＩ基板上に形
成された複数の素子がアレイ状に配置された構造を有す
る。そして、複数の素子が適宜配線により接続されるこ
とにより基本論理回路が形成される。このようにして形
成された基本論理回路の出力と入力との間を更に適宜配
線することにより所望の機能を有する電気回路が形成さ
れる。
【００３６】図１０は、このような基本論理回路を構成
する素子群１００の各素子の近傍にアレイ状にセレクタ
素子１０を構成したレイアウト図である。各セレクタ素
子１０のゲート電極６は列方向に共通に形成され、ＬＳ
Ｉチップの周辺部に設けられたパッド６００に接続され
ている。なお、パッド配置に制限がある時は、マルチプ
レクサ回路を用いて、複数の列のゲート電極６の中から
１つの列のゲート電極６を選択するように構成できる。
この構成によれば、少数のパッドで各列のセレクタ素子
毎に活性化させることができる。具体的にはｎ個のパッ
ドで２のｎ乗個の列方向のセレクタ素子の制御が可能に
なる。
する素子群１００の各素子の近傍にアレイ状にセレクタ
素子１０を構成したレイアウト図である。各セレクタ素
子１０のゲート電極６は列方向に共通に形成され、ＬＳ
Ｉチップの周辺部に設けられたパッド６００に接続され
ている。なお、パッド配置に制限がある時は、マルチプ
レクサ回路を用いて、複数の列のゲート電極６の中から
１つの列のゲート電極６を選択するように構成できる。
この構成によれば、少数のパッドで各列のセレクタ素子
毎に活性化させることができる。具体的にはｎ個のパッ
ドで２のｎ乗個の列方向のセレクタ素子の制御が可能に
なる。
【００３７】更に、行方向の各セレクタ素子は、各セレ
クタ素子に共通の配線により論理判定用ダイオード２０
に接続される。従って、論理判定用ダイオード２０の数
は行の数に等しい。論理検証の際は、列方向の各セレク
タ素子１０に対してそれぞれ１個の論理判定用ダイオー
ド２０が対応することになる。論理判定用ダイオード２
０は、多層配線構造のＬＳＩチップ上の配線が存在しな
いエリアにアレイ状に配置される。
クタ素子に共通の配線により論理判定用ダイオード２０
に接続される。従って、論理判定用ダイオード２０の数
は行の数に等しい。論理検証の際は、列方向の各セレク
タ素子１０に対してそれぞれ１個の論理判定用ダイオー
ド２０が対応することになる。論理判定用ダイオード２
０は、多層配線構造のＬＳＩチップ上の配線が存在しな
いエリアにアレイ状に配置される。
【００３８】図１１は多層配線２００で被われたＬＳＩ
のレイアウトの一例を示す。この場合、多層配線２００
で被われていないＬＳＩのコーナ部に論理判定用ダイオ
ード２０がアレイ状に形成されている。
のレイアウトの一例を示す。この場合、多層配線２００
で被われていないＬＳＩのコーナ部に論理判定用ダイオ
ード２０がアレイ状に形成されている。
【００３９】以上はＬＳＩチップ上のコーナ部に論理判
定用ダイオード２０を配置した例を述べたが、この論理
判定用ダイオード２０は、配線に被われていない箇所で
あればどこに配置してもよい。図１２は、ＬＳＩの中央
部の多層配線２００で被われていない箇所に論理判定用
ダイオード２０が配置されている例を示す。
定用ダイオード２０を配置した例を述べたが、この論理
判定用ダイオード２０は、配線に被われていない箇所で
あればどこに配置してもよい。図１２は、ＬＳＩの中央
部の多層配線２００で被われていない箇所に論理判定用
ダイオード２０が配置されている例を示す。
【００４０】以上説明したように、本発明の実施の形態
に係る内部論理判定回路は、ＬＳＩの高速化や多層配線
構造化を妨げない構造になっている。即ち、ＬＳＩの高
速化に関しては、内部回路の出力配線の一部がセレクタ
素子に接続され、セレクタ素子の出力が論理判定用ダイ
オードに接続される構造になっているため、セレクタ素
子を内部回路の近傍に形成することにより内部回路の出
力端の寄生容量を最小限に抑えることができる。
に係る内部論理判定回路は、ＬＳＩの高速化や多層配線
構造化を妨げない構造になっている。即ち、ＬＳＩの高
速化に関しては、内部回路の出力配線の一部がセレクタ
素子に接続され、セレクタ素子の出力が論理判定用ダイ
オードに接続される構造になっているため、セレクタ素
子を内部回路の近傍に形成することにより内部回路の出
力端の寄生容量を最小限に抑えることができる。
【００４１】換言すれば、内部回路の出力端の寄生容量
は、該内部回路から導出される配線に基づく配線寄生容
量とセレクタ素子を構成するｐｎ接合の寄生容量だけで
あるので、寄生容量に起因する出力信号の遅延を最小限
に抑えることができる。その結果、ＬＳＩが高速化され
ても内部論理判定回路を設けることに伴う悪影響を排除
できる。なお、寄生容量の制限の必要性があれば、シミ
ュレーションにより内部論理判定回路を配置できる箇所
を調査し、その結果に基づいて配置位置を決定できるの
で高速化を妨げることがない。
は、該内部回路から導出される配線に基づく配線寄生容
量とセレクタ素子を構成するｐｎ接合の寄生容量だけで
あるので、寄生容量に起因する出力信号の遅延を最小限
に抑えることができる。その結果、ＬＳＩが高速化され
ても内部論理判定回路を設けることに伴う悪影響を排除
できる。なお、寄生容量の制限の必要性があれば、シミ
ュレーションにより内部論理判定回路を配置できる箇所
を調査し、その結果に基づいて配置位置を決定できるの
で高速化を妨げることがない。
【００４２】ＬＳＩの多層配線構造化に関しては、セレ
クタ素子の出力が接続される論理判定用ダイオードは、
それらの間の配線長を考慮することなく設置できるた
め、論理判定用ダイオードの設置位置として、配線層で
被われていない任意の箇所を選択できるという大きなメ
リットがある。
クタ素子の出力が接続される論理判定用ダイオードは、
それらの間の配線長を考慮することなく設置できるた
め、論理判定用ダイオードの設置位置として、配線層で
被われていない任意の箇所を選択できるという大きなメ
リットがある。
【００４３】また、セレクタ素子は最小寸法でよく、し
かもセレクタ素子の設置個所は内部回路を構成する領域
の近傍の配線チャネル領域や内部回路間の間隙でよいた
めオーバヘッド分は無視できるというメリットがある。
更にセレクタ素子や論理判定用ダイオードは、ＬＳＩを
構成する既存のプロセスを用いて設けることができるた
め、製造上の追加プロセスはない。
かもセレクタ素子の設置個所は内部回路を構成する領域
の近傍の配線チャネル領域や内部回路間の間隙でよいた
めオーバヘッド分は無視できるというメリットがある。
更にセレクタ素子や論理判定用ダイオードは、ＬＳＩを
構成する既存のプロセスを用いて設けることができるた
め、製造上の追加プロセスはない。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
ＬＳＩの高速化や多層配線構造化を阻害することなくそ
の内部論理を検証できるＬＳＩの内部論理判定回路を提
供できる。
ＬＳＩの高速化や多層配線構造化を阻害することなくそ
の内部論理を検証できるＬＳＩの内部論理判定回路を提
供できる。
【図１】本発明の実施の形態１に係る内部論理判定回路
の断面構造を示す図である。
の断面構造を示す図である。
【図２】図１に示した内部論理判定回路のセレクタ素
子、論理判定用ダイオード及び基板電極のレイアウト図
である。
子、論理判定用ダイオード及び基板電極のレイアウト図
である。
【図３】図１に示した内部論理判定回路の等価回路図で
ある。
ある。
【図４】図１に示した内部論理判定回路の出力配線に高
レベル電圧が印加された時の回路状態を示す図である。
レベル電圧が印加された時の回路状態を示す図である。
【図５】図１に示す内部論理判定回路の出力配線に低レ
ベル電圧が印加された時の回路状態を示す図である。
ベル電圧が印加された時の回路状態を示す図である。
【図６】図４に示す内部論理判定回路で、内部回路の出
力端子にから高レベル電圧が出力された時の論理検証を
説明するための図である。
力端子にから高レベル電圧が出力された時の論理検証を
説明するための図である。
【図７】図４に示す内部論理判定回路で、内部回路の出
力端子から低レベル電圧が出力された時の論理検証を説
明するための図である。
力端子から低レベル電圧が出力された時の論理検証を説
明するための図である。
【図８】本発明の実施の形態２に係る内部論理判定回路
の断面構造を示す図である。
の断面構造を示す図である。
【図９】図８に示した内部論理判定回路のセレクタ素子
１１、論理判定用ダイオード２０及び基板電極５のレイ
アウト図である。
１１、論理判定用ダイオード２０及び基板電極５のレイ
アウト図である。
【図１０】基本論理回路を構成する素子群の各々の近傍
にアレイ状にセレクタ素子を構成したレイアウト図であ
る。
にアレイ状にセレクタ素子を構成したレイアウト図であ
る。
【図１１】多層配線を有するＬＳＩの配線で被われてい
ないＬＳＩのコーナ部に論理判定用ダイオードがアレイ
状に形成されているレイアウト図である。
ないＬＳＩのコーナ部に論理判定用ダイオードがアレイ
状に形成されているレイアウト図である。
【図１２】多層配線を有するＬＳＩの配線で被われてい
ないＬＳＩの中央部が配線で被われていない箇所に論理
判定用ダイオードを形成したレイアウト図である。
ないＬＳＩの中央部が配線で被われていない箇所に論理
判定用ダイオードを形成したレイアウト図である。
【図１３】従来のレーザを用いてＬＳＩ内部の論理状態
を検証する方法で使用されるインバータ回路の回路図と
断面構造図である。
を検証する方法で使用されるインバータ回路の回路図と
断面構造図である。
【図１４】図１３に示したインバータ回路の入力端子に
高レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。
高レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。
【図１５】図１３に示したインバータ回路の入力端子に
低レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。
低レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。
【図１６】従来のレーザを用いてＬＳＩ内部の論理状態
を検証する他の方法で使用される回路を示す図である。
を検証する他の方法で使用される回路を示す図である。
【図１７】図１６に示したインバータ回路の入力端子に
高レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。
高レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。
【図１８】図１６に示したインバータ回路の入力端子に
低レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。
低レベル電圧が印加された時のレーザ照射による論理判
定動作を説明するための図である。
【図１９】デバイスの微細化に伴って変化する遅延規格
における配線長と信号遅延との関係を示す図である。
における配線長と信号遅延との関係を示す図である。
１、２、７ Ｎ型不純物領域 ４、８、９ 配線 ５：基板電極 ６、６０、６１ ゲート電極 １０、１１ セレクタ素子 ２０ 論理判定用ダイオード ３０、３１、３２、３３ 内部回路 １００ 基本回路を構成する素子群 ６００ ゲート電極用パッド
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 G01R 31/28 G01R 31/302 H01L 21/822
Claims (2)
- 【請求項１】 少なくとも第１及び第２の内部回路を含
むＬＳＩチップ内に形成される内部論理判定回路であっ
て、 該ＬＳＩチップの基板と逆の不純物領域に第１及び第２
ゲート電極が形成され、該第１及び第２ゲート電極によ
って３つに分けられた不純物領域の一端側領域に前記第
１の内部回路の出力端子からの配線が接続され、他端側
領域に前記第２の内部回路の出力端子からの配線が接続
されたＭＯＳトランジスタと、 該ＭＯＳトランジスタに形成された前記第１及び第２ゲ
ート電極によって分けられた不純物領域の中央側領域か
らの配線が接続される、前記ＬＳＩチップの基板と逆の
不純物領域で構成された電気的に独立したｐｎ接合部、
とを備えたＬＳＩの内部論理判定回路。 - 【請求項２】 前記ｐｎ接合部は、前記ＬＳＩチップの
コーナ部にアレイ状に形成されている請求項１に記載の
ＬＳＩの内部論理判定回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37376398A JP3239869B2 (ja) | 1998-12-28 | 1998-12-28 | Ｌｓｉの内部論理判定回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37376398A JP3239869B2 (ja) | 1998-12-28 | 1998-12-28 | Ｌｓｉの内部論理判定回路 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=18502717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37376398A Expired - Fee Related JP3239869B2 (ja) | 1998-12-28 | 1998-12-28 | Ｌｓｉの内部論理判定回路 |
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| US (1) | US6285040B1 (ja) |
| JP (1) | JP3239869B2 (ja) |
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| US6410970B1 (en) * | 2000-03-22 | 2002-06-25 | Ophir Rf, Inc. | Semiconductor device having a P-N junction with a photosensitive region |
| US7160741B2 (en) * | 2003-11-06 | 2007-01-09 | Chartered Semiconductor Manufacturing Ltd. | Planar voltage contrast test structure and method |
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|---|---|---|---|---|
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| US6169408B1 (en) * | 1996-09-30 | 2001-01-02 | Motorola, Inc. | Method and apparatus for testing an integrated circuit with a pulsed radiation beam |
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- 1998-12-28 JP JP37376398A patent/JP3239869B2/ja not_active Expired - Fee Related
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- 1999-12-23 US US09/471,123 patent/US6285040B1/en not_active Expired - Fee Related
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