JP2008147374A - 半導体装置 - Google Patents

Abstract

【課題】本発明は、Ｉ／Ｏセルを備えた半導体装置に関し、基板面積の増大を招くことなく電源配線の補強ができ、低コスト化を図ることができる半導体装置を提供することを目的とする。
【解決手段】半導体装置１は、ｐ型の半導体基板３と、半導体基板３の外周に配置されたＩ／Ｏセル領域に形成されたＩ／Ｏセル２と、Ｉ／Ｏセル領域上にリング状に形成され、Ｉ／Ｏセル２に電源電圧を印加するための電源リング１３ａ、１３ｂと、半導体基板３の素子形成面３ａの裏面３ｂ側に形成され、Ｉ／Ｏセル２に基準電位を印加するための基準電位印加部５とを有している。半導体装置１は、従来の半導体装置と異なり、Ｉ／Ｏリングとして電源リング１３のみを有し、グランドリングを有していない。
【選択図】図１

Description

本発明は、Ｉ／Ｏセルを備えた半導体装置に関する。

半導体装置としての大規模集積回路（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＬＳＩ）は、外部回路とのインタフェース（Ｉ／Ｆ）に用いられる入出力用セル（Ｉ／Ｏセル）を有している。Ｉ／Ｏセルは負荷となる外部回路を駆動するために駆動能力の大きなトランジスタ（Ｔｒ）が必要になる。従って、Ｉ／Ｏセルに電源電圧や基準電位（グランド電位）を印加するための電源ラインやグランドライン（Ｉ／Ｏリング）は、ＬＳＩの信頼性の観点、特にエレクトロンマイグレーションの問題から広い配線幅が必要となる。

近年、ＬＳＩの面積を縮小するために、電極パッドの下層にＩ／Ｏセルが配置されるようにレイアウトしたパッド下Ｉ／Ｏ構造がＩ／Ｏセルに用いられる場合がある。図５は、パッド下Ｉ／Ｏ構造を備えた従来の半導体装置１０１の平面レイアウトの概略構成を示している。図５に示すように、半導体装置１０１は、半導体基板の外周に配置されたＩ／Ｏセル領域に形成された複数のＩ／Ｏセル１０２と、Ｉ／Ｏセル領域にリング状に形成されたＩ／Ｏリングとを有している。Ｉ／Ｏリングは、電源電圧印加端子１６３に接続された電源リング１３と、基準電位印加端子１６１に接続されたグランドリング１３１とを有している。電源リング１３はＩ／Ｏセル領域内の内側に配置され、グランドリング１３１はＩ／Ｏセル領域内の外側に配置されている。電源リング１３の内側には、内部回路形成領域１０４が配置されている。内部回路形成領域１０４には、半導体装置１０１の主要機能を発揮する所定の回路が形成されている。

図６は、パッド下Ｉ／Ｏ構造のＩ／Ｏセル１０２の概略構成を示している。図６（ａ）は、Ｉ／Ｏセル領域の一部の断面を模式的に示している。図６（ｂ）は、電極パッド３５側から見たＩ／Ｏセル領域であって、図中上側には、電極パッド３５を示し、図中下側には、電源リング１３及びグランドリング１３１の形成面を示している。図６（ｂ）の図中上側の図では、カバー膜２９に形成された開口部３３の形成位置のみを示し、カバー膜２９を省略して示している。

図６（ａ）に示すように、従来の半導体装置１０１は、ｐ型の半導体基板３と、Ｉ／Ｏセル領域に形成されたＩ／Ｏセル１０２と、Ｉ／Ｏセル領域上にリング状に形成され、Ｉ／Ｏセル１０２に電源電圧を印加するための２本の電源リング１３と、Ｉ／Ｏセル領域上に電源リング１３と並列して形成され、Ｉ／Ｏセル１０２に基準電位を印加するためのグランドリング１３１とを有している。電源リング１３及びグランドリング１３１は１層又は２層の配線層を用いて形成されている。電源リング１３及びグランドリング１３１によりＩ／Ｏリングが構成される。図６に示す半導体装置１０１は２本の電源リング１３を有しているが、グランドリング１３１と同様に１本でもよい。

Ｉ／Ｏセル１０２は、素子形成面３ａ側に配置されて複数のｐ型トランジスタ（不図示）が形成されるｐ型トランジスタ形成領域１０７と、素子形成面３ａ側にｐ型トランジスタ形成領域１０７と並んで配置されて複数のｎ型トランジスタ（不図示）が形成されるｎ型トラジスタ形成領域１０９とを有している。ｐ型トランジスタ形成領域１０７及びｎ型トランジスタ形成領域１０９は、半導体基板３のバルクに配置されている。

Ｉ／Ｏセル１０２は、素子形成面３ａ側に形成されたＩ／Ｏ回路部１１５を有している。Ｉ／Ｏ回路部１１５は、ｐ型トランジスタ形成領域１０７及びｎ型トランジスタ形成領域１０９と、素子形成面３ａと電源リング１３及びグランドリング１３１との間にそれぞれ形成されたＩ／Ｏ配線部１７、１９とで構成されている。Ｉ／Ｏ配線部１７、１９は、例えば１層又は２層の配線層を用いて形成されている。Ｉ／Ｏ配線部１７は、金属層２２によりｐ型トランジスタ形成領域１０９内のｐ型トランジスタに接続され、金属層２１により電源リング１３に接続されている。Ｉ／Ｏ配線部１９は、金属層１２３によりｎ型トランジスタ形成領域１０７内のｎ型トランジスタに接続され、金属層１２４によりグランドリング１３１に接続されている。金属層２１、２２、１２３、１２４は不図示の絶縁膜に形成されたビアホール内を埋め込んで形成されている。

図６（ａ）及び図６（ｂ）に示すように、半導体装置１０１は、電源リング１３及びグランドリング１３１上に形成された電極パッド３５を有している。Ｉ／Ｏセル１０２は電極パッド３５の下層に配置されている。Ｉ／Ｏセル１０２は、例えば金属で形成された接続部２７を介して電極パッド３５に接続されている。接続部２７は、Ｉ／Ｏ回路部１１５に形成された信号入出力部３９に接続されている。信号入出力部３９はＩ／Ｏ配線部１７、１９に接続されている。これにより、電極パッド３５を介して半導体装置１０１から出力信号が出力したり、外部からの外部信号が半導体装置１０１に入力されたりする。

電極パッド３５は２層構造を有している。電極パッド３５はＩ／Ｏセル１０２側に配置された下層パッド３５ａと、不図示の絶縁膜を介して下層パッド３５ａの上層に配置された上層パッド３５ｂとを有している。下層パッド３５ａ及び上層パッド３５ｂは、当該絶縁膜に形成されたビアホール内に埋め込まれた金属層３７及び接続部２７で接続されている。

電極パッド３５上には、開口部３３を備えたカバー膜２９が形成されている。上層パッド３５ｂは開口部３３に露出しており、ボンディングワイヤ２５と電気的に接続されている。カバー膜２９は電極パッド３５が腐食したり、隣接する電極パッド３５間が塵埃等で短絡したりするのを防止する。

パッド下Ｉ／Ｏ構造はＩ／Ｏセル１０２上に電極パッド３５が配置される。このため、Ｉ／Ｏリング（電源リング１３及びグランドリング１３１）の積層数は制限される。これに対し、Ｉ／Ｏセル領域外にＩ／Ｏリングを配置する場合には、電極パッド３５の形成層にもＩ／Ｏリングを形成することができる。従って、パッド下Ｉ／Ｏ構造でのＩ／Ｏリングは、Ｉ／Ｏセル領域外に電極パッドを配置する構造でのＩ／Ｏリングより積層数が少なくなる。言い換えれば、パッド下Ｉ／Ｏ構造は、Ｉ／Ｏセル領域外にＩ／Ｏリングを配置構造に比べてＩ／Ｏリングの配線幅が狭くなる。さらに、信頼性試験でのプローブのプロービングやボンディングワイヤ２５のボンディングの信頼性を確保するために、図６（ａ）に示すように、電極パッド３５は２層以上の配線層を用いた２層構造に形成される。これにより、パッド下Ｉ／Ｏ構造のＩ／Ｏリングの配線幅はますます狭くなる。

半導体装置１０１の用途により消費電流量が多くなる場合には、半導体装置１０１はエレクトロマイグレーションを満たす配線幅の確保が困難になる。また、半導体装置１０１の信頼性を確保するために必要な配線幅が確保できたとしても、当該配線幅が短いと、電源リング１３やグランドリング１３１の抵抗値は増加してしまう。これにより、例えば電源電圧印加端子１６３の対向側の電源リング１３の電圧は、電源電圧印加端子１６３に印加された電源電圧に対して電圧降下が生じてしまう。当該電圧降下は半導体装置１０１と外部回路とのインタフェースの電気的特性やノイズ耐性に悪影響を与える。

図７は、上記問題を解決するためにＩ／Ｏリングの配線幅を補強した従来の半導体装置２０１の平面レイアウトの概略構成を示している。図７に示すように、半導体装置２０１は、内部回路形成領域１０４に配置されてリング状に形成された補強用グランドリング１６５及び補強用電源リング１６９を有している。補強用グランドリング１６５はＩ／Ｏセル領域に沿って配線され、補強用電源リング１６９は、補強用グランドリング１６５の内周側でＩ／Ｏセル領域に沿って配線されている。補強用グランドリング１６５は基準電位印加端子１６１及び接続配線１６７によりグランドリング１３１に接続されている。補強用電源リング１６９は電源電圧印加端子１６３及び接続配線１７１により電源リング１３に接続されている。半導体装置２０１内のＩ／Ｏリングの配線数を増やすことにより、Ｉ／Ｏリングの配線幅を広くしたのと同様の効果が得られる。従って、パッド下Ｉ／Ｏ構造を備えた半導体装置２０１は、半導体装置１０１の上記問題を解決することができる。

半導体装置１０１の上記問題は、Ｉ／Ｏリングの１本の配線幅を太くしたり、電源電圧印加端子１６３及び基準電位印加端子１６１を複数箇所に設けたりすることでも解決できる。
特開平０９−１０７０７０号公報

現在のＬＳＩでは低消費電力化のため、ＬＳＩの内部電圧がＬＳＩの外部電圧と異なる場合が多い。そのため、図７に示す半導体装置２０１のような構造を用いてＩ／Ｏリングの配線幅の補強を行った場合、内部回路形成領域１０４に配置された補強用電源リング１６９は内部回路形成領域１０４内部のセルには全く使用できない。半導体装置２０１は、半導体装置１０１と同様の機能を発揮するためには、半導体装置１０１と同様の回路を内部回路形成領域１０４に有している必要がある。このため、半導体装置２０１は半導体装置１０１と同じ面積の内部回路形成領域１０４が少なくとも必要になる。従って、半導体装置２０１は半導体装置１０１に比べて補強用Ｉ／Ｏリングを配置する面積だけ内部回路形成領域１０４の面積が増加してしまう。

また、電源電圧印加端子１６３及び基準電位印加端子１６１を複数箇所に設けると、Ｉ／Ｏピン数の増加に繋がる。ＬＳＩの基板面積がＩＯピン数により決まる場合には、ＬＳＩの基板面積の増加を招く。このように、図７に示す半導体装置２０１による対策では、ＬＳＩの基板面積の増加に繋がり、ＬＳＩ全体の面積の縮小を図るというパッド下Ｉ／Ｏ構造の本来の目的を大きく損なう恐れがある。

本発明の目的は、基板面積の増大を招くことなく電源配線の補強ができ、低コスト化を図ることができる半導体装置を提供することにある。

上記目的は、半導体基板と、前記半導体基板の外周に配置されたＩ／Ｏセル領域に形成されたＩ／Ｏセルと、前記Ｉ／Ｏセル領域上にリング状に形成され、前記Ｉ／Ｏセルに電源電圧を印加するための電源リングと、前記半導体基板の素子形成面の裏面側に形成され、前記Ｉ／Ｏセルに基準電位を印加するための基準電位印加部とを有することを特徴とする半導体装置によって達成される。

本発明によれば、基板面積の増大を招くことなく電源配線の補強ができ、低コスト化を図ることができる半導体装置が実現できる。

本発明の一実施の形態による半導体装置について図１乃至図４を用いて説明する。まず、本実施の形態による半導体装置の概略構成について図１を用いて説明する。本実施形態の半導体装置は、図４に示す従来の半導体装置１０１と同様に、半導体基板の外周に配置されたＩ／Ｏセル領域に形成された複数のＩ／Ｏセルを有している。図１は、本実施の形態による半導体装置１のＩ／Ｏセル領域の一部の断面を模式的に示している。図１に示すように、半導体装置１は、例えばｐ型の半導体基板３と、半導体基板３の外周に配置されたＩ／Ｏセル領域に形成されたＩ／Ｏセル２と、Ｉ／Ｏセル領域上にリング状に形成され、Ｉ／Ｏセル２に電源電圧を印加するための電源リング１３ａ、１３ｂとを有している。電源リング１３ａ、１３ｂは電気的に接続されている。また、半導体装置１は、半導体基板３の素子形成面３ａの裏面３ｂ側に形成され、Ｉ／Ｏセル２に基準電位（グランド電位）を印加するための基準電位印加部５を有している。基準電位印加部５は、例えば裏面３ｂに形成された金属層のステージである。

Ｉ／Ｏセル２は、素子形成面３ａ側に配置されて複数のｐ型トランジスタ（不図示）が形成されたｐ型トランジスタ形成領域７を有している。さらにＩ／Ｏセル２は、素子形成面３ａ側にｐ型トランジスタ形成領域７と並んで配置されて複数のｎ型トランジスタ（不図示）が形成されたｎ型トラジスタ形成領域９を有している。ｐ型トランジスタ及びｎ型トランジスタは、例えばＭＯＳ構造を有している。ｎ型トランジスタ形成領域９は半導体基板３に形成されたバックゲート領域１１を有している。バックゲート領域１１は、半導体基板３と導電型が同じであり且つ不純物濃度が高いｐ型のウェルである。バックゲート領域１１は半導体基板３を介して基準電圧印加部５に接続されている。これにより、ｎ型トランジスタはバックゲート領域１１を介して基準電圧印加部５に接続される。

Ｉ／Ｏセル２は、素子形成面３ａと電源リング１３ａ、１３ｂとの間に形成されたＩ／Ｏ配線部１７、１９を有している。Ｉ／Ｏ配線部１７、１９は、例えば１層又は２層の配線層を用いて形成されている。Ｉ／Ｏ配線部１７は、ｐ型トランジスタ形成領域７上に配置されている。Ｉ／Ｏ配線部１７は、金属層２１により電源リング１３ｂに接続され、金属層２２（図２参照）によりｐ型トランジスタ形成領域７内のｐ型トランジスタに接続されている。これにより、ｐ型トランジスタは電源リング１３に接続される。Ｉ／Ｏ配線部１９は、ｎ型トランジスタ形成領域９上に配置され、金属層２３によりｎ型トランジスタ形成領域９内のｎ型トランジスタに接続されている。金属層２１、２３は不図示の絶縁膜に形成されたビアホール内を埋め込んで形成されている。

半導体基板３のバルクに配置されるｐ型トランジスタ形成領域７及びｎ型トランジスタ形成領域９と、Ｉ／Ｏ配線部１７、１９とによりＩ／Ｏ回路部１５が構成されている。ｐ型トランジスタ及びｎ型トランジスタは、Ｉ／Ｏ配線部１７、１９により所定の配線パターンで互いに接続されている。これにより、Ｉ／Ｏ回路部１５内には、所定の機能を発揮する回路が配置される。また、Ｉ／Ｏ配線部１７は電源リング１３ｂに接続され、Ｉ／Ｏ配線部１９はバックゲート領域１１を介して基準電位印加部５に接続されている。このため、電源リング１３ａ、１３ｂに印加された電源電圧と基準電位印加部５に印加された基準電位は、Ｉ／Ｏ回路部１５内の回路の電源電圧及び基準電位として用いることができる。

一般的に半導体装置のステージは基準電位に接続されているため、半導体基板３は接地される。従来の半導体装置１０１では、Ｉ／Ｏ回路部１１５に使用する基準電位はグランドリング１３１から印加されている。これに対し、本実施の形態の半導体装置１は、半導体基板３の裏面３ｂ側から基準電位が印加されている。これにより、半導体装置１はグランドリング１１５が不要になる。このため、半導体装置１は、従来ではグランドリング１３１が配線されていた領域に、図１に示すように、電源配線を補強する目的で電源リング１３ａを配線することができる。従って、半導体装置１は、半導体基板３の基板面積を増加させずに全てのＩ／Ｏセル２に所定値の電源電圧を印加することができる。

図２は、パッド下Ｉ／Ｏ構造を備えた半導体装置１のＩ／Ｏセル領域の一部の概略構成を示している。図２（ａ）は、半導体装置１のＩ／Ｏセル領域の断面を模式的に示している。図２（ｂ）は、素子形成面３ａ側からＩ／Ｏセル領域を見た図であって、図中上側には、電極パッド３５を示し、図中下側には、電源リング１３の形成面を示している。図２（ｂ）の図中上側の図では、カバー膜２９に形成された開口部３３の形成位置のみを示し、カバー膜２９を省略して示している。なお、以下の説明において、図１に示す構成要素と同一の機能、作用を奏する構成要素には同一の符号を付して詳細な説明を省略する。

図２（ａ）及び図２（ｂ）に示すように、半導体装置１は２本の電源リング１３を有しているが、電源リング１３は１本でもよい。半導体装置１は、電源リング１３上に形成された電極パッド３５を有している。Ｉ／Ｏセル２は電極パッド３５の下層に配置されている。電極パッド３５は、例えば金属で形成された接続部２７を介してＩ／Ｏセル２に接続されている。接続部２７は、Ｉ／Ｏ回路部１５に形成された信号入出力部３９に接続されている。信号入出力部３９はＩ／Ｏ配線部１７、１９に接続されている。これにより、電極パッド３５を介して半導体装置１から出力信号が出力したり、外部からの外部信号が半導体装置１に入力されたりする。

電極パッド３５は２層構造を有している。電極パッド３５はＩ／Ｏセル２側に配置された下層パッド３５ａと、不図示の絶縁膜を介して下層パッド３５ａの上層に配置された上層パッド３５ｂとを有している。下層パッド３５ａ及び上層パッド３５ｂは、当該絶縁膜に形成されたビアホール内に埋め込まれた金属層３７と、接続部２７とにより接続されている。電極パッド３５は２層構造を有しているので、ボンディングワイヤ２５や信頼性試験用プローバで破損され難くなり、半導体装置１の製造歩留まり及び信頼性の向上を図ることができる。

電極パッド３５上には、開口部３３が形成されたカバー膜２９が形成されている。上層パッド３５ｂは開口部３３に露出しており、ボンディングワイヤ２５と電気的に接続されるようになっている。カバー膜２９は電極パッド３５が腐食したり、隣接する電極パッド３５間が塵埃等で短絡したりするのを防止する。

Ｉ／Ｏセル２は、素子形成面３ａの裏面３ｂの基準電位印加部５（図２では共に不図示）を用いて基準電位ＶＳＳに接続されている。このため、半導体装置１は、従来の半導体装置１０１と異なり、Ｉ／Ｏリングとして電源リング１３のみを有し、グランドリングを有していない。図２（ａ）及び図２（ｂ）に示すように、半導体装置１は、従来ではグランドリング１３１が形成されていたグランドリング形成領域３１にグランドリングを配線する必要がない。従って、図１に示す半導体装置１と同様に、パッド下Ｉ／Ｏ構造を備えた半導体装置１でも電源リング１３を補強するための補強用電源リングの形成領域としてグランドリング形成領域３１を用いることができる。これにより、半導体装置１は半導体基板３の面積を増大することなく電源配線を強化できる。また、半導体装置１はパッド下Ｉ／Ｏ構造の目的の１つである半導体装置の小型化を容易に達成することができる。

図３は、半導体装置１のＩ／Ｏセル２内に形成されたｎ型トランジスタ形成領域９の概略構成の一例を示している。図３（ａ）は、素子形成面３ａ側から見たｎ型トランジスタ形成領域９を示し、図３（ｂ）は、図３（ａ）に示す仮想線Ａ−Ａで切断した断面を模式的に示している。図３（ａ）に示すように、ｎ型トランジスタ形成領域９は、半導体基板３に形成され、リング状に形成されたバックゲート領域１１を有している。ｎ型トランジスタ形成領域９は、バックゲート領域１１の内側に形成され、ＭＯＳ構造のＮＭＯＳＦＥＴ４３ａ〜４３ｈを有している。

ＮＭＯＳＦＥＴ４３ａ、４３ｂ、４３ｃ、４３ｄは直列接続されて、バックゲート領域４１内側の図中上方に配置されている。隣接配置されたＮＭＯＳＦＥＴ４３ａ、４３ｂのドレイン領域Ｄは共通化されており、隣接配置されたＮＭＯＳＦＥＴ４３ｃ、４３ｄのドレイン領域Ｄは共通化されている。隣接配置されたＮＭＯＳＦＥＴ４３ｂ、４３ｃのソース領域Ｓは共通化されている。ＮＭＯＳＦＥＴ４３ａ〜４３ｄの各ソース領域Ｓは、接続配線１８を介してバックゲート領域１１に接続されている。これにより、ＮＭＯＳＦＥＴ４３ａ〜４３ｄは、バックゲート領域１１を介して基準電位印加部５（図１参照）に接続される。

ＮＭＯＳＦＥＴ４３ｅ、４３ｆ、４３ｇ、４３ｈは直列接続されて、バックゲート領域１１内側の図中下方にＮＭＯＳＦＥＴ４３ａ〜４３ｄに並列して配置されている。隣接配置されたＮＭＯＳＦＥＴ４３ｅ、４３ｆのドレイン領域Ｄは共通化されており、隣接配置されたＮＭＯＳＦＥＴ４３ｇ、４３ｈのドレイン領域Ｄは共通化されている。隣接配置されたＮＭＯＳＦＥＴ４３ｆ、４３ｇのソース領域Ｓは共通化されている。ＮＭＯＳＦＥＴ４３ｅ〜４３ｈの各ソース領域Ｓは、接続配線１８を介してバックゲート領域１１に接続されている。これにより、ＮＭＯＳＦＥＴ４３ｅ〜４３ｈは、バックゲート領域１１を介して基準電位印加部５（図１参照）に接続される。

ＮＭＯＳＦＥＴ４３ａ〜４３ｈの断面構造はほぼ同じであるため、ＮＭＯＳＦＥＴ４３ｈを例にとって説明する。図３（ｂ）に示すように、ＮＭＯＳＦＥＴ４３ｈは、半導体基板３上に形成された絶縁膜（不図示）を介して半導体基板３上に形成されたゲート電極Ｇと、ゲート電極Ｇ下層の半導体基板３の不純物領域に形成されるチャネル領域４７を挟んだ両側にそれぞれ形成されたｎ型不純物拡散層のソース領域Ｓ及びドレイン領域Ｄとを有している。

ドレイン領域Ｄは絶縁膜に形成されたビアホール内に埋め込まれた金属層４９を介してドレイン配線４５に接続されている。ソース領域Ｓは、ドレイン配線４３と同層に形成された接続配線１８と、複数の金属層２３とを介してバックゲート領域４１に接続されている。複数の金属層２３は半導体基板３上に形成された当該絶縁膜に形成されたビアホールを埋め込んで形成されている。複数の金属層２３の一部はソース領域Ｓと接続配線１８との間に配置され、残余の金属層２３はバックゲート領域１１と接続配線１８との間に配置されている。接続配線１８は、Ｉ／Ｏ配線部１９の構成要素の１つであり、例えば金属材料で形成されている。

図４は、比較例としての従来の半導体装置１０１のｎ型トランジスタ形成領域１０９の概略構成を示している。図４（ａ）は、素子形成面３ａ側から見たｎ型トランジスタ形成領域１０９の概略構成を示し、図４（ｂ）は、図４（ａ）に示す仮想線Ａ−Ａで切断した断面を模式的に示している。図４（ａ）に示すように、２本のグランドリング１３１は、ｎ型トランジスタ形成領域１０９を横切ってＮＭＳＦＥＴ４３ａ〜４３ｄ上及びＮＭＯＳＦＥＴ４３ｅ〜４３ｈ上にそれぞれ並列して配置されている。

図４（ｂ）に示すように、従来の半導体装置１０１のＮＭＯＳＦＥＴ４３ｈは、本実施形態の半導体装置１と同様の構造を有している。さらに、半導体装置１０１のドレイン領域Ｄ上の構造は、半導体装置１の構造と同様である。一方、半導体装置１０１のＮＭＯＳＦＥＴ４３ｈのソース領域Ｓ上とバックゲート領域１４１上のそれぞれ構造は、半導体装置１の構造と異なっている。ソース領域Ｓは、ソース領域Ｓ上に形成された金属層１２３ａと、金属層１２３ａ上に形成された接続配線１１８と、接続配線１１８上に形成された金属層１２４ａとを介してグランドリング１３１に接続されている。バックゲート領域１４１は、バックゲート領域１４１上に形成された金属層１２３ｂと、金属層１２３ｂ上に形成された接続配線１１８と、接続配線１１８上に形成された金属層１２４ｂとを介してグランドリング１３１に接続されている。金属層１２３ａ、１２３ｂ、１２４ａ、１２４ｂは不図示の絶縁膜に開口されたビアホールを埋め込んで形成されている。接続配線１１８は、例えばドレイン配線４５と同材料で同時に同層に形成することができる。

図３（ｂ）に示す接続配線１８は、接続配線１１８と同様に、例えばドレイン配線４５と同材料で同時に同層に形成することができる。このため、本実施の形態の半導体装置１は、接続配線１８の形成工程を特別に設ける必要がなく、従来に比べて製造工程数が増加することはない。

半導体基板３のＰ−ｓｕｂ領域、すなわちＰチャネルのバックゲート領域１１の不純物拡散領域から基準電位を印加する代わりに、Ｉ／Ｏセル２以外の内部回路のバックゲート領域の不純物拡散領域から基準電位を印加することも可能ではある。しかし、内部回路形成領域１０４（図５参照）に配置された内部回路の不純物拡散領域の面積は数μｍ^２と小さい。このため、半導体基板の裏面側に配置されたステージと内部回路との間の抵抗値は現実的に無視できない程度に大きくなる。従って、内部回路のｐ型不純物拡散領域を用いて基準電位を印加することは実用的ではない。

これに対し、本実施の形態では、基準電位印加部５とＩ／Ｏセル２との間の抵抗値はほとんど問題にならない。Ｉ／Ｏセル２のレイアウトパターンは静電気放電（ＥＳＤ）対策のために、ＮＭＯＳＦＥＴ４３ａ〜４３ｈのゲート幅は大きく形成されている。従って、ＮＭＯＳＦＥＴ４３ａ〜４３ｈのトランジスタサイズは、内部回路に備えられたＮＭＯＳＦＥＴのトランジスタサイズに比べて大きくなる。さらに、半導体基板３のバルク内の回路パターンは回路の機能によらずほぼ一様になっている。本実施の形態の半導体装置１のＩ／Ｏセル２は、図５に示す従来の半導体装置１０１と同様に、半導体基板３の外周に一列に配置される。上記の通り、Ｉ／Ｏセル２の半導体基板３のバルク内の回路のパターンはほぼ一様なため、隣接配置されたＩ／Ｏセル２同士は接触して配置されることが可能である。さらに、隣接配置されたＩ／Ｏセル２にそれぞれ形成されたバックゲート領域１１同士も接触して配置することができる。これにより、Ｐチャネルのバックゲート領域１１の一辺は半導体基板３の一辺とほぼ同程度の長さになり、例えば数ｍｍになる。従って、本実施の形態では、基準電位印加部５とＩ／Ｏセル２との間の抵抗値はほとんど問題にならない。

以上説明したように、本実施の形態よれば、半導体装置１は、基準電位を半導体基板３の裏面３ｂ側に配置された基準電位印加部５から印加することにより、基準電位を印加するためのグランドリングを有さない構成とすることができる。このため、半導体装置１は半導体基板３の面積の増大を招くことなくＩ／Ｏセル２に電源電圧を印加するための電源配線を補強することができる。このように、半導体装置１を小型化することができるので、半導体装置１の低コスト化を図ることができる。

また、電源リングやグランドリングの配線幅の補強が不要な半導体装置であっても、パッド下Ｉ／Ｏ構造が用いられる場合には、信頼性試験に用いるプローブやボンディングワイヤに対する信頼性を向上する必要がある。そこで、グランドリング形成領域３１を電源リングの形成領域として用いずに、電極パッド３５の配線層に使用することにより、電極パッド３５の配線層数を増加することができる。これにより、半導体装置１の基板面積を増加することなく、半導体装置１の電極パッド３５の信頼性の向上を図ることができる。

以上説明した本実施の形態による半導体装置は、以下のようにまとめられる。
（付記１）
半導体基板と、
前記半導体基板の外周に配置されたＩ／Ｏセル領域に形成されたＩ／Ｏセルと、
前記Ｉ／Ｏセル領域上にリング状に形成され、前記Ｉ／Ｏセルに電源電圧を印加するための電源リングと、
前記半導体基板の素子形成面の裏面側に形成され、前記Ｉ／Ｏセルに基準電位を印加するための基準電位印加部と
を有することを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記電源リング上に形成され、前記Ｉ／Ｏセルが接続された電極パッドをさらに有すること
を特徴とする半導体装置。
（付記３）
付記１又は２に記載の半導体装置において、
前記Ｉ／Ｏセルは、前記電源リングに接続され、前記素子形成面に形成されたｐ型トランジスタと、前記基準電位印加部に接続され、前記素子形成面に接続されたｎ型トランジスタと
を有することを特徴とする半導体装置。
（付記４）
付記３記載の半導体装置において、
前記ｎ型トランジスタは、バックゲート領域を介して前記基準電位印加部に接続されていること
を特徴とする半導体装置。
（付記５）
付記４記載の半導体装置において、
前記バックゲート領域は、前記半導体基板と導電型が同じであり且つ不純物濃度が高いこと
を特徴とする半導体装置。
（付記６）
付記３乃至５のいずれか１項に記載の半導体装置において、
前記ｎ型トランジスタは、絶縁膜を介して前記半導体基板上に形成されたゲート電極と、前記ゲート電極下層の前記半導体基板の不純物領域に形成されるチャネル領域を挟んだ両側にそれぞれ形成されたソース領域及びドレイン領域とを有し、
前記ソース領域は、前記ドレイン領域に接続されたドレイン配線と同層に形成された接続配線を介して前記バックゲート領域に接続されていること
を特徴とする半導体装置。
（付記７）
付記１乃至６のいずれか１項に記載の半導体装置において、
前記基準電位印加部は、金属層であること
を特徴とする半導体装置。
（付記８）
付記７記載の半導体装置において、
隣接配置された前記Ｉ／Ｏセルにそれぞれ形成された前記ｎ型トランジスタの前記バックゲート領域同士は、接触していること
を特徴とする半導体装置。
（付記９）
付記１乃至８のいずれか１項に記載の半導体装置において、
前記ｐ型トランジスタ及びｎ型トランジスタは、ＭＯＳ構造であること
を特徴とする半導体装置。

本発明の一実施の形態による半導体装置１のＩ／Ｏセル領域の一部を模式的に示す断面図である。 本発明の一実施の形態による半導体装置であって、パッド下Ｉ／Ｏ構造を備えた半導体装置１のＩ／Ｏセル領域の一部の概略構成を示す図である。 本発明の一実施の形態による半導体装置１のｎ型トランジスタ形成領域９の概略構成の一例を示す図である。 本発明の一実施の形態による半導体装置１の比較例としての従来の半導体装置１０１のｎ型トランジスタ形成領域１０９の概略構成の一例を示す図である。 パッド下Ｉ／Ｏ構造を備えた従来の半導体装置１０１の平面レイアウトの概略構成を示す図である。 パッド下Ｉ／Ｏ構造を備えた従来の半導体装置１０１のＩ／Ｏセル領域の一部の概略構成を示す図である。 Ｉ／Ｏリングの配線幅が補強された従来の半導体装置２０１の平面レイアウトの概略構成を示す図である。

符号の説明

１、１０１、２０１ 半導体装置
２、１０２ Ｉ／Ｏセル
３ 半導体基板
３ａ 素子形成面
３ｂ 裏面
５ 基準電位印加部
７、１０７ ｐ型トランジスタ形成領域
９、１０９ ｎ型トランジスタ形成領域
１１、１４１ バックゲート領域
１３、１３ａ、１３ｂ 電源リング
１５ Ｉ／Ｏ回路部
１７、１９ Ｉ／Ｏ配線部
１８、１６７、１７１ 接続配線
２１、２３、３７、４９、１２３、１２３ａ、１２３ｂ、１２４、１２４ａ、１２４ｂ 金属層
２５ ボンディングワイヤ
２７ 接続部
２９ カバー膜
３１ グランドリング形成領域
３３ 開口部
３５ 電極パッド
３５ａ 下層パッド
３５ｂ 上層パッド
３９ 信号入出力部
４３ａ、４３ｂ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｇ、４３ｈ ＮＭＯＳＦＥＴ
４５ ドレイン配線
４７ チャネル領域
１０４ 内部回路形成領域
１３１ グランドリング
１６１ 基準電位印加端子
１６３ 電源電圧印加端子
１６５ 補強用グランドリング
１６９ 補強用電源リング

Claims (5)

1. 半導体基板と、
   前記半導体基板の外周に配置されたＩ／Ｏセル領域に形成されたＩ／Ｏセルと、
   前記Ｉ／Ｏセル領域上にリング状に形成され、前記Ｉ／Ｏセルに電源電圧を印加するための電源リングと、
   前記半導体基板の素子形成面の裏面側に形成され、前記Ｉ／Ｏセルに基準電位を印加するための基準電位印加部と
   を有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記電源リング上に形成され、前記Ｉ／Ｏセルが接続された電極パッドをさらに有すること
   を特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記Ｉ／Ｏセルは、前記電源リングに接続され、前記素子形成面に形成されたｐ型トランジスタと、前記基準電位印加部に接続され、前記素子形成面に接続されたｎ型トランジスタと
   を有することを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記ｎ型トランジスタは、バックゲート領域を介して前記基準電位印加部に接続されていること
   を特徴とする半導体装置。
5. 請求項１乃至４のいずれか１項に記載の半導体装置において、
   前記基準電位印加部は、金属層であること
   を特徴とする半導体装置。

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