WO2005088702A1 - 半導体装置 - Google Patents

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Abstract

　パッド下の機能素子が応力によるダメージを受けることなく、面積を縮小することができる半導体装置を提供することを目的とする。 　半導体基板上に外部接続用の端子である複数のパッドを有する半導体装置であって、当該半導体装置の主面における、プローブ針によるプローブ検査時の加圧が許可された第１の領域に、プローブ検査及び組立の両方に用いる兼用パッドを有し、当該半導体装置の主面における、プローブ針によるプローブ検査時の加圧が禁止された第２の領域に、プローブ検査には用いない組立用パッドを有することを特徴とする。

Description

半導体装置
技術分野
[0001] 本発明は、半導体装置に関し、特に、ウェハテスト時におけるプロ一ビング、及び 組立時におけるボンディングやパンピングによる機能素子へのダメージを生じさせる ことなぐ面積縮小を図るための技術に関する。
背景技術
[0002] 近年、半導体プロセスの技術向上は目覚しぐ半導体集積回路の回路面積は年々 縮小される傾向にあり、これに伴 、半導体チップの面積も縮小されてきて 、る。
半導体チップの面積が縮小されると、 1ウェハあたりの製造数が増え、かつ歩留まり も上がる傾向があるので、着実にコストが下がる。
一方、半導体チップの表面には、検査や組立の際に外部と接続するために用いる ノッドを備えなければならず、このパッドのサイズや配列には、検査時や組立時にお ける個々の制約があるため、ノッド配置領域の面積は、さほど縮小されていないのが 現状である。
[0003] よって、半導体チップの全面積に占めるパッド配置領域の割合が年々増加し、半導 体チップの面積を縮小する際の妨げになっている。
特に、高機能を有する多ピン半導体チップにおいては、半導体集積回路の回路面 積によらずに、パッドの配列のみによってチップサイズが決まってしまうパッド律則が 起きてしまい、いかに半導体プロセスの技術向上が目覚しくとも、パッド配置領域の 面積を縮小しない限り、多ピン半導体チップの面積の大幅な縮小は望めな 、。
[0004] ここでパッド配置領域の面積に半導体チップの面積が左右されな 、ようにする方法 として、所定の回路素子形成領域上にパッドを配置する方法が特許文献 1に開示さ れている。
特許文献 1の方法では、機能素子上にパッドを配置するので、パッド下界面にゥェ ハテスト時のプローブ針圧等による応力がかかり、半導体プロセスの微細化が進むに つれパッド下の機能素子がダメージを受け易くなる。このように特許文献 1は信頼性 にかかわる重大な課題を有して 、る。
[0005] そこで特許文献 1では、パッドの厚みを 15000A程度まで十分に厚くし、プローブ 針の針圧を従来の 10g/pinから 5g/pinへ下げることによって、上記応力によるダメージ を回避している。
特許文献 1 :特開平 11 - 307601号公報 (第 5頁、第一図）
発明の開示
発明が解決しょうとする課題
[0006] 現在の微細化された半導体プロセスにおいては、金属配線の厚みが約 5000 A程 度なので、パッドの厚みにより上記応力によるダメージを回避することはできない。 また、近年は作業効率を上げるために、複数の半導体チップを同時にウェハテスト することが多いが、各半導体チップのパッドに各プローブ針を当てる動作を単一の機 構で行う場合、各プローブ針圧にはばらつきがあり全てのプローブ針について最低 限のプローブ針圧を確保しなければならな 、ので、プローブ針圧を高めにせざるを 得ない。
[0007] また不揮発性メモリを混載した半導体チップにおいては、メモリとその他ロジックとで 測定装置が異なるので、測定装置別に複数回にわたってプローブ針圧による応力が かってしまう。
また、多ピン半導体チップに対応するため、プローブ針の針先形状がフラット形状 力もより接触面積の小さいホーユング形状へと変わってきている力 ホーユング形状 にお 、ては応力が狭 、範囲に集中してしまう。
[0008] 以上のように、プローブ針圧によりパッド下の機能素子がダメージを受ける要因が 多々あり、何ら対策を施さずに特許文献 1の方法を適用することは到底できない。 そこで、本発明は、パッド下の機能素子が応力によるダメージを受けることなぐ面 積を縮小することができる半導体装置を提供することを目的とする。
課題を解決するための手段
[0009] 上記目的を達成するために、本発明に係る半導体装置は、半導体基板上に外部 接続用の端子である複数のパッドを有する半導体装置であって、当該半導体装置の 主面における、プローブ針によるプローブ検査時の加圧が許可された第 1の領域に プローブ検査及び組立の両方に用いる兼用パッドを有し、当該半導体装置の主面に おける、プローブ針によるプローブ検査時の加圧が禁止された第 2の領域にプロ一 ブ検査には用いな 、組立用パッドを有することを特徴とする。
発明の効果
[0010] 課題を解決するための手段に記載した半導体装置によれば、プローブ針によるプ ローブ検査時の加圧が禁止された領域に組立用パッドを配列し、プローブ針による プローブ検査時の加圧が許可された領域に兼用パッドを配列して ヽるので、ノッド下 の機能素子が応力によるダメージを受けな 、ようにしつつ、プローブ検査時の加圧を 許可する領域及びパッドピッチ幅を従来よりも狭くすることができ、チップ面積を大幅 に縮小することができる。
[0011] また、半導体装置において、前記兼用パッドはプローブ針による接続に適合し、且 つ、組立に適合する形状を備え、前記組立用パッドは組立に適合する形状を備える ことを特徴としてもよい。
また、半導体装置において、前記第 1の領域は当該半導体装置の主面における外 枠部分に相当し、前記兼用パッドが当該半導体装置の主面における外周に添って 配列されて ヽることを特徴としてもよ!/、。
[0012] これらにより、組立用のパッドに比べてプローブ検査用のパッドが少なくて良い場合 に、狭ピッチ用のプローブ針のすべり量の制約を受けな 、で済む分だけパッドピッチ 方向に垂直な方向の寸法を短くすることができ、チップ面積をさらに縮小することが できる。
また、半導体装置において、前記半導体装置は、さらに、前記第 1の領域に組立に は用いな!/、プローブ検査用パッドを有することを特徴としてもよ!/、。
[0013] また、半導体装置において、前記兼用パッドはプローブ針による接続に適合し、且 つ、組立に適合する形状を備え、前記組立用パッドは組立に適合する形状を備え、 前記プローブ検査用パッドはプローブ針の接続に適合する形状を備え、プローブ針 による接続に適合する形状のパッドピッチ方向の寸法は組立に適合する形状のパッ ドピッチ方向の寸法よりも小さいことを特徴としてもよい。
[0014] また、半導体装置において、前記第 1の領域は当該半導体装置の主面における外 枠部分に相当し、前記兼用パッドと前記プローブ検査用パッドとが当該半導体装置 の主面における外周に添って交互に配列されて 、ることを特徴としてもよ 、。
これらにより、プローブ針による接続に適合する形状のノッドピッチ方向の寸法が、 組立に適合する形状のパッドピッチ方向の寸法よりも小さい場合に、パッド下の機能 素子が応力によるダメージを受けな 、ようにしつつ、プローブ検査時の加圧を許可す る領域及びパッドピッチ幅を従来よりも狭くすることができ、チップ面積を大幅に縮小 することができる。
[0015] 上記目的を達成するために、本発明に係る半導体装置は、半導体基板上に、表層 に位置する外部接続用の端子である複数の接続用パッドと、半導体基板と外層パッ ドとの間の内層に位置する少なくとも 1つの配線用パッドとを有する半導体装置であ つて、当該半導体装置の主面側から見て、接続用パッドの一部又は全部と配線用パ ッドとが重なる部分である重複領域にぉ 、ては、当該接続用パッドの電位と当該配線 用パッドの電位とが同じであることを特徴とする。
[0016] また、半導体装置において、前記配線用パッドはプローブ検査及ひ且立の両方に 用いる兼用パッドであり、プローブ針による接続に適合し、且つ、組立に適合する形 状を備えることを特徴としてもょ 、。
これらにより、ノッド下のソース領域拡散層を金属配線を有さない構成とすることに より、ノ ッドと異電位である金属配線がパッド下界面に存在しなくなつたので、ノッド に対して応力が加わっても、配線間でのクラックショートが構造的に発生しない。
[0017] よって、パッドのレイアウトの自由度が極めて高くなり、チップ面積を縮小することが 極めて容易となる。
また、半導体装置において、前記重複領域における配線用パッドは、前記半導体 基板内に形成されたトランジスタのドレインと接続されており、当該重複領域の形状 は接続用パッドの形状と略同一であることを特徴としてもよい。
[0018] これにより、最下位の金属層がパッドとほぼ同一の大きさで構成されているため、口 ーブ針圧、ボンディングの応力等によりパッド界面下にクラックが発生したとしても、同 電位で構成された最下位の金属層がカバー層の役目を果たし有効に機能するため 故障に至らず、よってより信頼性を高めることができる。 また、半導体装置において、トランジスタのゲートの接続を、接続用パッドと重なる 部分では半導体基板の表面に形成された薄膜により引き出し、接続用パッドと重なら な 、部分では配線用パッドにより引き出すことを特徴としてもょ 、。
[0019] これにより、ソース領域拡散層の抵抗が下がりより望ましい。
また、半導体装置において、前記接続用パッドはプローブ検査に用いる部分とその 他の部分とからなり、前記重複領域は、当該半導体装置の主面側力も見て、前記プ ローブ検査に用いる部分と配線用パッドとが重なる部分であることを特徴としてもよい また、半導体装置において、前記配線用パッドは、プローブ検査及び糸且立の両方 に用いる兼用パッドであり、プローブ検査に用いる部分がプローブ針による接続に適 合し、且つ、組立に用いる部分が組立に適合する形状を備えることを特徴としてもよ い。
[0020] これらにより、プローブ検査に用いる部分の機能素子が応力によるダメージを受け な ヽようにしつつ、プローブ検査時の加圧を許可する領域及びパッドピッチ幅を従来 よりも狭くすることができ、チップ面積を大幅に縮小することができる。
また、半導体装置において、前記配線用パッドは 2層あり、当該半導体装置の主面 側から見て、前記接続用パッドと重なる部分の 1層目と 2層目との間に、ビアが形成さ れて 、な!/、ことを特徴としてもよ!、。
[0021] これにより、ノ¾ /ド界面下における最下位の金属層とパッドとの接続がないので、最 下位の金属層と半導体基板との間のクラックの解析が容易となる。
図面の簡単な説明
[0022] [図 1]本発明の実施例 1における半導体チップ 100を主面側力も見た際の、外部接 続用の端子である複数のパッドのレイアウトを示す図である。
[図 2]各パッドの形状や配置の詳細を示す図である。
[図 3]図 3 (a)は、各パッドを主面側力も見た図であり、図 3 (b)は、図 3 (a)の A— A'間 一点鎖線における断面図であり、図 3 (c)は、図 3 (a)の B— B'間二点鎖線における断 面図である。
[図 4]本発明の実施例 2における半導体チップ 200を主面側力も見た際の、外部接 続用の端子である複数のパッドのレイアウトを示す図である。
[図 5]各パッドの形状や配置の詳細を示す図である。
[図 6]図 6 (a)は、各パッドを主面側力も見た図であり、図 6 (b)は、図 6 (a)の A— A'間 一点鎖線における断面図であり、図 6 (c)は、図 6 (a)の B— B'間二点鎖線における断 面図である。
圆 7]図 7 (a)は、本発明の実施例 3における半導体チップ 300が有する外部接続用 の端子であるパッド及びその周辺を主面側から見た図であり、図 7 (b)は、図 7 (a)中 の A— A'鎖線における断面図である。
[図 8]図 8 (a)は、図 7 (a)中の B— B'鎖線における断面図であり、図 8 (b)は、 07 (a) 中の C C'鎖線における断面図であり、図 8 (c)は、図 7 (a)中の D— D'鎖線における 断面図である。
[図 9]図 7 (b)中の E— E'鎖線における主面に平行な断面を示す図であり、最上位層 及び中間層の金属配線のパターンに相当する。
[図 10]図 7 (b)中の F— F'鎖線における主面に平行な断面を示す図であり、最下位層 の金属配線のパターンに相当する。
[図 11]本発明の実施例 3における兼用パッド及びその周辺の回路図を示す。
[図 12]図 12 (a)は、本発明の実施例 4における半導体チップ 400が有する外部接続 用の端子であるパッド及びその周辺を主面側から見た図であり、図 12 (b)は、図 12 ( a)中の A-A'鎖線における断面図である。
[図 13]図 13 (a)は、図 12 (a)中の B— B'鎖線における断面図であり、図 13 (b)は、図 12 (a)中の C C'鎖線における断面図であり、図 13 (c)は、図 12 (a)中の D— D'鎖 線における断面図である。
[図 14]図 12 (b)中の F— F'鎖線における主面に平行な断面を示す図であり、最下位 層の金属配線のパターンに相当する。
[図 15]図 15 (a)は、本発明の実施例 5における半導体チップ 500が有する外部接続 用の端子であるパッド及びその周辺を主面側から見た図であり、図 15 (b)は、図 15 ( a)中の A-A'鎖線における断面図である。
[図 16]図 16 (a)は、図 15 (a)中の B— B'鎖線における断面図であり、図 16 (b)は、図 15 (a)中の C-C'鎖線における断面図であり、図 16 (c)は、図15 (&)中の0—0'鎖 線における断面図である。
[図 17]図 16 (b)中の E— E'鎖線における主面に平行な断面を示す図であり、最上位 層及び中間層の金属配線のパターンに相当する。
符号の説明
100 半導体チップ
101 想 ¾¾界線
102 第 1領域
103 第 2領域
104 電気 縁体層
110 兼用パッド
111 パッド開口
112 最上層金属配線層
113 金属配線層
114 コンタクト群
115 パッド取り出し口
116 コンタクト
117 コンタクト
118 最下位の金属層
119 コンタクト
120 プローブ検査用パッド
121 パッド開口
122 最上層金属配線層
123 金属配線層
124 コンタクト群
125 パッド取り出し口
126 コンタクト
127 コンタクト 128 最下位の金属層
129 コンタクト
130 組立用パッド
131 パッド開口
132 最上層金属配線層
133 金属配線層
134 コンタクト群
135 パッド取り出し口
136 コンタクト
137 コンタクト
140 半導体基板
141 拡散領域
142 拡散領域
151 プローブ針
152 ノ ンプ
153 プローブ針
154 ノ ンプ
200 半導体チップ
201 Ίί¾» ク^ * ^<
202 第 1領域
203 第 2領域
204 ¾気 縁体層
210 兼用パッド
211 パッド開口
212 最上層金属配線層
213 金属配線層
214 コンタクト群
215 パッド取り出し口 216 コンタクト
217 コンタクト
218 最下位の金属層
219 コンタクト
220 組立用パッド
221 ノッド、開口
222 最上層金属配線層
223 金属配線層
224 コンタクト群
225 パッド取り出し口
226 コンタクト
227 コンタクト
228 最下位の金属層
229 コンタクト
230 半導体基板
231 拡散領域
232 拡散領域
241 プローブ針
242 ノ ンプ
243 バンプ
300 半導体チップ
301 電 ；) ¾体層
310 兼用パッド
311 ノ ッド、開口
312 最上層金属配線層
313 金属配線層
314 コンタク卜群
315 コンタクト群 316 コンタクト群
317 最下位の金属層
318 コンタクト群
319 コンタクト群
320 金属配線
321 最上層金属配線層
322 金属配線層
323 コンタクト群
324 コンタクト群
325 最下位の金属層
326 コンタクト群
330 金属配線
331 最上層金属配線層
332 金属配線層
333 コンタクト群
334 コンタクト群
335 最下位の金属層
336 コンタクト群
340 ゲート電極
341 ゲート酸化膜
342 コンタクト
343 配線層
350 ゲート電極
351 ゲート酸化膜
352 コンタクト
353 配線層
360 P型半導体基板
361 N型ゥエル 362 拡散領域
363 拡散領域
364 拡散領域
365 拡散領域
400 半導体チップ
415 コンタクト群
416 コンタクト群
417 最下位の金属層
500 半導体チップ
510 兼用パッド
511 最上層金属配線層
512 金属配線層
513 コンタクト群
514 パッド取り出し口
515 コンタクト群
516 コンタクト群
520 金属配線
521 最上層金属配線層
522 金属配線層
523 コンタクト群
発明を実施するための最良の形態
[0024] (実施例 1)
<概要 >
本発明の実施例 1は、半導体チップにおいて、チップ面積を縮小することが可能な 新しいパッドのレイアウトを提案するものであり、プローブ検査が出来ない領域に組立 専用のパッドを配置し、プローブ検査が出来る領域に、プローブ検査及び組立用の 兼用パッドとプローブ検査専用のパッドとを交互に配置する。
[0025] く構成〉 図 1は、本発明の実施例 1における半導体チップ 100を主面側力も見た際の、外部 接続用の端子である複数のパッドのレイアウトを示す図である。
図 1に示すように、半導体チップ 100の主面は、仮想境界線 101と外周との間の半 導体チップ 100の外枠部分に相当する第 1領域 102、及び、仮想境界線 101の内側 部分である第 2領域 103に 2分される。
[0026] 第 1領域 102は、プローブ針によるプローブ検査時の加圧を許可する領域であり、 プローブ検査及び組立の両方に用いる兼用パッド 110と、組立には用いないプロ一 ブ検査用パッド 120とが、外周に添って交互に、組立に必要な所定の間隔を空けて 配列されている。
第 2領域 103の直下の半導体チップ 100の内部には、チップ独自の機能を実現す る機能素子を有する回路形成部（図示せず)が有り、第 2領域 103は、回路形成部へ のダメージを回避するためにプローブ針によるプローブ検査時の加圧を禁止する領 域であり、プローブ検査には用いない組立用パッド 130が仮想境界線 101に添って 配列されている。ここで組立用パッド 130とプローブ検査用パッド 120とは同数であり 、これらはペアでパッドピッチ方向に対する中心線がほぼ一致するように、組立に必 要な所定の間隔を空けて配列されて 、る。
[0027] 図 2は、各パッドの形状や配置の詳細を示す図である。
図 2にお 、て、横縞の円は組立用のボンディング又はパンピング等の占有位置を、 縦縞の楕円はプローブ検査用のプロ一ビングの占有位置を示して 、る。
ここでパッド面への安定したボンディングやパンピング等が出来る組立用の最小パ ッド寸法を幅 71 m X長さ 71 m、プローブの針先のパッド面に対するすべり量を 考慮してプロ一ビングが出来るプローブ検査用の最小パッド寸法を幅 47 m X長さ 118 mと規定したので、各パッドの寸法及びレイアウトはを以下のように決まる。
[0028] 兼用パッド 110のパッド寸法は、組立用の最小幅（71 μ m) Xプローブ検査用の最 /J、長さ（118 m)となる。
プローブ検査用パッド 120のパッド寸法は、プローブ検査用最小幅（47 m) Xプ ローブ検査用の最小長さ（118 m)となる。
組立用パッド 130のパッド寸法は、組立用の最小幅（71 m) X組立用の最小長さ (71 ^ m)となる。
[0029] また兼用パッド 110とプローブ検査用パッド 120との間隔は、絶縁を確保出来るパ ッド間セパレーシヨン距離（3 μ m)であり、プローブ検査用パッド 120と組立用パッド 1 30とのパッドピッチ方向に垂直な方向の間隔は、組立における制約に基づ 、た寸法 であって、例えば兼用パッド 110と組立用パッド 130とを同時にボンディング又はバン ビング等できるような組立用セパレーシヨン距離 (74 μ m)である。
[0030] このようなレイアウトの結果、パッドピッチ幅は、（兼用パッド 110の幅（71 μ m) +プ ローブ検査用パッド 120の幅（47 μ m) ) Z2+パッド間セパレーシヨン距離（3 μ m) = 62 /ζ πιとなり、また、第 1領域 102の枠幅は最低 118 mあればよい。
例えば従来のように、兼用パッドのみを単純に並べたとすると、パッドピッチ幅は、 兼用パッド 110の幅（71 μ m) +セパレーシヨン距離（3 μ η = 74 μ mとなり、本発 明よりも 19%以上も広い。また実際には、組立における制約のために兼用パッドを 3 μ mの間隔で並べることはできず、例えばパッドピッチ幅は 120 m程度必要であり 、本発明よりも 93%以上も広い。また、第 1領域の枠幅を広くして 2段に配列したとし ても、第 1領域の枠幅は最低でも、組立用の最小幅（71 m) X 2 +組立用セパレー シヨン距離（74 m) = 216 mとなり、本発明よりも 95%以上も広 ヽ。
[0031] 図 3 (a)は、各パッドを主面側から見た図であり、図 3 (b)は、図 3 (a)の A— A'間一 点鎖線における断面図であり、図 3 (c)は、図 3 (a)の B— B '間二点鎖線における断面 図である。
図 3 (a)—（c)に示すように、兼用パッド 110上にパッド開口 1 11を、プローブ検査 用パッド 120上にパッド開口 121を、組立用パッド 130上にパッド開口 131を有し、主 面側の各パッド開口を除く部分は電気絶縁体層 104で覆われて 、る。
[0032] また、図 3 (b)に示すように、主面側を上にすると、兼用パッド 110は、最上層金属 配線層 112とその下の金属配線層 113とこれらの間を接続するコンタクト群 114 (ビア )と力 形成されている。また兼用パッド 110は、パッド取り出し口 115、コンタクト 116 、及びコンタクト 117を介して最下位の金属層 118と接続され、最下位の金属層 118 はコンタクト 119を介して半導体基板 140上に形成された回路の拡散領域 141と接 続されている。なお、図 3 (b)中の兼用パッド 110の上には、ウェハ検査時に接触す るプローブ針 151と組立時に形成される組立用のバンプ 152とを破線で示して 、る。
[0033] また、図 3 (c)に示すように、主面側を上にすると、プローブ検査用パッド 120は、最 上層金属配線層 122とその下の金属配線層 123とこれらの間を接続するコンタクト群 124とから形成され、組立用パッド 130は、最上層金属配線層 132とその下の金属 配線層 133とこれらの間を接続するコンタクト群 134とから形成されている。またプロ 一ブ検查用パッド 120は、パッド取り出し口 125、コンタクト 126、及びコンタクト 127 を介して最下位の金属層 128と接続され、組立用パッド 130は、パッド取り出し口 13 5、コンタクト 136、及びコンタクト 137を介して最下位の金属層 128と接続され、最下 位の金属層 128はコンタクト 129を介して半導体基板 140上に形成された回路の拡 散領域 142と接続されている。なお図 3 (c)中のプローブ検査用パッド 120の上には ウェハ検査時に接触するプローブ針 153を、組立用パッド 130の上には組立時に形 成されるバンプ 154を破線で示している。
[0034] くまとめ >
以上のように、本発明の実施例 1によれば、プローブ針による接続に適合する形状 のパッドピッチ方向の寸法力 組立に適合する形状のパッドピッチ方向の寸法よりも 小さ 、場合に、プローブ針によるプローブ検査時の加圧が禁止された領域に組立用 ノ^ドを配列し、プローブ針によるプローブ検査時の加圧が許可された領域に兼用 パッドとプローブ検査用パッドとを交互に配列しているので、パッド下の機能素子が 応力によるダメージを受けな 、ようにしつつ、プローブ検査時の加圧を許可する領域 及びパッドピッチ幅を従来よりも狭くすることができ、チップ面積を大幅に縮小すること ができる。
(実施例 2)
<概要 >
本発明の実施例 2は、組立用のパッドに比べてプローブ検査用のパッドが少なくて 良い場合に、実施例 1からプローブ検査専用のノ¾ドを削除するものであり、実施例 1の様に狭ピッチ用のプローブ針のすべり量の制約を受けないで済むので、兼用パ ッドのパッドピッチ方向に垂直な方向の寸法を短くし、チップ面積をさらに縮小する。
[0035] く構成〉 図 4は、本発明の実施例 2における半導体チップ 200を主面側から見た際の、外部 接続用の端子である複数のパッドのレイアウトを示す図である。
図 4に示すように、半導体チップ 200の主面は、仮想境界線 201と外周との間の半 導体チップ 200の外枠部分に相当する第 1領域 202、及び、仮想境界線 201の内側 部分である第 2領域 203に 2分される。
[0036] 第 1領域 202は、プローブ針によるプローブ検査時の加圧を許可する領域であり、 プローブ検査及び組立の両方に用いる兼用パッド 210力 外周に添って、組立に必 要な所定の間隔を空けて配列されて 、る。
第 2領域 203の直下の半導体チップ 200の内部には、チップ独自の機能を実現す る機能素子を有する回路形成部（図示せず)が有り、第 2領域 203は、回路形成部へ のダメージを回避するためにプローブ針によるプローブ検査時の加圧を禁止する領 域であり、プローブ検査には用いない組立用パッド 220が仮想境界線 201に添って 、組立に必要な所定の間隔を空けて配列されて 、る。
[0037] 図 5は、各パッドの形状や配置の詳細を示す図である。
図 5にお 、て、横縞の円は組立用のボンディング又はパンピング等の占有位置を、 縦縞の楕円はプローブ検査用のプロ一ビングの占有位置を示して 、る。
ここでパッド面への安定したボンディングやパンピング等が出来る組立用の最小パ ッド寸法を幅 71 m X長さ 71 μ m、幅 71 μ mのパッドに対応する広ピッチ用のプロ 一ブ針を用いてプロ一ビングが出来るプローブ検査用の最小パッド寸法を幅 71 μ m X長さ 71 μ mと規定したので、各パッドの寸法及びレイアウトはを以下のように決まる
[0038] 兼用パッド 210のパッド寸法は、組立用及びプローブ検査用の最小幅（71 ^ m) X 組立用及びプローブ検査用の最小長さ（71 μ m)となる。
組立用パッド 220のパッド寸法は、組立用の最小幅（71 m) X組立用の最小長さ (71 ^ m)となる。
また兼用パッド 210同士の間隔は、組立における制約に基づいた寸法であって、 実施例 1と同様なパッドピッチ幅（62 m)の場合には 53 mとなり、兼用パッド 210 と組立用パッド 220との、パッドピッチ方向に垂直な方向の間隔は、実施例 1と同様 に組立用セパレーシヨン距離（74 μ m)である。
[0039] このようなレイアウトの結果、パッドピッチ幅は、（（兼用パッド 210の幅（71 ^ m) + セノ レーション距離（53 111))72 = 62 111となり、また、第 1領域 202の枠幅は最 低 71 mあればよい。
実施例 1と比較すると、ノッドピッチ幅は同じである力 第 1領域の枠幅が 118 m 力ら 71 μ mへと 60%程度に減少して!/ヽる。
[0040] 図 6 (a)は、各パッドを主面側から見た図であり、図 6 (b)は、図 6 (a)の A— A'間一 点鎖線における断面図であり、図 6 (c)は、図 6 (a)の B— B'間二点鎖線における断面 図である。
図 6 (a)—（c)に示すように、兼用パッド 210上にパッド開口 211を、組立用パッド 2 20上にパッド開口 221を有し、主面側の各パッド開口を除く部分は電気絶縁体層 20 4で覆われている。
[0041] また、図 6 (b)に示すように、主面側を上にすると、兼用ノ¾ド 210は、最上層金属 配線層 212とその下の金属配線層 213とこれらの間を接続するコンタクト群 214とか ら形成されている。また兼用パッド 210は、パッド取り出し口 215、コンタクト 216、及 びコンタクト 217を介して最下位の金属層 218と接続され、最下位の金属層 218はコ ンタクト 219を介して半導体基板 230上に形成された回路の拡散領域 231と接続さ れている。なお、図 6 (b)中の兼用パッド 210の上には、ウェハ検査時に接触するプ ローブ針 241と組立時に形成される組立用のバンプ 242とを破線で示している。
[0042] また、図 6 (c)に示すように、主面側を上にすると、組立用パッド 220は、最上層金 属配線層 222とその下の金属配線層 223とこれらの間を接続するコンタクト群 224と から形成されている。また組立用パッド 220は、ノッド取り出し口 225、コンタクト 226 、及びコンタクト 227を介して最下位の金属層 228と接続され、最下位の金属層 228 はコンタクト 229を介して半導体基板 230上に形成された回路の拡散領域 232と接 続されている。なお図 6 (c)中の組立用パッド 220の上には組立時に形成されるバン プ 243を破線で示して 、る。
[0043] <まとめ >
以上のように、本発明の実施例 2によれば、組立用のパッドに比べてプローブ検査 用のノッドが少なくて良い場合に、実施例 1よりも狭ピッチ用のプローブ針のすべり量 の制約を受けないで済む分だけパッドピッチ方向に垂直な方向の寸法を短くすること ができ、チップ面積をさらに縮小することができる。
(実施例 3)
<概要 >
本発明の実施例 3は、半導体チップにおいて、チップ面積を縮小することが可能な 新しいパッド下界面の構造を提案するものであり、ノ ッドと異電位である VDD、 VSS 等の金属配線をパッド下界面に存在させない構造とすることにより、パッドに対して応 力が加わっても、配線間でのクラックショートが構造的に発生しなくなるので、ノ ッドの レイアウトの自由度が極めて高くなり、チップ面積を縮小することが容易となる。
[0044] <構成 >
本発明の実施例 3では、配線層が比較的少なく低コストな 3層配線プロセスにお ヽ て、端子より入来するサージ電圧に対する ESD保護素子をパッドの下に形成する半 導体チップの例を示す。
図 7 (a)は、本発明の実施例 3における半導体チップ 300が有する外部接続用の端 子であるパッド及びその周辺を主面側力 見た図であり、図 7 (b)は、図 7 (a)中の A— A'鎖線における断面図である。
[0045] 図 8 (a)は、図 7 (a)中の B— B'鎖線における断面図であり、図 8 (b)は、図 7 (a)中の C C'鎖線における断面図であり、図 8 (c)は、図 7 (a)中の D— D'鎖線における断面 図である。
図 9は、図 7 (b)中の E— E'鎖線における主面に平行な断面を示す図であり、最上 位層及び中間層の金属配線のパターンに相当する。
[0046] 図 10は、図 7 (b)中の F— F'鎖線における主面に平行な断面を示す図であり、最下 位層の金属配線のパターンに相当する。
図 11は、本発明の実施例 3における兼用パッド及びその周辺の回路図を示す。 半導体チップ 300は、図 7 (a)に示すように、高電位な電源（以下、「VDD」と記す） が供給される金属配線 320と低電位な電源 (以下、「VSS」と記す)が供給される金属 配線 330の間に、外部接続用の端子であつてプローブ検査及び組立の両方に用い る兼用パッド 310を有し、兼用パッド 310上にノッド開口 311を有し、主面側のパッド 開口 311を除く部分は電気絶縁体層 301で覆われて 、る。
[0047] また、図 7 (b)、図 8 (a)—（c)に示すように、主面側を上にすると、兼用パッド 310は 最上層金属配線層 312とその下の金属配線層 313とこれらの間を接続するコンタクト 群 314とから形成され、金属配線 320は最上層金属配線層 321とその下の金属配線 層 322とこれらの間を接続するコンタクト群 323と力も形成され、金属配線 330は最上 層金属配線層 331とその下の金属配線層 332とこれらの間を接続するコンタクト群 3 33とから形成されている。
[0048] また図 8 (a)—図 8 (c)に示すように、半導体チップ 300は、兼用パッド 310の電位を ドレイン側に、金属配線 320の電位をソース側に、ゲート電極 340をゲート側に形成 した P型 CMOS保護トランジスタと、兼用パッド 310の電位をドレイン側に、金属配線 330の電位をソース側に、ゲート電極 350をゲートに形成した N型 CMOS保護トラン ジスタとを形成している。
[0049] また、図 8 (a)に示すように、兼用パッド 310は、コンタクト群 315、 316を介して最下 位の金属層 317と接続され、最下位の金属層 317はコンタクト群 318、 319を介して 、 P型半導体基板 360上の N型ゥエル (N-well) 361内に形成された P型 CMOS保 護トランジスタのドレインとなる P +拡散領域 362、及び P型半導体基板 360上に形成 された N型 CMOS保護トランジスタのドレインとなる N +拡散領域 363に接続されて いる。
[0050] また、図 8 (b)に示すように、ゲート電極 340の下にゲート酸ィ匕膜 341が形成されて おり、ゲート電極 340は、兼用パッド 310、金属配線 320、金属配線 330と重ならない 部分において、コンタクト 342を介して配線層 343に接続され、他の素子と接続され る。同様にゲート電極 350の下にゲート酸ィ匕膜 351が形成されており、ゲート電極 35 0は、兼用パッド 310、金属配線 320、金属配線 330と重ならない部分において、コン タクト 352を介して配線層 353に接続され、他の素子と接続される。
[0051] また、図 8 (c)に示すように、金属配線 320は、コンタクト群 324を介して最下位の金 属層 325と接続され、最下位の金属層 325はコンタクト群 326を介して、 P型半導体 基板 360上の N型ゥエル 361内に形成された P型 CMOS保護トランジスタのゲートと なる P +拡散領域 364と接続され、金属配線 330は、コンタクト群 334を介して最下 位の金属層 335と接続され、最下位の金属層 335はコンタクト群 336を介して、 P型 半導体基板 360上に形成された N型 CMOS保護トランジスタのゲートとなる N +拡 散領域 365と接続されて ヽる。
[0052] ここで、図 7 (b)、図 8 (a)に示すように、 N +拡散領域 363はコンタクト群 318を介し て最下位の金属層 317に接続される力 これに対して図 7 (b)、図 8 (c)に示すように 、 N+拡散領域 365は、兼用パッド 310の下では、金属配線を有さず拡散層のみの 構成であり、兼用パッド 310と重ならない部分では配線用パッドにより引き出し、金属 配線 330の下で、コンタクト群 336、最下位の金属層 335、及びコンタクト群 334を介 して金属配線 330に接続されて 、る。
[0053] 同様に、図 8 (a)に示すように、 P +拡散領域 362はコンタクト群 319を介して最下 位の金属層 317に接続される力 これに対して図 8 (c)に示すように、 P +拡散領域 3 64は、兼用パッド 310の下では、金属配線を有さず拡散層のみの構成であり、兼用 ノッド 310と重ならない部分では配線用パッドにより引き出し、金属配線 320の下で、 コンタクト群 326、最下位の金属層 325、及びコンタクト群 324を介して金属配線 320 に接続されている。
[0054] なお、 N +拡散領域 365や P +拡散領域 364等の兼用パッド 310の下のソース領 域拡散層は、サリサイド拡散層等の表面に形成した薄膜を用いて抵抗を下げることが 望ましい。
また、兼用パッド 310が、プローブ検査に用いる部分とその他の部分とからなる場合 には、 N+拡散領域 365及び P+拡散領域 364は、少なくともプローブ検査に用いる 部分の下で、属配線を有さず拡散層のみの構成であればよい。
[0055] くまとめ >
以上のように、本発明の実施例 3によれば、ノ¾ /ド下のソース領域拡散層を金属配 線を有さない構成とすることにより、パッドと異電位である金属配線力 Sパッド下界面に 存在しなくなつたので、ノッドに対して応力が加わっても、配線間でのクラックショート が構造的に発生しない。
[0056] よって、パッドのレイアウトの自由度が極めて高くなり、チップ面積を縮小することが 極めて容易となる。
(実施例 4)
<概要 >
本発明の実施例 4は、実施例 3の半導体チップの変形例であり、最下位層の金属 配線のパターンのみが異なり、パッドとほぼ同一の大きさとし、より信頼性を高めたも のである。
[0057] く構成〉
図 12 (a)は、本発明の実施例 4における半導体チップ 400が有する外部接続用の 端子であるパッド及びその周辺を主面側力 見た図であり、図 12 (b)は、図 12 (a)中 の A— A'鎖線における断面図である。
図 13 (a)は、図 12 (a)中の B— B'鎖線における断面図であり、図 13 (b)は、図 12 (a )中の C C'鎖線における断面図であり、図 13 (c)は、図 12 (a)中の D— D'鎖線にお ける断面図である。
[0058] ここで、図 12 (b)中の E— E'鎖線における主面に平行な断面を示す図は、実施例 3 と同様である。
図 14は、図 12 (b)中の F— F'鎖線における主面に平行な断面を示す図であり、最 下位層の金属配線のパターンに相当する。
なお、実施例 3と同様な構成要素には同一番号を付し、その説明を省略する。
[0059] 本発明の実施例 4では、各図において、実施例 3のコンタクト群 315、コンタクト群 3 16、最下位の金属層 317が、それぞれコンタクト群 415、コンタクト群 416、最下位の 金属層 417に置き換えている。
最下位の金属層 417は、実施例 3の最下位の金属層 317の形状と兼用パッド 310 の形状とを合わせたような形状であり、最下位の金属層 417と兼用パッド 310との重 複領域の形状は兼用パッド 310の形状と略同一である。
[0060] コンタクト群 415、コンタクト群 415は、最下位の金属層 417の形状の変更にともな い、コンタクト数が増えただけである。
<まとめ >
以上のように、本発明の実施例 4によれば、最下位の金属層がパッドとほぼ同一の 大きさで構成されているため、ローブ針圧、ボンディングの応力等によりパッド界面下 にクラックが発生したとしても、同電位で構成された最下位の金属層がカバー層の役 目を果たし有効に機能するため故障に至らず、よってより信頼性を高めることができ る。
(実施例 5)
<概要 >
本発明の実施例 5は、実施例 4の半導体チップの変形例であり、最下位の金属層と ノッドとの接続の仕方のみが異なり、当該接続をパッド界面下において行わず、新た に設けたパッド取り出し口にお 、てのみ行 、、クラックの解析を容易にするものである
[0061] <構成 >
図 15 (a)は、本発明の実施例 5における半導体チップ 500が有する外部接続用の 端子であるパッド及びその周辺を主面側力 見た図であり、図 15 (b)は、図 15 (a)中 の A— A'鎖線における断面図である。
図 16 (a)は、図 15 (a)中の B— B'鎖線における断面図であり、図 16 (b)は、図 15 (a )中の C C'鎖線における断面図であり、図 16 (c)は、図 15 (a)中の D— D'鎖線にお ける断面図である。
[0062] 図 17は、図 16 (b)中の E— E'鎖線における主面に平行な断面を示す図であり、最 上位層及び中間層の金属配線のパターンに相当する。
ここで、図 16 (b)中の F— F'鎖線における主面に平行な断面を示す図は、実施例 4 と同様である。
なお、実施例 4と同様な構成要素には同一番号を付し、その説明を省略する。
[0063] 本発明の実施例 5では、各図において、実施例 4の兼用パッド 310、最上層金属配 線層 312、金属配線層 313、コンタクト群 314、金属配線 320、最上層金属配線層 3 21、金属配線層 322、コンタクト群 323が、それぞれ兼用パッド 510、最上層金属配 線層 511、金属配線層 512、コンタクト群 513、金属配線 520、最上層金属配線層 5 21、金属配線層 522、コンタクト群 523に置き換え、コンタクト群 315、コンタクト群 31 6を無くし、パッド取り出し口 514、コンタクト群 515、コンタクト群 516を追加している。 [0064] また本発明の実施例 5では、パッド界面下における最下位の金属層とパッドとの接 続であるコンタクト群 315、コンタクト群 316を無くし、ノッド取り出し口 514を新たに設 けたため、兼用パッド 510、金属配線 520の形状が変わり、ノ ッド取り出し口 514で、 コンタクト群 515、コンタクト群 516により、最下位の金属層とパッドとを接続している。
[0065] くまとめ〉
以上のように、本発明の実施例 5によれば、ノ¾ /ド界面下における最下位の金属層 とパッドとの接続がないので、最下位の金属層と半導体基板との間のクラックの解析 が容易となる。
産業上の利用可能性
[0066] 本発明は、あらゆる半導体集積回路に適用することができる。本発明によって、従 来よりも半導体チップの面積を大幅に縮小することができるので、着実にコストを下げ ることができ、その産業的利用価値は極めて高い。

Claims

請求の範囲
[1] 半導体基板上に外部接続用の端子である複数のパッドを有する半導体装置であつ て、
当該半導体装置の主面における、プローブ針によるプローブ検査時の加圧が許可 された第 1の領域に、プローブ検査及び組立の両方に用いる兼用パッドを有し、 当該半導体装置の主面における、プローブ針によるプローブ検査時の加圧が禁止 された第 2の領域に、プローブ検査には用いない組立用パッドを有すること
を特徴とする半導体装置。
[2] 前記兼用パッドは、プローブ針による接続に適合し、且つ、組立に適合する形状を 備え、
前記組立用パッドは、組立に適合する形状を備えること
を特徴とする請求項 1に記載の半導体装置。
[3] 前記第 1の領域は、当該半導体装置の主面における外枠部分に相当し、
前記兼用パッドが、当該半導体装置の主面における外周に添って配列されている こと
を特徴とする請求項 1に記載の半導体装置。
[4] 前記半導体装置は、さらに、
前記第 1の領域に、組立には用いないプローブ検査用パッドを有すること を特徴とする請求項 1に記載の半導体装置。
[5] 前記兼用パッドは、プローブ針による接続に適合し、且つ、組立に適合する形状を 備え、
前記組立用パッドは、組立に適合する形状を備え、
前記プローブ検査用パッドは、プローブ針の接続に適合する形状を備え、 プローブ針による接続に適合する形状のパッドピッチ方向の寸法は、組立に適合 する形状のノッドピッチ方向の寸法よりも小さいこと
を特徴とする請求項 4に記載の半導体装置。
[6] 前記第 1の領域は、当該半導体装置の主面における外枠部分に相当し、
前記兼用パッドと前記プローブ検査用パッドとが、当該半導体装置の主面における 外周に添って、交互に配列されていること
を特徴とする請求項 3に記載の半導体装置。
[7] 半導体基板上に、表層に位置する外部接続用の端子である複数の接続用パッドと 、半導体基板と外層パッドとの間の内層に位置する少なくとも 1つの配線用パッドとを 有する半導体装置であって、
当該半導体装置の主面側から見て、接続用パッドの一部又は全部と配線用パッド とが重なる部分である重複領域においては、当該接続用パッドの電位と当該配線用 パッドの電位とが同じであること
を特徴とする半導体装置。
[8] 前記配線用パッドは、プローブ検査及び組立の両方に用いる兼用パッドであり、プ ローブ針による接続に適合し、且つ、組立に適合する形状を備えること
を特徴とする請求項 7に記載の半導体装置。
[9] 前記重複領域における配線用パッドは、前記半導体基板内に形成されたトランジス タのドレインと接続されており、当該重複領域の形状は接続用パッドの形状と略同一 であること
を特徴とする請求項 7に記載の半導体装置。
[10] トランジスタのゲートの接続を、接続用パッドと重なる部分では半導体基板の表面に 形成された薄膜により引き出し、接続用パッドと重ならない部分では配線用パッドによ り引き出すこと
を特徴とする請求項 7に記載の半導体装置。
[11] 前記接続用パッドは、プローブ検査に用いる部分とその他の部分とからなり、
前記重複領域は、
当該半導体装置の主面側から見て、前記プローブ検査に用いる部分と配線用パッ ド'とが重なる咅分であること
を特徴とする請求項 7に記載の半導体装置。
[12] 前記配線用パッドは、プローブ検査及び組立の両方に用いる兼用パッドであり、プ ローブ検査に用いる部分がプローブ針による接続に適合し、且つ、組立に用いる部 分が組立に適合する形状を備えること を特徴とする請求項 11に記載の半導体装置。
[13] 前記配線用パッドは 2層あり、
当該半導体装置の主面側から見て、前記接続用パッドと重なる部分の、 1層目と 2 層目との間に、ビアが形成されていないこと
を特徴とする請求項 7に記載の半導体装置。
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