JP4611067B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4611067B2 JP4611067B2 JP2005073682A JP2005073682A JP4611067B2 JP 4611067 B2 JP4611067 B2 JP 4611067B2 JP 2005073682 A JP2005073682 A JP 2005073682A JP 2005073682 A JP2005073682 A JP 2005073682A JP 4611067 B2 JP4611067 B2 JP 4611067B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- assembly
- layer
- metal wiring
- probe inspection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
- H01L2224/05096—Uniform arrangement, i.e. array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Description
半導体チップの面積が縮小されると、1ウエハあたりの製造数が増え、かつ歩留まりも上がる傾向があるので、着実にコストが下がる。
一方、半導体チップの表面には、検査や組立の際に外部と接続するために用いるパッドを備えなければならず、このパッドのサイズや配列には、検査時や組立時における個々の制約があるため、パッド配置領域の面積は、さほど縮小されていないのが現状である。
特に、高機能を有する多ピン半導体チップにおいては、半導体集積回路の回路面積によらずに、パッドの配列のみによってチップサイズが決まってしまうパッド律則が起きてしまい、いかに半導体プロセスの技術向上が目覚しくとも、パッド配置領域の面積を縮小しない限り、多ピン半導体チップの面積の大幅な縮小は望めない。
特許文献1の方法では、機能素子上にパッドを配置するので、パッド下界面にウエハテスト時のプローブ針圧等による応力がかかり、半導体プロセスの微細化が進むにつれパッド下の機能素子がダメージを受け易くなる。このように特許文献1は信頼性にかかわる重大な課題を有している。
また、近年は作業効率を上げるために、複数の半導体チップを同時にウエハテストすることが多いが、各半導体チップのパッドに各プローブ針を当てる動作を単一の機構で行う場合、各プローブ針圧にはばらつきがあり全てのプローブ針について最低限のプローブ針圧を確保しなければならないので、プローブ針圧を高めにせざるを得ない。
また、多ピン半導体チップに対応するため、プローブ針の針先形状がフラット形状からより接触面積の小さいホーニング形状へと変わってきているが、ホーニング形状においては応力が狭い範囲に集中してしまう。
そこで、本発明は、パッド下の機能素子が応力によるダメージを受けることなく、面積を縮小することができる半導体装置を提供することを目的とする。
半導体装置の外周から内側に所定の幅をもつ第1の領域に兼用パッドおよびプローブ検査用パッドを交互に配列することによっても、組立用パッド下の機能素子が応力によるダメージを受けないようにしつつ、第1の領域及びパッドピッチ幅を従来よりも狭くすることができ、チップ面積を大幅に縮小することができる。
これらにより、パッド下のソース領域拡散層を金属配線を有さない構成とすることにより、パッドと異電位である金属配線がパッド下界面に存在しなくなったので、パッドに対して応力が加わっても、配線間でのクラックショートが構造的に発生しない。
また、半導体装置において、前記重複領域における配線用パッドは前記半導体基板内に形成されたトランジスタのドレインと接続されており、当該重複領域の形状は接続用パッドの形状と略同一であることを特徴としてもよい。
また、半導体装置において、トランジスタのゲートの接続を、接続用パッドと重なる部分では半導体基板の表面に形成された薄膜により引き出し、接続用パッドと重ならない部分では配線用パッドにより引き出すことを特徴としてもよい。
また、半導体装置において、前記接続用パッドはプローブ検査に用いる部分とその他の部分とからなり、前記重複領域は、当該半導体装置の主面側から見て、前記プローブ検査に用いる部分と配線用パッドとが重なる部分であることを特徴としてもよい。
また、半導体装置において、前記配線用パッドは、プローブ検査及び組立の両方に用いる兼用パッドであり、プローブ検査に用いる部分がプローブ針による接続に適合し、且つ、組立に用いる部分が組立に適合する形状を備えることを特徴としてもよい。
また、半導体装置において、前記配線用パッドは2層あり、当該半導体装置の主面側から見て、前記接続用パッドと重なる部分の1層目と2層目との間にビアが形成されていないことを特徴としてもよい。
<概要>
本発明の実施の形態1は、半導体チップにおいて、チップ面積を縮小することが可能な新しいパッドのレイアウトを提案するものであり、プローブ検査が出来ない領域に組立専用のパッドを配置し、プローブ検査が出来る領域に、プローブ検査及び組立用の兼用パッドとプローブ検査専用のパッドとを交互に配置する。
図1は、本発明の実施の形態1における半導体チップ100を主面側から見た際の、外部接続用の端子である複数のパッドのレイアウトを示す図である。
図1に示すように、半導体チップ100の主面は、仮想境界線101と外周との間の半導体チップ100の外枠部分に相当する第1領域102、及び、仮想境界線101の内側部分である第2領域103に2分される。
第2領域103の直下の半導体チップ100の内部には、チップ独自の機能を実現する機能素子を有する回路形成部(図示せず)が有り、第2領域103は、回路形成部へのダメージを回避するためにプローブ針によるプローブ検査時の加圧を禁止する領域であり、プローブ検査には用いない組立用パッド130が仮想境界線101に添って配列されている。ここで組立用パッド130とプローブ検査用パッド120とは同数であり、これらはペアでパッドピッチ方向に対する中心線がほぼ一致するように、組立に必要な所定の間隔を空けて配列されている。
図2において、横縞の円は組立用のボンディング又はバンピング等の占有位置を、縦縞の楕円はプローブ検査用のプロービングの占有位置を示している。
ここでパッド面への安定したボンディングやバンピング等が出来る組立用の最小パッド寸法を幅71μm×長さ71μm、プローブの針先のパッド面に対するすべり量を考慮してプロービングが出来るプローブ検査用の最小パッド寸法を幅47μm×長さ118μmと規定したので、各パッドの寸法及びレイアウトはを以下のように決まる。
プローブ検査用パッド120のパッド寸法は、プローブ検査用最小幅(47μm)×プローブ検査用の最小長さ(118μm)となる。
組立用パッド130のパッド寸法は、組立用の最小幅(71μm)×組立用の最小長さ(71μm)となる。
例えば従来のように、兼用パッドのみを単純に並べたとすると、パッドピッチ幅は、兼用パッド110の幅(71μm)+セパレーション距離(3μm)=74μmとなり、本発明よりも19%以上も広い。また実際には、組立における制約のために兼用パッドを3μmの間隔で並べることはできず、例えばパッドピッチ幅は120μm程度必要であり、本発明よりも93%以上も広い。また、第1領域の枠幅を広くして2段に配列したとしても、第1領域の枠幅は最低でも、組立用の最小幅(71μm)×2+組立用セパレーション距離(74μm)=216μmとなり、本発明よりも95%以上も広い。
図3(a)〜(c)に示すように、兼用パッド110上にパッド開口111を、プローブ検査用パッド120上にパッド開口121を、組立用パッド130上にパッド開口131を有し、主面側の各パッド開口を除く部分は電気絶縁体層104で覆われている。
以上のように、本発明の実施の形態1によれば、プローブ針による接続に適合する形状のパッドピッチ方向の寸法が、組立に適合する形状のパッドピッチ方向の寸法よりも小さい場合に、プローブ針によるプローブ検査時の加圧が禁止された領域に組立用パッドを配列し、プローブ針によるプローブ検査時の加圧が許可された領域に兼用パッドとプローブ検査用パッドとを交互に配列しているので、パッド下の機能素子が応力によるダメージを受けないようにしつつ、プローブ検査時の加圧を許可する領域及びパッドピッチ幅を従来よりも狭くすることができ、チップ面積を大幅に縮小することができる。
(実施の形態2)
<概要>
本発明の実施の形態2は、組立用のパッドに比べてプローブ検査用のパッドが少なくて良い場合に、実施の形態1からプローブ検査専用のパッドを削除するものであり、実施の形態1の様に狭ピッチ用のプローブ針のすべり量の制約を受けないで済むので、兼用パッドのパッドピッチ方向に垂直な方向の寸法を短くし、チップ面積をさらに縮小する。
図4は、本発明の実施の形態2における半導体チップ200を主面側から見た際の、外部接続用の端子である複数のパッドのレイアウトを示す図である。
図4に示すように、半導体チップ200の主面は、仮想境界線201と外周との間の半導体チップ200の外枠部分に相当する第1領域202、及び、仮想境界線201の内側部分である第2領域203に2分される。
第2領域203の直下の半導体チップ200の内部には、チップ独自の機能を実現する機能素子を有する回路形成部(図示せず)が有り、第2領域203は、回路形成部へのダメージを回避するためにプローブ針によるプローブ検査時の加圧を禁止する領域であり、プローブ検査には用いない組立用パッド220が仮想境界線201に添って、組立に必要な所定の間隔を空けて配列されている。
図5において、横縞の円は組立用のボンディング又はバンピング等の占有位置を、縦縞の楕円はプローブ検査用のプロービングの占有位置を示している。
ここでパッド面への安定したボンディングやバンピング等が出来る組立用の最小パッド寸法を幅71μm×長さ71μm、幅71μmのパッドに対応する広ピッチ用のプローブ針を用いてプロービングが出来るプローブ検査用の最小パッド寸法を幅71μm×長さ71μmと規定したので、各パッドの寸法及びレイアウトはを以下のように決まる。
組立用パッド220のパッド寸法は、組立用の最小幅(71μm)×組立用の最小長さ(71μm)となる。
また兼用パッド210同士の間隔は、組立における制約に基づいた寸法であって、実施の形態1と同様なパッドピッチ幅(62μm)の場合には53μmとなり、兼用パッド210と組立用パッド220との、パッドピッチ方向に垂直な方向の間隔は、実施の形態1と同様に組立用セパレーション距離(74μm)である。
実施の形態1と比較すると、パッドピッチ幅は同じであるが、第1領域の枠幅が118μmから71μmへと60%程度に減少している。
図6(a)〜(c)に示すように、兼用パッド210上にパッド開口211を、組立用パッド220上にパッド開口221を有し、主面側の各パッド開口を除く部分は電気絶縁体層204で覆われている。
以上のように、本発明の実施の形態2によれば、組立用のパッドに比べてプローブ検査用のパッドが少なくて良い場合に、実施の形態1よりも狭ピッチ用のプローブ針のすべり量の制約を受けないで済む分だけパッドピッチ方向に垂直な方向の寸法を短くすることができ、チップ面積をさらに縮小することができる。
(実施の形態3)
<概要>
本発明の実施の形態3は、半導体チップにおいて、チップ面積を縮小することが可能な新しいパッド下界面の構造を提案するものであり、パッドと異電位であるVDD、VSS等の金属配線をパッド下界面に存在させない構造とすることにより、パッドに対して応力が加わっても、配線間でのクラックショートが構造的に発生しなくなるので、パッドのレイアウトの自由度が極めて高くなり、チップ面積を縮小することが容易となる。
本発明の実施の形態3では、配線層が比較的少なく低コストな3層配線プロセスにおいて、端子より入来するサージ電圧に対するESD保護素子をパッドの下に形成する半導体チップの例を示す。
図7(a)は、本発明の実施の形態3における半導体チップ300が有する外部接続用の端子であるパッド及びその周辺を主面側から見た図であり、図7(b)は、図7(a)中のA−A’鎖線における断面図である。
図9は、図7(b)中のE−E’鎖線における主面に平行な断面を示す図であり、最上位層及び中間層の金属配線のパターンに相当する。
図11は、本発明の実施の形態3における兼用パッド及びその周辺の回路図を示す。
半導体チップ300は、図7(a)に示すように、高電位な電源(以下、「VDD」と記す)が供給される金属配線320と低電位な電源(以下、「VSS」と記す)が供給される金属配線330の間に、外部接続用の端子であってプローブ検査及び組立の両方に用いる兼用パッド310を有し、兼用パッド310上にパッド開口311を有し、主面側のパッド開口311を除く部分は電気絶縁体層301で覆われている。
また、兼用パッド310が、プローブ検査に用いる部分とその他の部分とからなる場合には、N+拡散領域365及びP+拡散領域364は、少なくともプローブ検査に用いる部分の下で、属配線を有さず拡散層のみの構成であればよい。
以上のように、本発明の実施の形態3によれば、パッド下のソース領域拡散層を金属配線を有さない構成とすることにより、パッドと異電位である金属配線がパッド下界面に存在しなくなったので、パッドに対して応力が加わっても、配線間でのクラックショートが構造的に発生しない。
(実施の形態4)
<概要>
本発明の実施の形態4は、実施の形態3の半導体チップの変形例であり、最下位層の金属配線のパターンのみが異なり、パッドとほぼ同一の大きさとし、より信頼性を高めたものである。
図12(a)は、本発明の実施の形態4における半導体チップ400が有する外部接続用の端子であるパッド及びその周辺を主面側から見た図であり、図12(b)は、図12(a)中のA−A’鎖線における断面図である。
図13(a)は、図12(a)中のB−B’鎖線における断面図であり、図13(b)は、図12(a)中のC−C’鎖線における断面図であり、図13(c)は、図12(a)中のD−D’鎖線における断面図である。
図14は、図12(b)中のF−F’鎖線における主面に平行な断面を示す図であり、最下位層の金属配線のパターンに相当する。
なお、実施の形態3と同様な構成要素には同一番号を付し、その説明を省略する。
最下位の金属層417は、実施の形態3の最下位の金属層317の形状と兼用パッド310の形状とを合わせたような形状であり、最下位の金属層417と兼用パッド310との重複領域の形状は兼用パッド310の形状と略同一である。
<まとめ>
以上のように、本発明の実施の形態4によれば、最下位の金属層がパッドとほぼ同一の大きさで構成されているため、ローブ針圧、ボンディングの応力等によりパッド界面下にクラックが発生したとしても、同電位で構成された最下位の金属層がカバー層の役目を果たし有効に機能するため故障に至らず、よってより信頼性を高めることができる。
(実施の形態5)
<概要>
本発明の実施の形態5は、実施の形態4の半導体チップの変形例であり、最下位の金属層とパッドとの接続の仕方のみが異なり、当該接続をパッド界面下において行わず、新たに設けたパッド取り出し口においてのみ行い、クラックの解析を容易にするものである。
図15(a)は、本発明の実施の形態5における半導体チップ500が有する外部接続用の端子であるパッド及びその周辺を主面側から見た図であり、図15(b)は、図15(a)中のA−A’鎖線における断面図である。
図16(a)は、図15(a)中のB−B’鎖線における断面図であり、図16(b)は、図15(a)中のC−C’鎖線における断面図であり、図16(c)は、図15(a)中のD−D’鎖線における断面図である。
ここで、図16(b)中のF−F’鎖線における主面に平行な断面を示す図は、実施の形態4と同様である。
なお、実施の形態4と同様な構成要素には同一番号を付し、その説明を省略する。
以上のように、本発明の実施の形態5によれば、パッド界面下における最下位の金属層とパッドとの接続がないので、最下位の金属層と半導体基板との間のクラックの解析が容易となる。
101 仮想境界線
102 第1領域
103 第2領域
104 電気絶縁体層
110 兼用パッド
111 パッド開口
112 最上層金属配線層
113 金属配線層
114 コンタクト群
115 パッド取り出し口
116 コンタクト
117 コンタクト
118 最下位の金属層
119 コンタクト
120 プローブ検査用パッド
121 パッド開口
122 最上層金属配線層
123 金属配線層
124 コンタクト群
125 パッド取り出し口
126 コンタクト
127 コンタクト
128 最下位の金属層
129 コンタクト
130 組立用パッド
131 パッド開口
132 最上層金属配線層
133 金属配線層
134 コンタクト群
135 パッド取り出し口
136 コンタクト
137 コンタクト
140 半導体基板
141 拡散領域
142 拡散領域
151 プローブ針
152 バンプ
153 プローブ針
154 バンプ
200 半導体チップ
201 仮想境界線
202 第1領域
203 第2領域
204 電気絶縁体層
210 兼用パッド
211 パッド開口
212 最上層金属配線層
213 金属配線層
214 コンタクト群
215 パッド取り出し口
216 コンタクト
217 コンタクト
218 最下位の金属層
219 コンタクト
220 組立用パッド
221 パッド開口
222 最上層金属配線層
223 金属配線層
224 コンタクト群
225 パッド取り出し口
226 コンタクト
227 コンタクト
228 最下位の金属層
229 コンタクト
230 半導体基板
231 拡散領域
232 拡散領域
241 プローブ針
242 バンプ
243 バンプ
300 半導体チップ
301 電気絶縁体層
310 兼用パッド
311 パッド開口
312 最上層金属配線層
313 金属配線層
314 コンタクト群
315 コンタクト群
316 コンタクト群
317 最下位の金属層
318 コンタクト群
319 コンタクト群
320 金属配線
321 最上層金属配線層
322 金属配線層
323 コンタクト群
324 コンタクト群
325 最下位の金属層
326 コンタクト群
330 金属配線
331 最上層金属配線層
332 金属配線層
333 コンタクト群
334 コンタクト群
335 最下位の金属層
336 コンタクト群
340 ゲート電極
341 ゲート酸化膜
342 コンタクト
343 配線層
350 ゲート電極
351 ゲート酸化膜
352 コンタクト
353 配線層
360 P型半導体基板
361 N型ウエル
362 拡散領域
363 拡散領域
364 拡散領域
365 拡散領域
400 半導体チップ
415 コンタクト群
416 コンタクト群
417 最下位の金属層
500 半導体チップ
510 兼用パッド
511 最上層金属配線層
512 金属配線層
513 コンタクト群
514 パッド取り出し口
515 コンタクト群
516 コンタクト群
520 金属配線
521 最上層金属配線層
522 金属配線層
523 コンタクト群
Claims (2)
- 半導体基板上に外部接続用の端子である複数のパッドを有する半導体装置であって、
前記半導体装置の主面における、前記半導体装置の外周を全て含み前記外周から内側に所定の幅をもつ第1の領域に、プローブ検査及び組立の両方に用いる兼用パッドと組立には用いないプローブ検査用パッドを有し、
前記半導体装置の主面における、前記第1の領域の内側の領域である第2の領域に、プローブ検査には用いない組立用パッドを有し、
前記組立用パッドは、パッドピッチに垂直な方向の寸法が前記兼用パッドのパッドピッチに垂直な方向の寸法よりも小さく、
前記プローブ検査用パッドは、パッドピッチ方向の寸法が前記兼用パッドのパッドピッチ方向の寸法よりも小さいこと
を特徴とする半導体装置。 - 前記兼用パッドおよび前記プローブ検査用パッド双方の最上層の金属配線層は少なくとも一部が露出して形成されており、
前記兼用パッドと前記プローブ検査用パッドとが、前記半導体装置の主面における外周に添って、交互に配列されていること
を特徴とする請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005073682A JP4611067B2 (ja) | 2004-03-16 | 2005-03-15 | 半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004074283 | 2004-03-16 | ||
JP2005073682A JP4611067B2 (ja) | 2004-03-16 | 2005-03-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005303279A JP2005303279A (ja) | 2005-10-27 |
JP4611067B2 true JP4611067B2 (ja) | 2011-01-12 |
Family
ID=35334372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005073682A Expired - Fee Related JP4611067B2 (ja) | 2004-03-16 | 2005-03-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4611067B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5120868B2 (ja) * | 2006-07-13 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2009164195A (ja) | 2007-12-28 | 2009-07-23 | Panasonic Corp | 半導体チップ |
JP5557100B2 (ja) * | 2010-07-23 | 2014-07-23 | 株式会社ジェイテクト | 電動モータ駆動用の半導体素子 |
CN114121931A (zh) * | 2020-08-26 | 2022-03-01 | 长鑫存储技术有限公司 | 静电保护器件及静电保护电路 |
WO2024042698A1 (ja) * | 2022-08-26 | 2024-02-29 | 株式会社ソシオネクスト | 半導体集積回路装置 |
JP2024105100A (ja) * | 2023-01-25 | 2024-08-06 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び電子機器 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58200526A (ja) * | 1982-05-18 | 1983-11-22 | Citizen Watch Co Ltd | 多層配線を有する半導体装置 |
JPH02181453A (ja) * | 1989-01-06 | 1990-07-16 | Kawasaki Steel Corp | 半導体装置 |
JPH04336442A (ja) * | 1991-05-13 | 1992-11-24 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH10242226A (ja) * | 1997-02-27 | 1998-09-11 | Nec Corp | 半導体装置 |
JPH1187441A (ja) * | 1997-09-09 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2005
- 2005-03-15 JP JP2005073682A patent/JP4611067B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58200526A (ja) * | 1982-05-18 | 1983-11-22 | Citizen Watch Co Ltd | 多層配線を有する半導体装置 |
JPH02181453A (ja) * | 1989-01-06 | 1990-07-16 | Kawasaki Steel Corp | 半導体装置 |
JPH04336442A (ja) * | 1991-05-13 | 1992-11-24 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH10242226A (ja) * | 1997-02-27 | 1998-09-11 | Nec Corp | 半導体装置 |
JPH1187441A (ja) * | 1997-09-09 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2005303279A (ja) | 2005-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7777223B2 (en) | Semiconductor device | |
US7629689B2 (en) | Semiconductor integrated circuit having connection pads over active elements | |
EP2242095B1 (en) | Semiconductor device and its manufacturing method | |
JP5342154B2 (ja) | 半導体装置の製造方法 | |
JP2008258258A (ja) | 半導体装置 | |
US10615087B2 (en) | Semiconductor wafer with test key structure | |
JP4611067B2 (ja) | 半導体装置 | |
KR20070090820A (ko) | 반도체 웨이퍼, 반도체 장치 및 반도체 장치의 제조 방법 | |
JP2007087975A (ja) | 半導体装置 | |
US7335992B2 (en) | Semiconductor apparatus with improved yield | |
US20180286766A1 (en) | Manufacturing method of semiconductor device, semiconductor device, and inspection apparatus for semiconductor device | |
JP5467736B2 (ja) | 半導体集積回路 | |
JP2006202866A (ja) | 半導体装置 | |
US7501710B2 (en) | Semiconductor integrated circuit and method of manufacturing the same | |
US20200303268A1 (en) | Semiconductor device including residual test pattern | |
JP2014143236A (ja) | 半導体装置 | |
JP2009141125A (ja) | 半導体装置 | |
US8669555B2 (en) | Semiconductor device | |
JPH11297782A (ja) | テスト回路 | |
JP5252027B2 (ja) | 半導体装置の製造方法 | |
JP2008147374A (ja) | 半導体装置 | |
JP2011258896A (ja) | 半導体チップ及び半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080107 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100423 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100518 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100723 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100826 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100914 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101013 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |