TWI483361B - 半導體封裝基板以及半導體封裝結構 - Google Patents

半導體封裝基板以及半導體封裝結構 Download PDF

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Description

半導體封裝基板以及半導體封裝結構
本發明係關於一種半導體封裝基板及半導體封裝結構，並且特別地，關於一種具有較大的測試墊尺寸，使探針能確實接觸測試墊以避免測試失敗的半導體封裝基板及半導體封裝結構。
由於光電產業的快速發展，並基於目前電子裝置薄型化的潮流，現今的電子裝置所使用的顯示器均具有厚度薄、大面積及高解析度等優點，如液晶顯示器(Liquid Crystal Display,LCD)或電漿顯示器(Plasma Display Panel,PDP)等。上述的薄型顯示器之驅動晶片，一般以捲帶承載封裝(Tape Carrier Package,TCP)或薄膜覆晶封裝(Chip on Film,COF)方式對其進行封裝。
於目前的TCP/COF封裝製程中，晶片係設置於佈有引腳的可撓性基板(例如：捲帶)上，藉由引腳使晶片與外部電子裝置電性連接，以驅動電子裝置(如液晶顯示器)。於封裝後，晶片封裝結構需經過測試以確認其功能是否正常，並於測試後才將晶片封裝結構自可撓性基板裁切出來。可撓性基板上通常設置有多個連接引腳之測試墊，測試儀器(例如：探針卡)可透過接觸這些測試墊來測試晶片的電性功能。
因應現今電子裝置輕、薄、短小及多功能之需求，晶片亦必須於縮小尺寸之同時仍具有高積體密度，相應地，可撓性基板上之測試墊數量也必須大幅增加，然而，可撓性基板上之可佈線空間有限，為使高密度之測試墊排列於有限之空間中，測試墊通常係排列成多排階梯狀。請參閱圖一，圖一係繪示先前技術之TCP/COF晶片封裝結構1的示意圖，如圖一所示，TCP/COF晶片封裝結構1的可撓性基材10上可設置晶片16、測試墊12以及連接晶片16與測試墊12之引腳14。於先前技術中，通常輸出端測試墊(亦即，圖一之右側測試墊區中的測試墊12)的數量非常多，但測試墊區之空間有限，測試墊12因此排列成多排階梯狀，於此種排列方式，因連接測試墊12之引腳14亦占據測試墊區之部分空間，因此越接近使用區100，測試墊12的尺寸則必須越縮小。
再者，TCP/COF之晶片封裝結構通常是以懸臂式探針卡來進行測試。懸臂式探針卡的探針一般呈斜向配置，當探針卡向下加壓使探針接觸測試墊時，由於探針係斜向接觸測試墊，因此易發生滑針的情況，亦即，探針的針尖因壓力而於測試墊上滑移並偏離原本預定接觸之位置。在較大的測試墊上，例如圖一測試墊區中最右排的測試墊12(即最外排測試墊)，即便滑針情況發生，探針仍可位於測試墊內，並不影響其電性接觸。然而，當測試墊縮小尺寸時，如同圖一測試墊區中最內排的測試墊12，在滑針情況發生時探針很容易即滑出測試墊的範圍，導致測試結果錯誤而影響測試的準確性。
因此，本發明之一範疇在於提供一種半導體封裝基板及半導體封裝結構，以解決先前技術之問題。
根據一具體實施例，本發明之半導體封裝基板包含可撓性基材、測試墊以及引腳。可撓性基材包含互相相對之第一表面與第二表面，其中第一表面上設置有供晶片承載於其上之使用區以及鄰接使用區之測試墊區，半導體封裝基板及承載於其上之晶片共同形成一半導體封裝結構。測試墊係設置於測試墊區中，並排列成至少三排。引腳至少形成於使用區上，其一端電性連接設置於使用區中的晶片，且另一端朝向測試墊區延伸並電性連接相對應的測試墊。
於本具體實施例中，連接晶片與位於中間排之測試墊的第一引腳包含第一區段以及第二區段。第一區段具有連接晶片之第一端以及延伸至測試墊區中之第二端，第二區段係位於第二表面上，並且其一端連接第一區段的第二端，第二區段另一端則連接到中間排測試墊。藉此，第一表面的測試墊區中可佈設空間將會增大，因此可增大位於最內排與中間排之測試墊的尺寸。在進行電性功能的測試時，增大尺寸的測試墊使探針不易滑出測試墊的範圍，進而防止測試結果出錯而保證測試的準確性。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
請參閱圖二A，圖二A係繪示根據本發明之一具體實施例之半導體封裝結構C1的示意圖。如圖二A所示，半導體封裝結構C1具有半導體封裝基板2以及晶片50，其中半導體封裝基板2進一步包含可撓性基材20、複數個測試墊22以及複數個引腳24。於實務中，可撓性基材係以可彎曲的材質所構成，例如，聚亞醯胺(polyimide,PI)。
可撓性基材20具有第一表面200，並且第一表面200上定義出使用區202與測試墊區204，其中，測試墊區204鄰接使用區202。晶片50係設置於第一表面200上的使用區202之中，各測試墊22則設置於測試墊區204中。於本具體實施例中，上述半導體封裝基板2與設置於其上之晶片50共同形成半導體封裝結構C1。引腳24係設置於第一表面200上且至少形成於使用區202中，並朝向測試墊區204延伸。
於本具體實施例中，使用區202兩側均鄰接有測試墊區204，其中一側之測試墊區204可為輸入端測試墊區(如圖二A左側)，另一側可為輸出端測試墊區(如圖二A右側)。一般而言，輸出端測試墊數量較輸入端測試墊多出許多，由於輸出端測試墊數量非常多，因此測試墊22通常會被排列成複數排的配置方式以有效利用測試墊區204之空間。如同圖二A所示，位於右側測試墊區204中的測試墊22依其接近使用區202之距離，依序排列為最內排220、至少一中間排222以及最外排224，請注意，至少一中間排222的排數係依測試墊數量而定，並非僅限於本具體實施例中之兩排。於其他實施例中，輸入端測試墊22亦可根據其數量與測試墊區204之空間限制作多排配置。
引腳24係連接晶片50與相對應之測試墊22，令使用者可利用探針卡設備，透過探針接觸測試墊22來測試晶片50之電性功能。請同時參閱圖二B，圖二B係繪示圖二A之半導體封裝結構C1的剖面示意圖。一般而言，引腳24之一端電性連接晶片50，再經由使用區202延伸到測試墊區204中，使其另一端直接連接對應之測試墊22。於本具體實施例中，連接到左側測試墊區204之測試墊22以及右側測試墊區204中最內排220及最外排224之測試墊22的引腳24即為此種設置方式。另一方面，引腳24中包含了第一引腳24’，其一部分設置於第一表面200上且一部分設置於相對可撓性基材20之第一表面200的第二表面206上，這些第一引腳24’可連接到排列於中間排222的測試墊22。晶片50係以凸塊26電性連接引腳24、24’之一端，其中凸塊26例如是電鍍凸塊，其材質可選自下列群組：金、銀、銅、錫、銦、鎳/金、鎳/鈀/金、銅/鎳/金、銅/金、鋁及其組合。
如圖二B所示，可撓性基材20包含相對於第一表面200之第二表面206，連接到中間排222之測試墊22的第一引腳24’進一步包含了第一區段240以及第二區段242。第一區段240係設置於第一表面200上，其具有電性連接晶片50的凸塊26之第一端，以及朝向測試墊區204延伸之第二端。第二區段242係位於第二表面206上，並且包含有貫穿可撓性基材20的第一導電插梢2420與第二導電插梢2422。第二區段242透過第一導電插梢2420連接到第一區段240之第二端，並透過第二導電插梢2422連接到位於中間排222之測試墊22。
請再參閱圖二C以及圖二B，圖二C係繪示圖二A之半導體封裝基板2之測試墊區204的放大示意圖。如圖二C以及圖二B所示，位於中間排222的測試墊22係與第一引腳24’位於第二表面206的第二區段242電性連接，詳言之，這些第一引腳24’的第二區段242係設置於測試墊區204投影至第二表面206的範圍內，而不佔用第一表面200上測試墊區204的空間。如圖二C所示，由於第一引腳24’不會穿越第一表面200上之測試墊區204，測試墊區204中可佈設測試墊22的尺寸增大，相較於先前技術之設計，位於中間排222以及最內排220之測試墊22獲得了較大的可佈設空間，故可加大測試墊22之尺寸，使得探針產生滑針或偏移時不致於滑出測試墊22之範圍。請注意，圖二C所標示之虛線部分係根據先前技術所設計之測試墊及引腳之範圍，由此可知本發明中位於中間排222與最內排220之測試墊22的尺寸增大。
請再參閱圖二A，於本具體實施例中，使用區202是由切割線2020所定義，即切割線2020為使用區202與測試墊區204之邊界。換言之，於實務中，當測試結束後可將使用區202沿切割線2020裁切出來而形成單個的半導體封裝結構，例如：捲帶式驅動元件，以進行後續之應用。於實務上，引腳24連接晶片50之一端慣稱為內引腳，而引腳24遠離晶片50之一端慣稱為外引腳，外引腳係作為後續連接外部元件之用。請參閱圖三，圖三係繪示先前技術之捲帶式半導體封裝結構3應用於液晶顯示器的局部示意圖。如圖三所示，捲帶式半導體封裝結構3的晶片60及引腳34均設置於可撓性基材30之第一表面300之上，當上板時，捲帶式半導體封裝結構3會被彎折，而分別以位於第一表面300上之輸入端及輸出端外引腳34’電性連接玻璃基板D及印刷電路板P。若有外引腳同時位於可撓性基材30之二相對表面的情況，將會對後續應用的電性連接造成困難。
於本具體實施例中，第一引腳24’的第一區段240係延伸進入測試墊區204，亦即，第一區段240的第二端位於測試墊區204中，而第二區段242則全部位於測試墊區204投影至第二表面206的範圍內。請注意，為了要獲得較大的測試墊可佈設空間，第一區段240的第二端可終止於切割線2020與最內排220的測試墊22之間，以避免佔用過多的測試墊區204面積而影響到最內排220之測試墊22的可佈設空間。如圖二B所示，基於上述第一引腳24’的配置，於裁切形成單分的半導體封裝結構C1後，半導體封裝結構C1之引腳24(包含外引腳)均位於第一表面200上，而不會造成上板(亦即，捲帶式半導體封裝結構連接至玻璃基板與印刷電路板)時的不便。
請參閱圖四A，圖四A係繪示根據本發明之另一具體實施例之半導體封裝結構C2的示意圖。如圖四A所示，本具體實施例之半導體封裝結構C2包含半導體封裝基板4以及晶片50，其中半導體封裝基板4進一步包含可撓性基材40、測試墊42、引腳44，其中測試墊42、引腳44以及晶片50均設置於可撓性基材40之上。本具體實施例與上述具體實施例不同處，在於本具體實施例之測試墊42排列於測試墊區404之排列方式不同。本具體實施例之其他單元，係與上述具體實施例大體上相同，故於此不再贅述。
請一併參閱圖四B以及圖二B，圖四B係繪示圖四A之半導體封裝結構C2之測試墊區404的放大示意圖。於圖四B中，引腳44包含連接位於中間排422之測試墊42的第一引腳44’，第一引腳44’同樣可包含第一區段與第二區段，如同圖二B所示。第二區段設置於可撓性基材40之第二表面上，故其並不佔用測試墊區404之佈設空間。同樣地，位於中間排422及最內排420的測試墊42可增大其尺寸，以避免測試裝置之探針產生滑針或偏移而滑出測試墊42之範圍。
與上述具體實施例相同地，為了要能獲得較大的測試墊尺寸並且讓裁切下來的半導體封裝結構C2便於上板，電性連接位於中間排422之測試墊42的第一引腳44’，其第一區段的第二端終止於切割線4020與最內排420的測試墊42之間，以避免影響最內排420之測試墊42的可佈設空間，同時令半導體封裝結構C2上的引腳42均位於第一表面。
相較於先前技術，本發明之半導體封裝基板上連接中間排測試墊之引腳係部分設置於測試墊所位於之測試墊區的相對表面上，使測試墊區中之測試墊所能佈設的空間增大，進而可增大測試墊尺寸，以避免探針發生滑針或偏移時超出測試墊之範圍而導致測試失敗。此外，各引腳於使用區中之區段係完全位於半導體封裝基板的同一表面上，因此當使用區自可撓性基材上裁切出來進行電性連接外部元件之作業時，引腳可直接連接玻璃基板及印刷電路板而不會造成上板時的困難。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。因此，本發明所申請之專利範圍的範疇應該根據上述的說明作最寬廣的解釋，以致使其涵蓋所有可能的改變以及具相等性的安排。
1．．．TCP/COF晶片封裝結構
C1、C2、3．．．半導體封裝結構
2、4．．．半導體封裝基板
10、20、30、40．．．可撓性基材
12、22、42．．．測試墊
14、24、34、44．．．引腳
24’、44’．．．第一引腳
34’．．．外引腳
16、50、60．．．晶片
26．．．凸塊
100、202、402．．．使用區
204、404．．．測試墊區
200、300、400．．．第一表面
206．．．第二表面
240．．．第一區段
242．．．第二區段
2420．．．第一導電插梢
2422．．．第二導電插梢
D．．．玻璃基板
P．．．印刷電路板
2020、4020．．．切割線
220、420．．．最內排
222、422．．．中間排
224、424．．．最外排
圖一係繪示先前技術之TCP/COF晶片封裝結構的示意圖。
圖二A係繪示根據本發明之一具體實施例之半導體封裝結構的示意圖。
圖二B係繪示圖二A之半導體封裝結構的剖面示意圖。
圖二C係繪示圖二A之半導體封裝基板之測試墊區的放大示意圖。
圖三係繪示先前技術之捲帶式半導體封裝結構被裁切出來並電性連接到玻璃基板與印刷電路板的示意圖。
圖四A係繪示根據本發明之另一具體實施例之半導體封裝結構的示意圖。
圖四B係繪示圖四A之半導體封裝基板之測試墊區的放大示意圖。
C1．．．半導體封裝結構
2．．．半導體封裝基板
20．．．可撓性基材
22．．．測試墊
50．．．晶片
24’．．．第一引腳
26．．．凸塊
202．．．使用區
204．．．測試墊區
200．．．第一表面
206．．．第二表面
240．．．第一區段
242．．．第二區段
2420．．．第一導電插梢
2422．．．第二導電插梢

Claims (8)

  1. 一種半導體封裝基板，包含：一可撓性基材，具有一第一表面以及相對於該第一表面之一第二表面，該第一表面上設置一使用區以及一測試墊區，該使用區係用以供一晶片設置於其中，該測試墊區鄰接該使用區；複數個測試墊，設置於該測試墊區中，該等測試墊排列於至少三排，其依照與該使用區之距離由近至遠包含一最內排、至少一中間排及一最外排；以及複數個引腳，至少形成於該使用區上，各該等引腳之一端電性連接該晶片，另一端向該測試墊區延伸並對應連接各該等測試墊，該等引腳中之至少一第一引腳包含：一第一區段，設置於該第一表面上，該第一區段之一第一端電性連接該晶片，而該第一區段之相對該第一端的一第二端向該測試墊區延伸；以及一第二區段，設置於該第二表面上，該第二區段之一端貫穿該可撓性基材而連接該第一區段之該第二端，並且另一端貫穿該可撓性基材而連接對應之該測試墊，其中該測試墊係排列於該至少一中間排；其中，該至少一第一引腳之該第二區段係位於該測試墊區投影至該第二表面的範圍內。
  2. 如申請專利範圍第1項所述之半導體封裝基板，其中該使用區係由一切割線所定義，且該切割線為該使用區與該測試墊區之邊界。
  3. 如申請專利範圍第2項所述之半導體封裝基板，其中該至少一第一引腳之該第一區段的該第二端終止於該切割線與排列於該最內排之該等測試墊之間。
  4. 如申請專利範圍第1項所述之半導體封裝基板，其中該至少一第一引腳之該第二區段係包含二貫穿該可撓性基材之導電插梢(via)，該等導電插梢分別將該第二區段連接至該第一區段之該第二端及該測試墊。
  5. 一種半導體封裝結構，包含：一晶片；以及一半導體封裝基板，包含：一可撓性基材，具有一第一表面以及相對於該第一表面之一第二表面，該第一表面上設置一使用區以及一測試墊區，該測試墊區鄰接該使用區，而該晶片設置於該使用區之中；複數個測試墊，設置於該測試墊區中，該等測試墊排列於至少三排，其依照與該使用區之距離由近至遠包含一最內排、至少一中間排及一最外排；以及複數個引腳，至少形成於該使用區上，各該等引腳之一端電性連接該晶片，另一端向該測試墊區延伸並對應連接各該等測試墊，該等引腳中之至少一第一引腳包含：一第一區段，設置於該第一表面上，該第一區段之一第一端電性連接該晶片，而相對該第一端之一第二端向該測試墊區延伸；以及一第二區段，設置於該第二表面上，該第二區段之 一端貫穿該可撓性基材而連接該第一區段之該第二端，並且另一端貫穿該可撓性基材而連接對應之該測試墊，其中該測試墊係排列於該至少一中間排；其中，該至少一第一引腳之該第二區段係位於該測試墊區投影至該第二表面的範圍內。
  6. 如申請專利範圍第5項所述之半導體封裝結構，其中該使用區係由一切割線所定義，且該切割線為該使用區與該測試墊區之邊界。
  7. 如申請專利範圍第6項所述之半導體封裝結構，其中該至少一第一引腳之該第一區段的該第二端終止於該切割線與排列於該最內排之該等測試墊之間。
  8. 如申請專利範圍第5項所述之半導體封裝結構，其中該至少一第一引腳之該第二區段係包含二貫穿該可撓性基材之導電插梢(via)，該等導電插梢分別將該第二區段連接至該第一區段之該第二端及該測試墊。
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