CN109243996A - 一种测试盘结构和芯片测试装置 - Google Patents

Abstract

本发明实施例提供一种测试盘结构和芯片测试装置，涉及COF封装测试领域。具体地，本发明通过对测试盘结构中的测试垫进行巧妙地绘制、布局，以在满足芯片封装测试需求的前提下，缩小测试垫的绘制空间，降低测试成本，同时还可有效保证芯片测试精度。

Description

一种测试盘结构和芯片测试装置

技术领域

本发明涉及COF封装测试领域，具体而言，涉及一种测试盘结构和芯片测试装置。

背景技术

对于现有的覆晶薄膜(Chip on Film,COF)在进行封装测试时，由于如48mm的COF设置有1142(+/-200)个引脚，且各相邻引脚的间距(Pitch)为36(+/-5)um，使得现有的测试盘大多需采用五层、六层的test pad(测试垫)的设计方式，导致COF必须额外增加一个或多个传动孔以放置测试垫，进而导致测试垫占用COF的空间变大，测试成本提高。

发明内容

有鉴于此，本发明提供了一种测试盘结构和芯片测试装置，能够有效解决上述问题。

本发明较佳实施例提供一种测试盘结构，包括：

基板；

基于所述基板制作形成的且延第一方向排列的第一组测试盘和第二组测试盘，所述第一组测试盘包括延所述第一方向排列的多个测试垫，所述第二组测试盘包括延第二方向排列的多个测试垫；

基于所述基板制作形成的多条引线，各所述引线分别与所述第一组测试盘和第二组测试盘中包括的测试垫对应连接,各所述引线延所述第二方向延伸，且分别位于所述第一组测试盘和所述第二组测试盘的两侧。

在本发明较佳实施例的选择中，所述第一组测试盘包括第一测试垫、第二测试垫和第三测试垫，所述第二组测试盘包括第四测试垫和第五测试垫，所述多个引线包括分别与所述第一测试垫、第二测试垫、第三测试垫、第四测试垫、第五测试垫对应连接的第一引线、第二引线、第三引线、第四引线和第五引线；

所述第一测试垫、第二测试垫和第三测试垫依次延所述第一方向排列于所述基板，所述第四测试垫和第五测试垫依次延所述第二方向排列于所述基板，使得所述第一组测试盘和第二组测试盘中的测试垫在所述第一方向上排列形成四层测试垫结构。

在本发明较佳实施例的选择中，所述第四引线连接于所述第四测试垫远离所述第五测试垫的一端，所述第五引线连接于所述第五测试垫远离所述第四测试垫的一端，所述第一引线、第二引线和第三引线位于所述第四引线和第五引线之间，所述第一测试垫、第二测试垫、第三测试垫、第四测试垫和第五测试垫位于所述第四引线和第五引线之间。

在本发明较佳实施例的选择中，所述第一引线连接于所述第一测试垫靠近所述第四引线的一端，所述第二引线连接于所述第二测试垫靠近所述第四引线的一端，所述第三引线连接于所述第三测试垫靠近所述第四引线的一端；或者

所述第一引线连接于所述第一测试垫靠近所述第五引线的一端，所述第二引线连接于所述第二测试垫靠近所述第五引线的一端，所述第三引线连接于所述第三测试垫靠近所述第五引线的一端。

在本发明较佳实施例的选择中，所述第一引线连接于所述第一测试垫靠近所述第五引线的一端，所述第二引线连接于所述第二测试垫靠近所述第四引线的一端，所述第三引线连接于所述第三测试垫靠近所述第五引线的一端。

在本发明较佳实施例的选择中，多个所述引线之间相互平行，且各所述引线与相邻的测试垫之间的间距不小于预设值。

在本发明较佳实施例的选择中，所述第四测试垫和所述第五测试垫相对于一条延所述第一方向延伸的中心线对称设置，所述第四引线和所述第五引线相对于所述中心线对称设置。

在本发明较佳实施例的选择中，所述第四测试垫和所述第五测试垫相对于所述第一测试垫在所述第一方向上的几何中心线对称设置，所述第四引线和所述第五引线相对于所述几何中心线对称设置。

在本发明较佳实施例的选择中，所述第一测试垫、第二测试垫、第三测试垫的平面面积依次增大。

在本发明较佳实施例的选择中，所述第四测试垫和第五测试垫的平面面积相等。

另一方面，本发明较佳实施例还提供一种芯片测试装置，包括半导体芯片和多个上述的测试盘结构，多个所述测试盘结构延第二方向排列于所述半导体芯片的外围，各所述测试盘结构中的测试垫通过引线与所述半导体芯片的输入输出端连接。

在本发明较佳实施例的选择中，所述芯片测试装置包括芯片封装区域和位于该芯片封装区域两侧的测试盘区域；

所述半导体芯片制作于所述芯片封装区域，多个所述测试盘结构制作于所述测试盘区域，并延所述第二方向排列于所述测试盘区域。

与现有技术相比，本发明提供一种测试盘结构和芯片测试装置，其中，本发明在确保满足现有的COF封装测试的前提下，通过在有限的空间内对测试盘结构中的测试垫进行巧妙的设计，能够有效降低在进行测试垫设计时所需的绘制空间，即本发明可维持原传动空间不变，有效降低对测试盘结构在COF上的占用空间，同时还有效缩减了芯片封装测试时的设计成本和测试成本。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例提供的芯片测试装置的平面结构示意图。

图2为图1中所示的测试盘结构的平面结构示意图之一。

图3为图1中所示的测试盘结构的平面结构示意图之二。

图4为图1中所示的测试盘结构的平面结构示意图之三。

图5(a)和图5(b)分别为图1中所示的测试盘结构的平面结构示意图之四。

图6(a)和图6(b)分别为图1中所示的测试盘结构的平面结构示意图之五。

图7为图3中所示的测试盘结构的另一平面结构示意图。

图8为图1中所示的测试盘结构的平面结构示意图之六。

图9为图1中所示的测试盘结构的平面结构示意图之七。

图标：10-测试盘结构；11-第一组测试盘；111-第一测试垫；112-第二测试垫；113-第三测试垫；12-第二组测试盘；120-第四测试垫；121-第五测试垫；13-测试垫；14-引线；141-第一引线；142-第二引线；143-第三引线；144-第四引线；145-第五引线；20-芯片测试装置；21-半导体芯片；22-传动孔；PA-芯片封装区域；TA-测试盘区域；CA-切割区域。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本发明的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。在本发明的描述中，术语“第一、第二、第三、第四等仅用于区分描述，而不能理解为只是或暗示相对重要性。

在本发明的描述中，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

如图1所示，为本发明实施例提供的芯片测试装置20的平面结构示意图，该芯片测试装置20包括半导体芯片21和多个用于检测该半导体芯片21的电特性的测试盘结构10，多个所述测试盘结构10延第二方向排列于所述半导体芯片21的外围。

具体地，所述芯片测试装置20可以包括用于安装半导体芯片21的芯片封装区域PA、用于设置测试盘结构10的测试盘区域TA、用于对所述芯片封装区域PA和测试盘区域TA进行切割分离的切割区域CA以及位于所述芯片测试装置20两侧的多个等间隔设置的传动孔22。

可选地，所述测试盘区域TA可以位于所述芯片封装区域PA的两侧，且分别与所述半导体芯片21的输入/出端连接。另外，所述半导体芯片21制作于所述芯片封装区域PA，多个所述测试盘结构10制作于所述测试盘区域TA，且各测试盘结构10延第二方向排列于所述测试盘区域TA。在进行半导体芯片21测试时，可通过将探针卡上的探针与测试盘结构10中的测试垫13接触以检查半导体芯片21的电特性。

进一步地，所述传动孔22等间隔设置于所述芯片测试装置20的两侧，以用于所述芯片封装区域PA的位置校准以及所述芯片测试装置20的移动。实际实施时，在将所述半导体芯片21制作于所述芯片封装区域PA后，可以将所述芯片测试装置20上设置有所述传动孔22的两个边缘切除掉。

相对于现有技术，上述芯片测试装置20中采用的测试盘结构10可使得所述芯片封装区域PA、测试盘区域TA和切割区域CA在垂直于第二方向的第一方向上的尺寸明显缩小，如现有的48mm COF上的芯片封装区域PA、测试盘区域TA和切割区域CA需要占用8个传动孔22的大小，而本发明给出的芯片测试装置20，使得芯片封装区域PA、测试盘区域TA和切割区域CA仅需要占用7个传动孔22的大小，即可满足对COF的封装测试，从而有效缩减了芯片测试装置20在第二方向轴上的尺寸空间，有效降低了芯片测试装置20的设计成本。

详细地，请结合参阅图2，为本发明较佳实施例提供的测试盘结构10的平面结构示意图，该测试盘结构10包括基板、第一组测试盘11、第二组测试盘12以及多条引线14，所述第一组测试盘11、第二组测试盘12以及多条引线14分别基于所述基板制作形成。其中，所述第一组测试盘11和第二组测试盘12延第一方向排列于所述基板，且所述第一组测试盘11包括延所述第一方向排列的多个测试垫13，所述第二组测试盘12包括延第二方向排列的多个测试垫13，各所述引线14分别与所述第一组测试盘11和第二组测试盘12中包括的测试垫13对应连接,各所述引线14延所述第二方向延伸，且分别位于所述第一组测试盘11和所述第二组测试盘12的两侧。

可选地，所述基板可包含一可挠性介电层，该可挠性介电层的材料可以为聚酰亚胺(Polymide，PI)、聚酯类化合物或其他适当的材料，本实施例在此不做限制。

各所述测试垫13和各所述引线14是通过对位于所述可挠性介电层上的导电层采用刻蚀或其他适当的方式进行图案化形成，本实施例中，所述测试垫13和所述引线14可以为但不限于金属材料制成，如铜等。

进一步地，请结合参阅图3，作为一种实施方式，所述第一组测试盘11可以包括第一测试垫111、第二测试垫112和第三测试垫113，所述第二组测试盘12可包括第四测试垫120和第五测试垫121，所述多个引线14包括分别与所述第一测试垫111、第二测试垫112、第三测试垫113、第四测试垫120、第五测试垫121对应连接的第一引线141、第二引线142、第三引线143、第四引线144和第五引线145。

所述第一测试垫111、第二测试垫112和第三测试垫113依次延所述第一方向排列于所述基板，所述第四测试垫120和第五测试垫121依次延所述第二方向排列于所述基板，使得所述第一组测试盘11和第二组测试盘12中的测试垫13在所述第一方向上排列形成四层测试垫结构。

详细地，请结合参阅图2和图3，在本实施例中，所述第四引线144连接于所述第四测试垫120远离第五测试垫121的一端，所述第五引线145连接于所述第五测试垫121远离第四测试垫120的一端，所述第一引线141、第二引线142和第三引线143位于所述第四引线144和第五引线145之间，所述第一测试垫111、第二测试垫112、第三测试垫113、第四测试垫120和第五测试垫121位于所述第四引线144和第五引线145之间。

可以理解的是，在本实施例中，位于所述第四引线144和第五引线145之间的第一测试垫111、第二测试垫112、第三测试垫113以及第一引线141、第二引线142、第三引线143的位置关系可根据实际需求进行灵活设计。

例如，请再次参阅图3，所述第一引线141可连接于所述第一测试垫111靠近所述第四引线144的一端，所述第二引线142可连接于所述第二测试垫112靠近所述第四引线144的一端，所述第三引线143可连接于所述第三测试垫113靠近所述第四引线144的一端。或者，所述第一引线141连接于所述第一测试垫111靠近所述第五引线145的一端，所述第二引线142连接于所述第二测试垫112靠近所述第五引线145的一端，所述第三引线143连接于所述第三测试垫113靠近所述第五引线145的一端。

又例如，如图4所示，所述第一引线141可连接于所述第一测试垫111靠近所述第四引线144的一端，所述第二引线142可连接于所述第二测试垫112靠近所述第五引线145的一端，所述第三引线143可连接于所述第三测试垫113靠近所述第五引线145的一端。

应注意的是，除给出的上述几种布局方式之外，所述第一测试垫111、第二测试垫112、第三测试垫113以及第一引线141、第二引线142、第三引线143的位置关系的实际布局方式还可以如图5(a)、图5(b)等中所示，本实施例在此不做限制。

另外，根据实际需求，各所述测试垫13的实际形状可以但不限于如图2-图5中所示的矩形测试垫，例如，所述测试垫13的形状还可以如图6(a)、图6(b)中所示的测试垫13的形状，又如，所述测试垫13的形状还可以是三角形测试垫或其他不规则形状的测试垫等。应注意的是，在实际实施时，在一个测试盘结构10中，所述第一测试垫111、第二测试垫112、第三测试垫113、第四测试垫120以及第五测试垫121的形状可以相同也可以不同，本实施例在此不做限制。

进一步地，为了既能满足对COF等半导体芯片21的封装测试，又能确保各相邻测试垫13之间、相邻引线14之间不会相互干扰导致测试结果的准确性差，请再次参阅图2-图6，在本实施例中，所述多个引线14之间可相互平行，且各所述引线14与相邻的测试垫13之间的间距不小于预设值，以及各相邻引线14之间的间距不小于预设值，其中，该预设值可根据所述芯片测试装置20中用于设计测试垫13的空间大小、当前工艺水平以及不会造成电磁干扰时的最小尺寸决定，本实施例在此不做限制。

例如，作为一种实施方式，如图7所示，相邻引线14之间以及引线14与相邻的测试垫13之间的间距均可为第一预设值c,相邻测试垫13之间的间距可为b,且在四层测试垫结构中，第一测试垫111在第二方向的尺寸为d，第四测试垫120、第五测试垫121在第二方向上的尺寸均可为a,那么，可有所述测试盘结构10在第二方向上的尺寸为2a+b。

另外，可以理解的是，对于制作有多个测试盘结构10的芯片测试装置20而言，在延第二方向依次排列的各相邻测试盘结构10之间的间距可以与第四测试垫120和第五测试垫121之间的间距相同，如均设置为如图7所示的b。

此外，在实际实施时，所述第一测试垫111、第二测试垫112、第三测试垫113的平面面积依次增大。请再次参阅图2-图7所示，延第一组测试盘11到第二组测试盘12的排列方向上，所述第一测试垫111、第二测试垫112、第三测试垫113的平面面积依次增大。另外，作为一种实施方式，所述第四测试垫120和第五测试垫121的平面面积可以相等。

进一步地，所述第四测试垫120和所述第五测试垫121可相对于一条延所述第一方向延伸的中心线对称设置，所述第四引线144和所述第五引线145相对于所述中心线对称设置。其中，所述中心线可以是指所述测试盘结构10在第一方向上的几何中心线，也可以是第一测试垫111、第二测试垫112或第三测试垫113在第一方向上的几何中心线等，本实施例在此不做限制。

例如，当所述中心线为所述测试盘结构10在第一方向上的几何中心线时，如图8所示，假设所述测试盘结构10在第一方向上的几何中心线为N，那么，那么所述第四测试垫120和所述第五测试垫121关于所述几何中心线N对称，所述第四引线144和所述第五引线145关于所述几何中心线N对称。

又例如，当所述中心线为所述测试盘结构10在第一方向上的几何中心线时，且所述第一测试垫111在第一方向上的几何中心线与所述测试盘结构10在第一方向上的几何中心线重合时，如图9所示，即所述第四测试垫120和所述第五测试垫121可相对于所述第一测试垫111在所述第一方向上的几何中心线N对称设置，且所述第四引线144和所述第五引线145也可相对于所述几何中心线N对称设置。

综上所述，本发明提供一种测试盘结构10和芯片测试装置20，其中，本发明在确保满足现有的COF封装测试的前提下，通过在有限的空间内对测试盘结构10中的测试垫13进行巧妙的设计，能够有效缩减测试垫13设计时在第二方向上所需的绘制空间，即本发明可维持原传动空间不变，有效降低对测试盘结构10在COF等上的占用空间，同时还有效缩减了芯片封装测试时的设计成本和测试成本。

显然，本领域的技术人员应该明白，以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种测试盘结构，其特征在于，包括：

基板；

基于所述基板制作形成的且延第一方向排列的第一组测试盘和第二组测试盘，所述第一组测试盘包括延所述第一方向排列的多个测试垫，所述第二组测试盘包括延第二方向排列的多个测试垫；

基于所述基板制作形成的多条引线，各所述引线分别与所述第一组测试盘和第二组测试盘中包括的测试垫对应连接,各所述引线延所述第二方向延伸，且分别位于所述第一组测试盘和所述第二组测试盘的两侧。

2.根据权利要求1所述的测试盘结构，其特征在于，所述第一组测试盘包括第一测试垫、第二测试垫和第三测试垫，所述第二组测试盘包括第四测试垫和第五测试垫，所述多个引线包括分别与所述第一测试垫、第二测试垫、第三测试垫、第四测试垫、第五测试垫对应连接的第一引线、第二引线、第三引线、第四引线和第五引线；

所述第一测试垫、第二测试垫和第三测试垫依次延所述第一方向排列于所述基板，所述第四测试垫和第五测试垫依次延所述第二方向排列于所述基板，使得所述第一组测试盘和第二组测试盘中的测试垫在所述第一方向上排列形成四层测试垫结构。

3.根据权利要求2所述的测试盘结构，其特征在于，所述第四引线连接于所述第四测试垫远离所述第五测试垫的一端，所述第五引线连接于所述第五测试垫远离所述第四测试垫的一端，所述第一引线、第二引线和第三引线位于所述第四引线和第五引线之间，所述第一测试垫、第二测试垫、第三测试垫、第四测试垫和第五测试垫位于所述第四引线和第五引线之间。

4.根据权利要求3所述的测试盘结构，其特征在于，所述第一引线连接于所述第一测试垫靠近所述第四引线的一端，所述第二引线连接于所述第二测试垫靠近所述第四引线的一端，所述第三引线连接于所述第三测试垫靠近所述第四引线的一端；或者

所述第一引线连接于所述第一测试垫靠近所述第五引线的一端，所述第二引线连接于所述第二测试垫靠近所述第五引线的一端，所述第三引线连接于所述第三测试垫靠近所述第五引线的一端。

5.根据权利要求3所述的测试盘结构，其特征在于，所述第一引线连接于所述第一测试垫靠近所述第五引线的一端，所述第二引线连接于所述第二测试垫靠近所述第四引线的一端，所述第三引线连接于所述第三测试垫靠近所述第五引线的一端。

6.根据权利要求2所述的测试盘结构，其特征在于，多个所述引线之间相互平行，且各所述引线与相邻的测试垫之间的间距不小于预设值。

7.根据权利要求2所述的测试盘结构，其特征在于，所述第四测试垫和所述第五测试垫相对于一条延所述第一方向延伸的中心线对称设置，所述第四引线和所述第五引线相对于所述中心线对称设置。

8.根据权利要求7所述的测试盘结构，其特征在于，所述第四测试垫和所述第五测试垫相对于所述第一测试垫在所述第一方向上的几何中心线对称设置，所述第四引线和所述第五引线相对于所述几何中心线对称设置。

9.根据权利要求2所述的测试盘结构，其特征在于，所述第一测试垫、第二测试垫、第三测试垫的平面面积依次增大。

10.根据权利要求2所述的测试盘结构，其特征在于，所述第四测试垫和第五测试垫的平面面积相等。

11.一种芯片测试装置，其特征在于，包括半导体芯片和多个上述权利要求1-10中任一项所述的测试盘结构，多个所述测试盘结构延第二方向排列于所述半导体芯片的外围，各所述测试盘结构中的测试垫通过引线与所述半导体芯片的输入输出端连接。

12.根据权利要求11所述的芯片测试装置，其特征在于，所述芯片测试装置包括芯片封装区域和位于该芯片封装区域两侧的测试盘区域；

所述半导体芯片制作于所述芯片封装区域，多个所述测试盘结构制作于所述测试盘区域，并延所述第二方向排列于所述测试盘区域。